JP2935240B2 - Variable length coding and variable length decoding - Google Patents

Description

【発明の詳細な説明】 〔概 要〕 画像信号等の高能率符号化分野において用いられる可
変長符号化及び復号化方式に関し、 回路規模を小さく、高速且つ、符号化効率を高めた可
変長符号化／復号化方式を提供することを目的とし、 ｎ（ｎ＝2,3,…）周期毎に、ｍ個の量子化レベル（Q
1,Q2,…,Qm）を有するｎ個のディジタルデータ（D1,D2,
…,Dn）を一単位として入力し、該ｎ個のディジタルデ
ータによるmⁿ通りの組合せC_i＝｛D₁（Q_i1）,D
₂（Q_i2），…,D_n（Q_in）｝に応じて可変長符号を割当て
る１つの符号化テーブルを設け、該一単位であるｎ個の
ディジタルデータに対して一対一の可変長符号変換を行
うことにより可変長符号化を行い、また、このように可
変長符号変換された可変長符号を１つの復号化テーブル
により前記ディジタルデータの各組合せに一対一で変換
し、該ディジタルデータの各組合せを、前記ｍ個の量子
化レベル（Q1,Q2,…,Qm）を有する前記ｎ個のディジタ
ルデータ（D1,D2,…,Dn）に分離することにより可変長
復号化を行うようにしたものである。DETAILED DESCRIPTION OF THE INVENTION [Summary] A variable-length coding and decoding method used in the field of high-efficiency coding of image signals, etc., relates to a variable-length code with a small circuit scale, high speed, and high coding efficiency. The purpose of the present invention is to provide an encoding / decoding scheme, in which every n (n = 2,3,...) Cycles, m quantization levels (Q
N digital data (D1, D2,..., Q1,.
, Dn) as one unit, and mn combinations C _i = ｛D ₁ (Q _i1 ), D of the ⁿ digital data
₂ (Q _i2 ),..., D _n (Q _in )}, one encoding table for allocating a variable length code is provided. The variable-length coding is performed by performing the conversion, and the variable-length code thus converted into the variable-length code is converted one-to-one into each combination of the digital data by one decoding table. Variable length decoding is performed by separating each combination into the n digital data (D1, D2,..., Dn) having the m quantization levels (Q1, Q2,..., Qm). It was done.

〔産業上の利用分野〕[Industrial applications]

本発明は、画像信号等の高能率符号化分野において用
いられる可変長符号化及び復号化方式に関する。The present invention relates to a variable-length coding and decoding method used in the field of high-efficiency coding of image signals and the like.

〔従来の技術〕[Conventional technology]

近年、放送品質画像信号のTV中継、TV会議、TV電話な
ど各種動画像の経済的伝送を対象とした高能率符号化及
び復号化装置が開発されつつある。このような装置にお
いては、高い符号化効率を得るために可変長符号化復号
化が行われることが多い。TV電話を対象としたものなど
においてはたとえば100Mb/sから64Kb/sへのように約1/1
600の圧縮を行うため、可変長符号化復号化方式はでき
るだけ符号化効率が高い、すなわち少ないビット数で符
号化する必要がある。また、可変長符号化及び復号化器
は非常に高速で動作させる必要があるため、処理速度を
低くする必要がある。In recent years, high-efficiency encoding and decoding devices for economical transmission of various moving images such as TV relay of broadcast quality image signals, video conferences, and video phones have been developed. In such an apparatus, variable-length coding / decoding is often performed in order to obtain high coding efficiency. For videophones, etc., for example, about 1/1 from 100Mb / s to 64Kb / s
In order to perform 600 compressions, the variable-length coding / decoding system has a coding efficiency as high as possible, that is, it is necessary to perform coding with a small number of bits. Further, since the variable-length encoder / decoder needs to operate at a very high speed, it is necessary to reduce the processing speed.

たとえば、符号器は、第４図に示すように、画像信号
をA/D変換するA/D変換器１、現在の一画面（フレーム）
分の画像信号データを記憶するフレームメモリ２、フレ
ームメモリ２のデータとA/D変換器１からの新たな画面
の画像データとの差分を量子化する量子化部３、及び量
子化された差分を時系列的にたとえばハフマン符号化す
る符号化部４より構成され、この符号化された信号が伝
送路等へ送出される。他方、復号器は、第５図に示すよ
うに、第４図の符号化部４と逆変換を行う復号化部５、
第４図の量子化部３と逆動作する逆量子化部６、一画面
分の画像信号データを記憶するフレームメモリ７、及び
フレームメモリ７のデータと逆量子化部６との和をD/A
変換して画像信号を再生するD/A変換器８により構成さ
れる。For example, the encoder is, as shown in FIG. 4, an A / D converter 1 for A / D converting an image signal, a current one screen (frame).
A frame memory 2 for storing image signal data for the same, a quantization unit 3 for quantizing a difference between the data in the frame memory 2 and image data of a new screen from the A / D converter 1, and a quantized difference Is encoded in time series, for example, by Huffman encoding, and the encoded signal is transmitted to a transmission path or the like. On the other hand, as shown in FIG. 5, the decoder is a decoding unit 5 that performs an inverse transform with the encoding unit 4 in FIG.
An inverse quantization unit 6 that operates in reverse to the quantization unit 3 in FIG. 4, a frame memory 7 that stores image signal data for one screen, and a sum of the data of the frame memory 7 and the inverse quantization unit 6 is expressed by D / A
It comprises a D / A converter 8 for converting and reproducing an image signal.

上述の符号器及び復号器においては、伝送路の速度に
合わせてバッファリングを行い、バッファメモリのデー
タ占有量をフィードバックすることにより量子化器の量
子化特性を変更して発生情報量を制御する。すなわち、
バッファメモリのデータ占有量を適正にする。この場
合、上述の高能率符号化方式においては、バッファリン
グを多相化して画像信号の処理量を増大させる。In the above encoder and decoder, buffering is performed according to the speed of the transmission path, and the amount of generated information is controlled by changing the quantization characteristics of the quantizer by feeding back the data occupancy of the buffer memory. . That is,
Make the data occupancy of the buffer memory appropriate. In this case, in the above-described high-efficiency encoding method, the buffering is multi-phased to increase the processing amount of the image signal.

たとえば、多相化たとえばｎ相化した従来の符号化部
は第６図に示される。すなわち、各相毎に、同一の可変
長符号化回路61−１〜61−ｎ、多重化回路62−１〜62−
ｎ、及びバッファメモリ63−１〜63−ｎが設けられ、符
号化された情報はバッファメモリ出力多重化回路64によ
って多重化されて伝送路等へ送出される。モード選択回
路65はバッファメモリ63−１〜63−ｎの総占有情報に応
じて量子化部３（第４図）の選択を行うと共に、可変長
符号化回路61−１〜61−ｎの選択を行う。For example, FIG. 6 shows a conventional encoding unit which is polyphased, for example, n-phased. That is, the same variable length encoding circuits 61-1 to 61-n and multiplexing circuits 62-1 to 62-n are provided for each phase.
n, and buffer memories 63-1 to 63-n are provided, and the encoded information is multiplexed by a buffer memory output multiplexing circuit 64 and transmitted to a transmission path or the like. The mode selection circuit 65 selects the quantization section 3 (FIG. 4) according to the total occupation information of the buffer memories 63-1 to 63-n, and selects the variable length encoding circuits 61-1 to 61-n. I do.

第６図においては、画像信号の高能率符号化における
予測誤差信号の量子化出力信号を対象とし、それらの信
号はデータ列D1〜Dnとして各々可変長符号化回路61−１
〜61−ｎに入力され、可変長符号化回路内の符号化テー
ブルにもとづき、たとえば、第１表のごとく可変長符号
変換が行われる。In FIG. 6, a quantized output signal of a prediction error signal in the high-efficiency encoding of an image signal is targeted, and these signals are respectively represented as data strings D1 to Dn by variable-length encoding circuits 61-1.
To 61-n, and variable-length code conversion is performed as shown in Table 1 based on the coding table in the variable-length coding circuit.

上述の符号長情報VWL1〜VWLn及び符号情報VWLD1〜VWL
Dnは多重化回路62−１〜62−ｎに入力され、たとえば第
７図に示すような多重化が行われる。 The above-described code length information VWL1 to VWLn and code information VWLD1 to VWL
Dn is input to multiplexing circuits 62-1 to 62-n, and multiplexing is performed, for example, as shown in FIG.

多重化された後、固定のワード（８ビットあるいは12
ビットなどの）単位で非同期のデータWD1〜WDnと各々の
データに同期した書込みクロックWCK1〜WCKnにより書込
み、そして保持される。バッファメモリ63−１〜63−ｎ
のデータO1〜Onはバッファ多重化回路64からの読出しク
ロックRCK1〜RCKnにより読出され出力され、再びバッフ
ァ多重化回路64に入力され、たとえばO1,O2,…,On,O1,O
2,…,On,O1…のように一定規則で時分割に選択されて多
重化される。多重化された信号は伝送路符号化部（図示
せず）を介して伝送路に出力され、ネットワークを介し
て受信側に送出される。After multiplexing, a fixed word (8 bits or 12
The data is written and held by the asynchronous data WD1 to WDn and the write clocks WCK1 to WCKn in synchronization with the respective data in units of bits and the like. Buffer memories 63-1 to 63-n
Are read out and output by the read clocks RCK1 to RCKn from the buffer multiplexing circuit 64 and input again to the buffer multiplexing circuit 64, for example, O1, O2,.
It is selected and multiplexed in a time-sharing manner by a certain rule such as 2, ..., On, O1 ... The multiplexed signal is output to a transmission path via a transmission path encoding unit (not shown) and transmitted to a receiving side via a network.

受信側においても、第６図に示す符号化部と同様に、
ｎ相に多相化されている。On the receiving side, similarly to the encoding unit shown in FIG. 6,
It is polymorphic into n phases.

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

しかしながら、上述の従来のｎ相化された符号化／復
号化方式においては、たとえば、符号化方式において
は、ｎ相の可変長符号化回路、バッファメモリ、ｎ相の
バッファメモリ出力の多重化処理、ｎ相のバッファメモ
リ占有情報に基づく符号化モードの選択等、単一相で処
理する場合に比較して非常に回路規模が大きくなる。ま
た、各相の符号化モードの選択に際してバッファオーバ
フロー、アンダーフローの対処、即ち、各相でバッファ
メモリ占有量は均一でないため各相独立にオーバフロー
やアンダーフローを起こし易く、このために各バッファ
アメモリの容量を通常よりも大きくして余裕をもたせこ
れを防ぐ等の対処が必要となり、やはり回路規模が大き
くなる等の課題があった。However, in the above-described conventional n-phase encoding / decoding system, for example, in the encoding system, multiplexing processing of an n-phase variable length encoding circuit, a buffer memory, and an n-phase buffer memory output , The circuit scale becomes very large as compared with the case where processing is performed in a single phase, such as selection of an encoding mode based on n-phase buffer memory occupancy information. In addition, when selecting the encoding mode of each phase, measures for buffer overflow and underflow, that is, since the buffer memory occupancy in each phase is not uniform, it is easy for overflow and underflow to occur independently for each phase. It is necessary to take measures such as increasing the capacity of the memory larger than usual so as to provide a margin to prevent this, and there is also a problem that the circuit scale becomes large.

特に、入力が非常に高い速度で入力される場合、符号
化／復号化のために入力データのサイクルに対応した高
速信号処理を余儀なくされ、ハードウェア実現上回路規
模が大きく、制御が複雑となる並列処理を行わざるを得
ない課題があった。In particular, when the input is input at a very high speed, high-speed signal processing corresponding to the cycle of the input data is inevitable for encoding / decoding, and the circuit scale is large in hardware realization, and the control becomes complicated. There was a problem that parallel processing had to be performed.

また、入力が２次元的にジグザグにスキャンされた後
に入力される場合など、一定周期毎の複数のデータの配
置と量子化レベルの関係のような多次元の尺度において
データの発生頻度が考えられ、このような場合複数の入
力データをまとめて少ないビット数の符号で符号化でき
る場合があるにもかかわらず、従来の量子化レベル情報
のみの確率分布に従った符号化しか行われないため、１
つのデータに対して１ビットより少ない符号を割り当て
ることが不可能であり、したがって、符号化効率が低く
抑えられる課題があった。In addition, for example, when the input is input after being scanned two-dimensionally in a zigzag manner, the frequency of occurrence of data may be considered on a multidimensional scale such as the relationship between the arrangement of a plurality of data and the quantization level at regular intervals. In such a case, even though a plurality of pieces of input data may be collectively encoded with a code with a small number of bits, only encoding according to the probability distribution of the conventional quantization level information alone is performed, 1
There is a problem that it is impossible to assign a code of less than one bit to one piece of data, so that the coding efficiency is suppressed low.

したがって、本発明の目的は、回路規模を小さく、高
速且つ、符号化効率を高めた可変長符号化／復号化方式
を提供することにある。Accordingly, it is an object of the present invention to provide a variable-length encoding / decoding system with a small circuit scale, high speed, and high encoding efficiency.

〔課題を解決するための手段〕[Means for solving the problem]

上述の課題を解決する手段は第１図に示される。すな
わち、本発明に係る符号化方式においては、ｎ周期毎に
入力されるｎ個のディジタルデータD1,D2,…Dnを１ブロ
ック化する。各データD1,D2,…,Dnは、量子化レベル情
報Q1,Q2,…,Qmを有する。したがって、各データの組合
せC_iを、C_i＝｛D1（Q_i1）,D2（Q_i2），…,Dn（Q_in）｝
とすれば、組合せC_iの数はmⁿである。本発明において
は、このような組合せC_i（ｉ＝1,2,…,mⁿ）に対し、た
とえば、第２表に示す符号変換テーブルを予め準備す
る。A means for solving the above-mentioned problem is shown in FIG. That is, in the encoding method according to the present invention, n digital data D1, D2,... Dn input every n periods are divided into one block. Each data D1, D2,..., Dn has quantization level information Q1, Q2,. Thus, the combination C _i of each _{data, C i = {D1 (Q} i1), D2 (Q i2), ..., Dn (Q in)}
If the number of combination C _i is m ^n. In the present invention, for such a combination C _i (i = 1, 2,..., ^Mn ), for example, a code conversion table shown in Table 2 is prepared in advance.

なお、第２表においては、組合せC_iの発生頻度は、
C₁,C₂,…,C_max（max＝mⁿ）の順とする。第２表に示すテ
ーブルによりブロック化したデータD1,D2,…Dnに対して
１つの符号長情報VWL及び１つの符号情報VWLDを割当て
るようにしたものである。 In the Table 2, the frequency of occurrence of the combination C _i is
C ₁ , C ₂ ,..., C _max (max = m ⁿ ). One piece of code length information VWL and one piece of code information VWLD are assigned to the data D1, D2,.

本発明の復号化方式においては、上述の符号化方式の
逆動作を行わせしめる。In the decoding method of the present invention, the reverse operation of the above-described coding method is performed.

〔作 用〕(Operation)

上述の手段によれば、ｍレベルの量子化情報とｎ個の
量子化データ位置情報に基づくmⁿ個の符号変換テーブル
を備えたことにより、ｎ周期毎にｎ個のデータを一度に
符号変換し、ｎ周期毎に多重化しているため、連続的に
入力されるｎ個のデータに対し、一番短い場合１ビット
すなわち画素当たり1/nビットの符号ですみ、従来に比
べ符号化効率が向上する。また、入力が非常に高い速度
で入力される場合、符号化／復号化のために入力データ
の1/nサイクルに対応した処理でよいため、処理速度が
向上でき、低い速度のデバイスでハードウェア実現でき
る。さらに従来並列処理によりハードウェア化していた
可変長符号化復号化回路が、回路規模が小さく処理が簡
易なシリアル処理で実現できる。According to the above means, by having a m ⁿ number of code conversion tables based on the m-level quantization information comprises n quantized data position information, code conversion at a time n data every n cycles However, since the data is multiplexed every n cycles, the code of 1 bit at the shortest, that is, 1 / n bit per pixel, can be used for n data inputted continuously, and the coding efficiency is lower than the conventional one. improves. Also, when the input is input at a very high speed, processing corresponding to 1 / n cycle of the input data for encoding / decoding may be performed, so that the processing speed can be improved, and hardware with a low-speed device can be used. realizable. Further, the variable-length encoding / decoding circuit which has conventionally been implemented as hardware by parallel processing can be realized by serial processing with a small circuit size and simple processing.

〔実施例〕 第２図は本発明に係る可変長符号化部の一実施例を示
すブロック回路図である。第２図においては、第６図の
場合と同様に、画像信号の高能率符号化における予測誤
差信号の量子化出力信号を対象としている。それらの信
号はデータ列D1〜Dnとして可変長符号化回路21に入力さ
れ、可変長符号化回路21内の符号化テーブルにもとづ
き、たとえば前述の第２表に示すような変換が行われ
る。この結果、可変長符号化回路21は符号長情報VWL及
び符号情報VWLDを多重化回路22に出力する。多重化回路
22においては、第７図に示す多重化が行われ、その後、
固定のワード（24ビットあるいは32ビットなどの）単位
で非同期のデータWDと各々のデータに同期した書込みク
ロックWCKにより書込みそして保持され、伝送路回路
（図示せず）からの読出しクロックRCKにより読み出さ
れ出力Ｏとして出力され、伝送路回路を介して伝送路に
出力され、ネットワークを介して受信側に送出される。Embodiment FIG. 2 is a block circuit diagram showing an embodiment of the variable length coding unit according to the present invention. In FIG. 2, as in the case of FIG. 6, the quantization output signal of the prediction error signal in the high-efficiency coding of the image signal is targeted. These signals are input to the variable length coding circuit 21 as data strings D1 to Dn, and are converted based on the coding table in the variable length coding circuit 21, for example, as shown in Table 2 described above. As a result, the variable length coding circuit 21 outputs the code length information VWL and the code information VWLD to the multiplexing circuit 22. Multiplexing circuit
At 22, the multiplexing shown in FIG. 7 is performed, and thereafter,
It is written and held by the asynchronous data WD and the write clock WCK synchronized with each data in the unit of a fixed word (24 bits or 32 bits, etc.), and read by the read clock RCK from the transmission line circuit (not shown). The signal is output as an output O, output to a transmission line via a transmission line circuit, and transmitted to a receiving side via a network.

また、バッファメモリ23の占有量情報はモード選択回
路24に送出され、選択されたモードに従い、予測符号化
回路の量子化部３の選択、可変長符号化回路21の符号化
テーブルの選択が行われる。Further, the occupancy information of the buffer memory 23 is sent to the mode selection circuit 24, and the selection of the quantization unit 3 of the predictive coding circuit and the selection of the coding table of the variable length coding circuit 21 are performed in accordance with the selected mode. Will be

第３図は本発明に係る可変長復号化部の一実施例を示
すブロック回路図である。第３図において、受信側に送
出されたデータBMDは書込みクロックWCK−Ｒとともにバ
ッファメモリ31に入力され保持され、別に入力される非
同期の読出しクロックRCK−Ｒにより読出しデータRD−
Ｒとして読み出される。読出されたデータRDは分離回路
32に入力され、別に入力される符号長情報VWL−Ｒにも
とづき第７図と逆の動作の分離が行われ、この結果、分
離出力データDMPXDが出力される。この分離出力データD
MPXDは各々可変長復号化回路33に入力され、テーブルの
切り替え制御信号MODEにより選択されたテーブルにもと
づき、たとえば上述の第２表に示すような逆変換が行わ
れ、符号長情報VWL−Ｒ及び符号情報VWLD−R1〜VWLD−R
nが出力される。符号長情報VWL−Ｒはまた可変長復号化
回路33に送出されて制御に用いられると共に、分離回路
32は上述の非同期の読出しクロックRCK−Ｒを出力す
る。このような手順により、符号化側の入力データD1〜
Dnと全く同一の値がそれぞれ符号情報VWLD−R1〜VWLD−
Rnとして復号化側で復号される。FIG. 3 is a block circuit diagram showing one embodiment of the variable length decoding unit according to the present invention. In FIG. 3, the data BMD transmitted to the receiving side is input to and held in the buffer memory 31 together with the write clock WCK-R, and the read data RD-R is input by a separately input asynchronous read clock RCK-R.
Read as R. Read data RD is a separation circuit
The separation is performed in the reverse of FIG. 7 on the basis of the code length information VWL-R which is input to 32 and is separately input, and as a result, separated output data DMPXD is output. This separated output data D
The MPXDs are input to the variable length decoding circuit 33, and based on the table selected by the table switching control signal MODE, for example, the inverse conversion as shown in Table 2 is performed, and the code length information VWL-R and Code information VWLD-R1 to VWLD-R
n is output. The code length information VWL-R is also sent to the variable length decoding circuit 33 and used for control,
32 outputs the asynchronous read clock RCK-R described above. By such a procedure, the input data D1 to
Exactly the same value as Dn is the code information VWLD-R1 to VWLD-
It is decoded on the decoding side as Rn.

このように、第２図、第３図においては、ｍレベルの
量子化情報とｎ個の量子化データ位置情報に基づくmⁿ個
の符号変換テーブルより、1/nの低い速度で回路を動作
させ、しかも一画素あたり最低1/nビットを割当てるこ
とができる。また、符号化／復号化回路の両方について
単相で処理できる。As described above, in FIGS. 2 and 3, the circuit operates at a speed 1 / n lower than ^mn code conversion tables based on m-level quantization information and n-quantization data position information. And at least 1 / n bits can be assigned to one pixel. Further, both the encoding / decoding circuits can be processed in a single phase.

〔発明の効果〕〔The invention's effect〕

以上説明したように本発明によれば、可変長符号での
最短の１ビットを画素当り1/nビットの符号とすること
ができ、従来の多相化した符号化／復号化方式に比較し
て符号化効率を向上できる。また、非常に高速なデータ
の符号化を行う場合、従来方式では、並列な時系列デー
タに対し並列な可変長符号化が行われ、符号化出力は各
相のバッファメモリに送出されることが多いが、本発明
によれば、並列な時系列データを一度に可変長符号化で
きるため、可変長符号化回路の小型化が容易に実現でき
る。As described above, according to the present invention, the shortest one bit in a variable length code can be set to a code of 1 / n bits per pixel, and compared with the conventional polyphase coding / decoding system. Encoding efficiency can be improved. In addition, when encoding very high-speed data, in the conventional method, parallel variable-length encoding is performed on parallel time-series data, and the encoded output is sent to the buffer memory of each phase. In many cases, according to the present invention, since parallel time-series data can be subjected to variable-length encoding at a time, the size of the variable-length encoding circuit can be easily reduced.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明の基本構成としてのブロック化概念を説
明する図、 第２図は本発明に係る可変長符号化部の一実施例を示す
ブロック回路図、 第３図は本発明に係る可変長復号化部の一実施例を示す
ブロック回路図、 第４図は一般的な符号器を示すブロック回路図、 第５図は一般的な復号器を示すブロック回路図、 第６図は従来の多相化された可変長符号化部を示すブロ
ック回路図、 第７図は第６図の多重化回路の動作を示すタイミング図
である。 21……可変長符号化回路、22……多重化回路、 23……バッファメモリ、24……モード選択回路、 31……バッファメモリ、32……分離回路、 33……可変長復号化回路。FIG. 1 is a diagram for explaining the concept of blocking as a basic configuration of the present invention, FIG. 2 is a block circuit diagram showing one embodiment of a variable length coding unit according to the present invention, and FIG. FIG. 4 is a block circuit diagram showing a general encoder, FIG. 5 is a block circuit diagram showing a general decoder, and FIG. 6 is a block diagram showing a general decoder. And FIG. 7 is a timing chart showing the operation of the multiplexing circuit shown in FIG. 21: Variable length encoding circuit, 22: Multiplexing circuit, 23: Buffer memory, 24: Mode selection circuit, 31: Buffer memory, 32: Separation circuit, 33: Variable length decoding circuit.

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−176279（ＪＰ，Ａ) 特開 平１−91587（ＪＰ，Ａ) 特開 昭62−191979（ＪＰ，Ａ) 特開 昭63−124692（ＪＰ，Ａ) 特開 平１−146486（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04N 7/24 - 7/68 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-62-176279 (JP, A) JP-A-1-91587 (JP, A) JP-A-62-191979 (JP, A) JP-A-63-1979 124692 (JP, A) JP-A-1-146486 (JP, A) (58) Fields investigated (Int. Cl. ⁶ , DB name) H04N ^7/ 24-7/68

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】ｎ（ｎ＝2,3,…）周期毎に、ｍ個の量子化
レベル（Q1,Q2,…,Qm）を有するｎ個のディジタルデー
タ（D1,D2,…,Dn）を一単位として入力し、 該ｎ個のディジタルデータによるmⁿ通りの組合せC_i＝
｛D₁（Q_i1）,D₂（Q_i2），…,D_n（Q_in）｝に応じて可変
長符号を割当てる１つの符号化テーブルを設け、 該一単位であるｎ個のディジタルデータに対して一対一
の可変長符号変換を行うことを特徴とする可変長符号化
方式。1. n digital data (D1, D2,..., Dn) having m quantization levels (Q1, Q2,..., Qm) every n (n = 2, 3,...) Cycles the input as one unit, a combination of m ⁿ street by said n digital data C _i =
One encoding table for allocating a variable length code according to {D ₁ (Q _i1 ), D ₂ (Q _i2 ),..., D _n (Q _in )} is provided, and n digital data as one unit are provided. A variable-length coding method, wherein a one-to-one variable-length code conversion is performed. 【請求項２】請求項１において、可変長符号変換された
可変長符号を１つの復号化テーブルにより前記ディジタ
ルデータの各組合せに一対一で変換し、該ディジタルデ
ータの各組合せを、前記ｍ個の量子化レベル（Q1,Q2,
…,Qm）を有する前記ｎ個のディジタルデータ（D1,D2,
…,Dn）に分離することを特徴とする可変長復号化方
式。2. The method according to claim 1, wherein the variable-length code subjected to the variable-length code conversion is converted one-to-one into each combination of the digital data by one decoding table, and each of the combinations of the digital data is converted into the m data. Quantization levels (Q1, Q2,
, Qm), the n digital data (D1, D2,
.., Dn).