JP2933818B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、集積回路領域にＤＲＡ
Ｍ，ＳＲＡＭ，ＥＥＰＲＯＭ，マスクＲＯＭ等のセルを
形成した半導体装置に係り、特に集積回路領域の周辺部
に設けられるダミーセルを介した絶縁不良を防止するた
めの対策に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention
The present invention relates to a semiconductor device in which cells such as M, SRAM, EEPROM, and mask ROM are formed, and more particularly to a measure for preventing insulation failure via a dummy cell provided in a peripheral portion of an integrated circuit region.
【０００２】[0002]
【従来の技術】従来より、記憶機能を有するＤＲＡＭ等
の半導体装置は、一般的には、情報を記憶するセルが多
数個配置された集積回路領域であるメモリセル部と、情
報の読み出し，書き込み，消去を制御する周辺回路部と
から成り立っている。この周辺回路部が比較的パターン
の密度が粗く、メモリセル部はパターンの密度が細か
い。そして、ステッパの解像度はパターンの粗密の変化
に敏感になる傾向にあるため、近年のように、メモリセ
ル部のパターンの密度がステッパの解像限界まで細かく
なると、周辺回路部との境界におけるメモリセル部のパ
ターンが崩れやすくなる。2. Description of the Related Art Conventionally, a semiconductor device such as a DRAM having a storage function generally includes a memory cell portion, which is an integrated circuit region in which a large number of cells for storing information are arranged, and a device for reading and writing information. , A peripheral circuit section for controlling erasing. The peripheral circuit portion has a relatively low pattern density, and the memory cell portion has a fine pattern density. Since the resolution of the stepper tends to be sensitive to changes in the density of the pattern, as in recent years, when the density of the pattern in the memory cell section is reduced to the resolution limit of the stepper, the memory at the boundary with the peripheral circuit section is The pattern of the cell part is easily broken.
【０００３】このようなパターンの崩れによる不具合を
防止すべく、例えば特開昭６１−２１４５５９号公報に
開示されるごとく、単位セルをマトリクス状に配置した
メモリセル部と、周辺回路部とを備え、メモリセル部の
外周部に配置される各セルをダミーセルとして構成した
半導体装置は公知の技術である。すなわち、上記ダミー
セルは、正常なメモリセル内の単位セルと同じ構造の半
導体素子を備えたものとし、かつメモリとしては機能し
ないように構成されている。In order to prevent such a problem caused by the collapse of the pattern, for example, as disclosed in Japanese Patent Application Laid-Open No. 61-214559, a memory cell section in which unit cells are arranged in a matrix and a peripheral circuit section are provided. A semiconductor device in which each cell arranged on the outer peripheral portion of the memory cell portion is configured as a dummy cell is a known technology. That is, the dummy cell has a semiconductor element having the same structure as a unit cell in a normal memory cell, and is configured not to function as a memory.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、上記従
来のような半導体装置において、メモリセル部の外周部
に設けられるダミーセルは、メモリとして機能しないも
のの、電界効果型トランジスタと同じ構造の素子を有し
ているために、下記のような問題があった。However, in the above-described conventional semiconductor device, the dummy cell provided on the outer peripheral portion of the memory cell portion does not function as a memory, but has an element having the same structure as a field-effect transistor. Therefore, there were the following problems.
【０００５】図７は、ダミーセルの構造をメモリセル部
の単位セルと同じ構造にした場合の状態をしめす図であ
る。同図において、５０はメモリセル部、６０はダミー
セル部、５１はメモリセル部５０に配設される単位セル
であって、この単位セル５１はメモリとして機能する。
この単位セル５１には、ゲート５２と、ソース／ドレイ
ン領域５３と、上記ソース／ドレイン領域５３にコンタ
クトするビット線コンタクト５５と、ソース／ドレイン
領域５３の上方に形成されたストレージノード５６と、
該ストレージノード５６をソース／ドレイン領域５３に
接続するストレージノードコンタクト５７とが配設され
ている。また、６１はダミーセル部６０に配置されるダ
ミーセルであって、該ダミーセル６１にも、ゲート５２
と、ソース／ドレイン領域５３と、ストレージノード５
６と、ストレージノードコンタクト５７とが配設されて
いる。FIG. 7 is a diagram showing a state where the structure of the dummy cell is the same as that of the unit cell in the memory cell portion. In the figure, 50 is a memory cell portion, 60 is a dummy cell portion, 51 is a unit cell provided in the memory cell portion 50, and the unit cell 51 functions as a memory.
The unit cell 51 includes a gate 52, a source / drain region 53, a bit line contact 55 that contacts the source / drain region 53, a storage node 56 formed above the source / drain region 53,
A storage node contact 57 for connecting the storage node 56 to the source / drain region 53 is provided. Reference numeral 61 denotes a dummy cell arranged in the dummy cell section 60, and the dummy cell 61 has a gate 52
, Source / drain region 53 and storage node 5
6 and a storage node contact 57 are provided.
【０００６】ここで、上記ダミーセル領域６０では、ス
テッパ−の解像度の悪化によるゲート５２等のパターン
の崩れが生じやすい。このダミーセル領域６０のゲート
５２等のパターンの崩れによって、同図破線矢印に示す
ダミーセル６１−６１間のショート（ストレージノード
間のショートを含む）や、同図点線に示すポリシリコン
パターン不良によるパンチスルーが発生し、同図の実線
矢印に示すようなダミーセルを迂回した単位セル５１−
５１間のショートが生じ、不良となる虞れがあった。Here, in the dummy cell region 60, the pattern of the gate 52 and the like is likely to collapse due to the deterioration of the resolution of the stepper. Due to the collapse of the pattern of the gate 52 and the like in the dummy cell region 60, a short circuit between dummy cells 61-61 (including a short circuit between storage nodes) indicated by a dashed arrow in FIG. Occurs, and the unit cell 51- bypasses the dummy cell as shown by the solid arrow in FIG.
There is a possibility that a short circuit occurs between the wires 51 and a failure occurs.
【０００７】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、ダミーセルを有する半導体装置の絶
縁不良を有効に防止する手段を講ずることにより、半導
体装置の信頼性の向上を図ることにある。The present invention has been made in view of the above points, and an object of the present invention is to improve the reliability of a semiconductor device by taking measures for effectively preventing insulation failure of a semiconductor device having a dummy cell. It is in.
【０００８】[0008]
【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明の講じた手段は、半導体基板の表面
付近に形成され、絶縁部で囲まれて他の領域から区画さ
れた集積回路領域を備え、上記集積回路領域の中央部が
活性セル領域、外周部がダミーセル領域と定義された半
導体装置において、上記活性セル領域及びダミーセル領
域を含む集積回路領域に配設され、互いに素子分離で区
画された複数のセル形成領域と、上記各セル形成領域の
うち活性セル領域に含まれる領域に形成され、少なくと
もゲートと、２つのＰ−Ｎ接合部を伴う２つのソース／
ドレイン領域とを構成要素とする少なくとも１つの電界
効果型半導体素子を有する活性セルと、上記各セル形成
領域のうちダミーセル領域に含まれる領域に一部又は全
部が形成され、上記活性セル内の電界効果型半導体素子
と同一構造のゲートを有し、かつ、少なくとも一方のＰ
−Ｎ接合部を除いた構造を有するダミーセルとを設けた
ものである。In order to achieve the above object, the present invention provides an integrated circuit formed near a surface of a semiconductor substrate and surrounded by an insulating portion and separated from another region. A circuit area, and the central part of the integrated circuit area is
In a semiconductor device in which an active cell region and an outer peripheral portion are defined as dummy cell regions, a plurality of cell formation regions provided in an integrated circuit region including the active cell region and the dummy cell region and separated from each other by element isolation; At least a gate and two sources with two PN junctions are formed in a region included in the active cell region of the cell formation region.
An active cell having at least one field-effect semiconductor element having a drain region as a constituent element, and a part or the whole of a region included in the dummy cell region in each of the cell formation regions , wherein an electric field in the active cell is formed. Effect type semiconductor device
And at least one P
And a dummy cell having a structure excluding the -N junction .
【０００９】請求項２の発明の講じた手段は、請求項１
の発明において、上記ダミーセルのすべてをＰ−Ｎ欠除
型ダミーセルで構成したものである。The measures taken by the invention of claim 2 are the same as those of claim 1.
In the present invention, all of the dummy cells are constituted by PN deletion type dummy cells.
【００１０】請求項３の発明の講じた手段は、請求項１
の発明において、上記活性セルを、斜めイオン注入によ
り形成されるソース／ドレイン領域，パンチスルースト
ッパー等の不純物拡散領域を有するものとする。そし
て、上記各セル形成領域のうちダミーセル領域に含まれ
る領域で、かつ活性セル領域内の活性セルへの斜めイオ
ン注入の方向に一致する方向に位置する領域には、上記
活性セル内の電界効果型半導体素子と同一の構造からな
り、素子として作動しない半導体素子を有するＰ−Ｎ保
有型ダミーセルが形成され、上記各セル形成領域のうち
ダミーセル領域に含まれる領域で、かつ上記Ｐ−Ｎ保有
型ダミーセルが形成される領域を除く領域には、上記Ｐ
−Ｎ欠除型ダミーセルが形成されている構成としたもの
である。[0010] The means taken by the invention of claim 3 is claim 1.
In the invention, the active cell has an impurity diffusion region such as a source / drain region and a punch-through stopper formed by oblique ion implantation. A field included in the dummy cell area in each of the cell formation areas and a area located in a direction coinciding with a direction of oblique ion implantation into the active cell in the active cell area includes an electric field effect in the active cell. A PN holding dummy cell having the same structure as the type semiconductor element and having a semiconductor element that does not operate as an element is formed. The PN holding type dummy cell is a region included in the dummy cell region in each of the cell formation regions, and the PN holding type dummy cell is formed. In the region except the region where the dummy cell is formed, the above P
This is a configuration in which a -N deletion type dummy cell is formed.
【００１１】請求項４の発明の講じた手段は、半導体基
板の表面付近に形成され、絶縁部で囲まれて他の領域か
ら区画された集積回路領域を備え、上記集積回路領域の
外周部が活性セル領域と、集積回路領域の外周部を除く
中央部がダミーセル領域と定義された半導体装置を前提
とする。そして、上記活性セル領域及びダミーセル領域
を含む集積回路領域に配設され、互いに素子分離で区画
された複数のセル形成領域と、上記各セル形成領域のう
ち活性セル領域に含まれる領域に形成され、少なくとも
ゲート，ソース／ドレイン領域及びチャネル領域を構成
要素とする少なくとも１つの電界効果型半導体素子を有
する活性セルと、上記各セル形成領域のうちダミーセル
領域に含まれる領域に形成され、上記活性セル内の電界
効果型半導体素子と同一の構造からなり、素子として作
動しない半導体素子を有するＰ−Ｎ保有型ダミーセル
と、上記ダミーセル領域に含まれる素子分離の下方に活
性セル領域の素子分離下方よりも濃い不純物濃度が導入
されてなる高濃度チャネルストッパー領域とを設ける構
成としたものである。According to a fourth aspect of the present invention, there is provided an integrated circuit region formed near a surface of a semiconductor substrate and surrounded by an insulating portion and separated from another region, and an outer peripheral portion of the integrated circuit region is formed. It is assumed that the semiconductor device has an active cell region and a central portion excluding an outer peripheral portion of the integrated circuit region defined as a dummy cell region. A plurality of cell formation regions provided in the integrated circuit region including the active cell region and the dummy cell region and separated from each other by element isolation; and a plurality of cell formation regions formed in the region included in the active cell region among the cell formation regions. An active cell having at least one field-effect semiconductor element having at least a gate, a source / drain region and a channel region as constituent elements; and the active cell formed in a region included in a dummy cell region in each of the cell formation regions. And a PN holding dummy cell having a semiconductor element having the same structure as that of the field effect type semiconductor element inside and having a semiconductor element which does not operate as an element, and an element included in the active cell area below the element isolation included in the dummy cell area. A high concentration channel stopper region into which a high impurity concentration is introduced is provided.
【００１２】請求項５の発明の講じた手段は、請求項
１，２又は３の発明において、上記Ｐ−Ｎ欠除型ダミー
セルの半導体素子の少なくともソース／ドレイン領域の
奥方に、パンチスルーストッパーが形成されている構成
としたものである。In a fifth aspect of the present invention, in the first, second or third aspect of the present invention, a punch-through stopper is provided at least at a depth of a source / drain region of the semiconductor element of the PN-deficient dummy cell. It is a configuration that has been formed.
【００１３】請求項６の発明の講じた手段は、請求項
１，２又は３の発明において、上記ダミーセル領域に含
まれる素子分離の下方に不純物が導入されてなるチャネ
ルストッパーが形成されている構成としたものである。According to a sixth aspect of the present invention, in the first, second or third aspect of the present invention, a channel stopper formed by introducing an impurity below the element isolation included in the dummy cell region is formed. It is what it was.
【００１４】請求項７の発明の講じた手段は、請求項１
又は２の発明において、上記集積回路領域の活性セル領
域を、メモリセルアレイとしたものである。The measures taken by the invention of claim 7 are the following:
Alternatively, in the invention according to the second aspect, the active cell region in the integrated circuit region is a memory cell array.
【００１５】請求項８の発明の講じた手段は、請求項３
の発明において、上記活性セルを、斜めイオン注入によ
り形成されるソース／ドレイン領域又はパンチスルース
トッパーを有するＤＲＡＭのメモリセルであり、Ｐ−Ｎ
欠除型ダミーセルとＰ−Ｎ保有型ダミーセルとはゲート
に平行な周辺部のセル領域で、一つおきに配置する構成
としたものである。[0015] The means adopted by the invention of claim 8 is claim 3.
In the invention, the active cell is a memory cell of a DRAM having a source / drain region or a punch-through stopper formed by oblique ion implantation.
The defective type dummy cells and the PN holding type dummy cells are arranged in every other cell region in the peripheral portion parallel to the gate.
【００１６】請求項９の発明の講じた手段は、請求項７
の発明において、上記活性セルを、ＤＲＡＭ，ＳＲＡ
Ｍ，ＥＥＰＲＯＭ，マスクＲＯＭのうちのいずれか一つ
のメモリセルで構成したものである。The measures taken by the invention of claim 9 are as set forth in claim 7
In the invention, the active cell is a DRAM, an SRA
The memory is configured by any one of M, EEPROM, and mask ROM.
【００１７】請求項１０の発明の講じた手段は、半導体
基板の表面付近に形成され、絶縁部で囲まれて他の領域
から区画された集積回路領域を備え、上記集積回路領域
の外周部がダミーセル領域と、集積回路領域の外周部を
除く中央部が活性セル領域と定義された半導体装置の製
造方法を前提とする。そして、半導体基板上に、上記絶
縁部となり、集積回路部を複数のセル形成領域に区画す
る素子分離となるフィールド酸化膜を形成する工程と、
半導体基板の表面付近にチャネル領域形成用の不純物を
導入する工程と、上記半導体基板及び上記フィールド酸
化膜の上にゲートを形成する工程と、上記ダミーセル領
域の少なくとも一部の上を覆うフォトマスクを形成する
工程と、上記フォトマスク及びゲートをマスクとして、
半導体基板の導電型とは逆の導電型を有する不純物のイ
オン注入を行って、活性セル領域の各セル形成領域にソ
ース／ドレイン領域を形成する工程と、上記ソース／ド
レイン領域を形成する工程が終了した後に、上記ダミー
セル領域のフォトマスクを除去する工程とを設ける方法
である。According to a tenth aspect of the present invention, there is provided an integrated circuit region formed near a surface of a semiconductor substrate, the integrated circuit region being surrounded by an insulating portion and partitioned from another region, and an outer peripheral portion of the integrated circuit region is provided. A method of manufacturing a semiconductor device in which a dummy cell region and a central portion except an outer peripheral portion of an integrated circuit region are defined as an active cell region is assumed. And forming, on the semiconductor substrate, a field oxide film which becomes the insulating portion and serves as an element isolation for dividing the integrated circuit portion into a plurality of cell formation regions;
Introducing a channel region forming impurity near the surface of the semiconductor substrate; forming a gate on the semiconductor substrate and the field oxide film; and a photomask covering at least a part of the dummy cell region. Forming, and using the photomask and the gate as masks,
Forming a source / drain region in each cell formation region of the active cell region by ion-implanting an impurity having a conductivity type opposite to the conductivity type of the semiconductor substrate; and forming the source / drain region. Removing the photomask in the dummy cell region after the process is completed.
【００１８】請求項１１の発明の講じた手段は、請求項
１０の発明において、上記フォトマスクを形成する工程
で、上記ダミーセル領域のうち活性セル領域内の活性セ
ルへの斜めイオン注入方向に一致する方向に位置する部
分を除く領域の上を覆うフォトマスクを形成する方法で
ある。According to an eleventh aspect of the present invention, in the tenth aspect of the present invention, in the step of forming the photomask, a direction coincident with an oblique ion implantation direction into an active cell in an active cell region of the dummy cell region. This is a method of forming a photomask that covers an area excluding a part located in a direction in which the photomask is positioned.
【００１９】請求項１２の発明の講じた手段は、請求項
１０又は１１の発明において、ゲートを形成する工程の
前に、半導体基板の奥方に不純物のイオン注入を行っ
て、パンチスルーストッパー領域を形成する工程を設け
る方法である。According to a twelfth aspect of the present invention, in the invention of the tenth or eleventh aspect, prior to the step of forming a gate, an impurity is ion-implanted deep into the semiconductor substrate to form a punch-through stopper region. This is a method of providing a forming step.
【００２０】請求項１３の発明の講じた手段は、請求項
１０又は１１の発明において、フィールド酸化膜の下方
に不純物のイオン注入を行って、チャネルストッパー領
域を形成する工程を設ける方法である。According to a thirteenth aspect of the present invention, there is provided a method according to the tenth or eleventh aspect, wherein a step of forming a channel stopper region by performing ion implantation of impurities below the field oxide film is provided.
【００２１】請求項１４の発明の講じた手段は、請求項
１１の発明において、半導体装置を、活性セル領域にＤ
ＲＡＭメモリセルを配設したものとする。そして、フォ
トマスクを形成する工程で、ゲートに平行な方向では、
フォトマスクの形成部分と開口部分とを交互に設ける方
法である。According to a fourteenth aspect of the present invention, in the eleventh aspect of the present invention, a semiconductor device is provided in the active cell region.
Assume that a RAM memory cell is provided. Then, in the process of forming the photomask, in the direction parallel to the gate,
This is a method of alternately providing photomask formation portions and opening portions.
【００２２】[0022]
【作用】以上の構成により、請求項１の発明では、ダミ
ーセル領域の一部又は全部のダミーセルにおいて、ダミ
ーセル内の素子にＰ−Ｎ接合部が形成されていないの
で、この部分を介して電流が流れにくい。したがって、
特にダミーセル領域のゲート等のパターンが乱れやすい
部位例えばコーナー部等にＰ−Ｎ接合部のないダミーセ
ルを配置することで、ダミーセルを迂回した活性セル間
のショート等の絶縁不良が防止されることになる。[Action] With the above configuration, in the invention of claim 1, in some or all of the dummy cell of the dummy cell region, the P-N junction element in Da Mi <br/> Seru is not formed, the It is difficult for current to flow through the part. Therefore,
In particular, a dummy cell having no PN junction at a portion where a pattern such as a gate in a dummy cell region is likely to be disturbed, for example, at a corner portion or the like.
By arranging the cells, insulation failure such as a short circuit between the active cells bypassing the dummy cells is prevented.
【００２３】請求項２の発明では、すべてのダミーセル
がＰ−Ｎ欠除型ダミーセルとなっているので、より確実
に絶縁不良が防止されることになる。According to the second aspect of the present invention, since all the dummy cells are PN deletion type dummy cells, insulation failure can be prevented more reliably.
【００２４】請求項３の発明では、ダミーセル領域にお
ける絶縁不良が防止されると同時に、活性セル領域で
は、斜めイオン注入による活性セルの特性が実効あるも
のとなる。According to the third aspect of the present invention, the insulation failure in the dummy cell region is prevented, and at the same time, the characteristics of the active cell by oblique ion implantation become effective in the active cell region.
【００２５】請求項４の発明では、Ｐ−Ｎ保有型ダミー
セルを利用しながら、ダミーセル領域に形成された高濃
度チャネルストッパー領域により、ダミーセルを迂回し
たショート等が可及的に防止されることになる。According to the fourth aspect of the present invention, a short circuit bypassing the dummy cell can be prevented as much as possible by the high-concentration channel stopper region formed in the dummy cell region while using the PN holding type dummy cell. Become.
【００２６】請求項５の発明では、ダミーセルの奥方に
パンチスルーストッパーが形成されているので、特にポ
リシリコンパターン不良等に起因するパンチスルーが有
効に防止されることになる。According to the fifth aspect of the present invention, since the punch-through stopper is formed at the back of the dummy cell, punch-through particularly caused by a defective polysilicon pattern can be effectively prevented.
【００２７】請求項６の発明では、ダミーセル領域の素
子分離下方のチャネルストッパー領域により、絶縁不良
がより確実に防止される。According to the sixth aspect of the present invention, insulation failure is more reliably prevented by the channel stopper region below the element isolation of the dummy cell region.
【００２８】請求項７の発明では、活性セル領域が微細
なパターンを要求されるメモリセルアレイの場合、メモ
リセルアレイと周辺回路との境界付近のゲート等のパタ
ーンが乱れやすいが、かかる場合にもパターンの乱れに
起因する絶縁不良が防止されることになる。According to the seventh aspect of the present invention, in the case of a memory cell array in which the active cell region requires a fine pattern, the pattern of the gate and the like near the boundary between the memory cell array and the peripheral circuit is easily disturbed. Insulation failure due to disturbance of the insulation is prevented.
【００２９】請求項８の発明では、ＤＲＡＭメモリセル
が斜めイオン注入により不純物拡散領域が形成されるい
わゆるＬＡＴＩＰＳ構造やＬＡＴＩＤ構造をとる場合に
も、斜めイオン注入による良好な特性が得られるととも
に、ダミーセルにおける絶縁不良が防止されることにな
る。According to the eighth aspect of the present invention, even when the DRAM memory cell has a so-called LATIPS structure or a LATID structure in which an impurity diffusion region is formed by oblique ion implantation, good characteristics can be obtained by oblique ion implantation and dummy cells can be obtained. Insulation failure is prevented.
【００３０】請求項９の発明では、活性セルがＤＲＡ
Ｍ，ＳＲＡＭ，ＥＥＰＲＯＭ，マスクＲＯＭのうちいず
れかのメモリセルである場合、微細なパターン要求され
るとともに、セル内には電界効果型半導体素子が配設さ
れている。したがって、ダミーセル領域のＰ−Ｎ欠除型
ダミーセルによる絶縁不良防止作用が顕著になる。In the ninth aspect of the present invention, the active cell is a DRA.
When the memory cell is any one of M, SRAM, EEPROM, and mask ROM, a fine pattern is required, and a field effect semiconductor element is provided in the cell. Therefore, the effect of preventing insulation failure due to the PN deletion type dummy cell in the dummy cell region becomes significant.
【００３１】請求項１０の発明では、ダミーセル領域を
覆うフォトマスクの上から、活性セル領域のソース／ド
レイン領域形成用不純物が導入されるので、ダミーセル
領域に、Ｐ−Ｎ欠除型ダミーセルが形成され、ダミーセ
ルにおける絶縁不良のほとんどない信頼性の高い半導体
装置が形成される。According to the tenth aspect of the present invention, since the impurity for forming the source / drain region of the active cell region is introduced from above the photomask covering the dummy cell region, a PN-deficient dummy cell is formed in the dummy cell region. As a result, a highly reliable semiconductor device having almost no insulation failure in the dummy cell is formed.
【００３２】請求項１１の発明では、活性セルへの斜め
イオン注入が実効的に行われ、かつダミーセル領域にお
ける絶縁不良のほとんどない半導体装置が形成される。According to the eleventh aspect of the present invention, a semiconductor device is formed in which oblique ion implantation into an active cell is effectively performed and there is almost no insulation failure in a dummy cell region.
【００３３】請求項１２及び１３の発明では、パンチス
ルーストッパー領域又はチャネルストッパー領域が形成
されることで、より信頼性の高い半導体装置が得られ
る。According to the twelfth and thirteenth aspects of the present invention, a semiconductor device having higher reliability can be obtained by forming the punch-through stopper region or the channel stopper region.
【００３４】請求項１４の発明では、ＤＲＡＭメモリセ
ルの場合、Ｐ−Ｎ欠除型ダミーセルとＰ−Ｎ保有型ダミ
ーセルとが交互に形成されることで、ダミーセルにおけ
る絶縁不良も防止され、かつＬＡＴＩＰＳ構造やＬＡＴ
ＩＤ構造を有する特性の良好なメモリセルが得られる。According to the fourteenth aspect of the present invention, in the case of a DRAM memory cell, a PN lacking type dummy cell and a PN holding type dummy cell are formed alternately, thereby preventing insulation failure in the dummy cell and preventing LATIPS. Structure and LAT
A memory cell having an ID structure and excellent characteristics can be obtained.
【００３５】[0035]
【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００３６】（第１実施例）まず、第１実施例について
図１〜図３に基づき説明する。図１は半導体装置として
のＤＲＡＭの全体構成を概略的に示す平面図である。同
図において、１は活性セルが形成される活性セル領域で
あるメモリセル領域、２はメモリセル領域の周辺部でダ
ミーセルが形成されるダミーセル領域である。このメモ
リセル領域とダミーセル領域とにより、集積回路領域５
が形成されている。また、３は集積回路領域５の外側に
形成され、メモリセル領域１内のメモリセルの作動を制
御するための周辺回路領域、４は上記集積回路領域５と
周辺回路領域３とを分離する絶縁部である。(First Embodiment) First, a first embodiment will be described with reference to FIGS. FIG. 1 is a plan view schematically showing an overall configuration of a DRAM as a semiconductor device. In FIG. 1, reference numeral 1 denotes a memory cell region which is an active cell region in which an active cell is formed, and reference numeral 2 denotes a dummy cell region in which a dummy cell is formed in a peripheral portion of the memory cell region. The integrated circuit region 5 is formed by the memory cell region and the dummy cell region.
Are formed. Reference numeral 3 denotes a peripheral circuit region formed outside the integrated circuit region 5 for controlling the operation of the memory cells in the memory cell region 1, and reference numeral 4 denotes an insulating portion for separating the integrated circuit region 5 from the peripheral circuit region 3. Department.
【００３７】図２（ａ）は、上記図１におけるメモリセ
ル領域１及びダミーセル領域２を含む集積回路部５のコ
ーナー部分を拡大したものであり、図２（ｂ）は図２
（ａ）のII−II線断面図である。ただし、便宜上、図２
（ａ）では、上層配線等の上方の部材は省略されてい
る。FIG. 2A is an enlarged view of a corner portion of the integrated circuit portion 5 including the memory cell region 1 and the dummy cell region 2 in FIG. 1, and FIG.
FIG. 2A is a sectional view taken along line II-II of FIG. However, for convenience, FIG.
In (a), upper members such as upper wirings are omitted.
【００３８】図２（ａ）及び（ｂ）に示すように、集積
回路領域５内は、素子分離６により、多数のセル形成領
域９に区画されており、各セル形成領域９には、それぞ
れ２つのセルが配設されており、２ビット分に対応す
る。そして、活性セル領域１に含まれるセル形成領域９
に形成された活性セルは、ゲート酸化膜１０と、ゲート
１１と、半導体基板３０の表面付近にＮ型不純物をドー
プして形成された低濃度ソース／ドレイン領域のみから
なるソース／ドレイン領域１２と、ゲート１１の直下に
しきい値制御用のＰ型不純物が導入されてなるチャネル
領域１３とを有する電界効果型トランジスタ１４を有し
ている。すなわち、２つのソース／ドレイン領域１２，
１２の間には２つのＰ−Ｎ接合部が形成されている。な
お、この場合、トランジスタがＬＤＤ構造を採っている
ので、ゲート１１の側面にはサイドウォール１５が設け
られている。また、ゲート１１の上には第１層間絶縁膜
１６が堆積され、この第１層間絶縁膜１６の上には、ゲ
ート１１（ワード線）と直交するビット線１８が形成さ
れている。このビット線１８は、ビット線コンタクト１
９を介してソース／ドレイン領域１２にコンタクトして
いる。さらに、ビット線１８の上には、第２層間絶縁膜
２０が堆積されており、この第２層間絶縁膜２０の上
に、ストレージノード２１と、ストレージノード２１と
ソース／ドレイン領域１２とを接続するストレージノー
ドコンタクト２１ａと、容量絶縁膜２２と、対向電極２
３とが形成されている。なお、対向電極２３の上に第３
層間絶縁膜２４が堆積され、第３層間絶縁膜２４の上
に、アルミニウム配線２５が設けられている。一方、上
記素子分離６の直下方にはチャネルストッパー領域３１
が形成され、ソース／ドレイン領域１２の下方にはパン
チスルーストッパー領域３２が形成されている。As shown in FIGS. 2A and 2B, the integrated circuit region 5 is divided into a large number of cell formation regions 9 by element isolation 6, and each cell formation region 9 has Two cells are provided and correspond to two bits. Then, the cell formation region 9 included in the active cell region 1
The active cell formed in this step includes a gate oxide film 10, a gate 11, and a source / drain region 12 consisting of only a low concentration source / drain region formed by doping an N-type impurity near the surface of the semiconductor substrate 30. , A field effect transistor 14 having a channel region 13 in which a P-type impurity for controlling a threshold value is introduced immediately below the gate 11. That is, two source / drain regions 12,
12, two PN junctions are formed. In this case, since the transistor has an LDD structure, a sidewall 15 is provided on a side surface of the gate 11. A first interlayer insulating film 16 is deposited on the gate 11, and a bit line 18 orthogonal to the gate 11 (word line) is formed on the first interlayer insulating film 16. This bit line 18 is connected to the bit line contact 1
9 is in contact with the source / drain region 12. Further, a second interlayer insulating film 20 is deposited on the bit line 18, and the storage node 21 and the storage node 21 and the source / drain region 12 are connected on the second interlayer insulating film 20. Storage node contact 21a, capacitance insulating film 22, and counter electrode 2
3 are formed. The third electrode is placed on the counter electrode 23.
An interlayer insulating film 24 is deposited, and an aluminum wiring 25 is provided on the third interlayer insulating film 24. On the other hand, immediately below the element isolation 6, a channel stopper region 31 is provided.
Are formed, and a punch-through stopper region 32 is formed below the source / drain region 12.
【００３９】すなわち、活性セル領域１では、上記電界
効果型トランジスタ１４と、ストレージノード２１と、
ストレージノードコンタクト２１ａと、容量絶縁膜２２
と、対向電極２３とにより、メモリとして機能する活性
セルであるメモリセル４０が構成されている。That is, in the active cell region 1, the field effect transistor 14, the storage node 21,
Storage node contact 21a and capacitance insulating film 22
And the counter electrode 23 constitute a memory cell 40 which is an active cell functioning as a memory.
【００４０】一方、ダミーセル領域２に形成されるセル
は、例えばダミーセル領域２とメモリセル領域１とに跨
がるセル４１ａでは、ゲート１１の下方の領域のうちメ
モリセル領域１に含まれる部分には、ソース／ドレイン
領域１２が形成されているが、ダミーセル領域２に含ま
れる部分には、ソース／ドレイン領域１２は形成されて
おらず、チャネル領域１３と同様に低濃度のＰ型不純物
が拡散された領域となっている。すなわち、このセル４
１ａの素子は、電界効果型トランジスタとして機能する
に必要な２つのソース／ドレイン領域１２の内の一つが
形成されていない。言い換えると、２つのＰ−Ｎ接合部
をもっていないので、電界効果型トランジスタとして機
能しないことになる。また、すべてがダミーセル領域２
に含まれるセル４１ｂでは、いずれも低濃度Ｐ型不純物
が拡散された領域となっている。すなわち、このセル４
１ｂの素子は、Ｐ−Ｎ接合部をまったくもっていないの
で、電界効果型トランジスタとして機能しない。以上の
ように、上記ダミーセル領域２に一部又は全部が含まれ
るセルは、いずれも電界効果型トランジスタ１４と同じ
構造から少なくとも一方のＰ−Ｎ接合部を除き、少なく
ともゲート１１を含める構造からなる半導体素子を有す
るＰ−Ｎ欠除型ダミーセル４１である。On the other hand, the cells formed in the dummy cell region 2 include, for example, a cell 41a extending between the dummy cell region 2 and the memory cell region 1 in a portion included in the memory cell region 1 in a region below the gate 11. Has a source / drain region 12 formed therein, but a source / drain region 12 is not formed in a portion included in the dummy cell region 2, and a low-concentration P-type impurity is diffused similarly to the channel region 13. Area. That is, this cell 4
In the element 1a, one of the two source / drain regions 12 required to function as a field effect transistor is not formed. In other words, since it does not have two PN junctions, it will not function as a field effect transistor. In addition, all the dummy cell areas 2
Are all regions where low-concentration P-type impurities are diffused. That is, this cell 4
The device 1b does not function as a field-effect transistor because it has no PN junction. As described above, all the cells partially or wholly included in the dummy cell region 2 have the same structure as that of the field effect transistor 14 except for at least one PN junction and include at least the gate 11. This is a PN deletion type dummy cell 41 having a semiconductor element.
【００４１】このようなＰ−Ｎ欠除型ダミーセルでは、
上記従来のような２つのソース／ドレイン領域が形成さ
れたダミーセルと異なり、ダミーセルのパターンが崩れ
て、例えば図７に示されたダミーセル６１−６１間のシ
ョートやゲートパターンのオープンが発生したとして
も、各ダミーセルが２つのＰ−Ｎ接合部をもっていない
ので、ダミーセルを迂回したメモリセル（活性セル）間
のショート等の絶縁不良が確実に防止されることにな
る。In such a PN deletion dummy cell,
Unlike the above-described conventional dummy cell in which two source / drain regions are formed, even if the pattern of the dummy cell is broken and, for example, a short circuit between the dummy cells 61 and 61 or an open gate pattern occurs as shown in FIG. Since each dummy cell does not have two PN junctions, insulation failure such as a short circuit between memory cells (active cells) bypassing the dummy cell can be reliably prevented.
【００４２】ただし、本実施例では、ダミーセル領域２
に一部又は全部が含まれるセルをすべてＰ−Ｎ欠除型ダ
ミーセル４１としたが、本発明はかかる実施例に限定さ
れるものではない。半導体装置の種類によっては、例え
ばコーナー部分等特にゲートパターンが大きく乱れやす
い部分のみＰ−Ｎ欠除型ダミーセル４１とし、残りは従
来のダミーセルと同様のＰ−Ｎ保有型ダミーセルとして
もよい。However, in this embodiment, the dummy cell region 2
All the cells including a part or all of the cells are PN deletion type dummy cells 41, but the present invention is not limited to such an embodiment. Depending on the type of the semiconductor device, for example, only a portion such as a corner portion where the gate pattern is particularly likely to be greatly disturbed may be the PN lacking type dummy cell 41, and the rest may be the same PN holding type dummy cell as the conventional dummy cell.
【００４３】また、本実施例では、ダミーセル領域にも
ビット線，ビット線コンタクト，ストレージノード，ス
トレージノードコンタクトを設けているが、これらの一
部または全部を設けなくてもよい。さらに、ダミーセル
領域とメモリセル領域との境界は、図２（ａ）に示す箇
所に限られるものではない。例えば図２（ａ）に示す破
線４３を両者の境界としてもよい。In the present embodiment, the bit line, the bit line contact, the storage node, and the storage node contact are also provided in the dummy cell region. However, some or all of these may not be provided. Further, the boundary between the dummy cell region and the memory cell region is not limited to the location shown in FIG. For example, a broken line 43 shown in FIG.
【００４４】次に、第１実施例に係る半導体装置の製造
方法について、図３（ａ）〜（ｄ）を参照しながら説明
する。まず、同図（ａ）に示すように、しきい値制御用
の不純物の濃度が例えば〜１Ｅ１６cm-3のＰ型Ｓｉの半
導体基板３０の表面にＢ（ボロン）イオンの注入を行っ
て、不純物濃度が〜１Ｅ１７cm-3のチャネルストッパー
領域３１を形成する。そして、集積回路領域５−周辺回
路領域３間を分離する素子分離６として、また各セル形
成領域９間を分離する素子分離６として機能するフィー
ルド酸化膜を形成した後、比較的高エネルギーでＢイオ
ンの注入を行って、不純物濃度が〜１Ｅ１７cm-3のパン
チスルーストッパー領域３２を形成する。さらに、半導
体基板３０上に厚みが１０ｎｍのゲート酸化膜１０を形
成し、このゲート酸化膜１０の上及び素子分離６の上に
ポリシリコン膜を堆積した後、パターニングしてゲート
１１を形成する。このゲート１１は、厚みが１５０ｎｍ
であり、周辺回路領域３におけるゲート長は０．６μ
ｍ、メモリセル領域１及びダミーセル領域２におけるゲ
ート長は０．５μｍである。Next, a method of manufacturing the semiconductor device according to the first embodiment will be described with reference to FIGS. First, as shown in FIG. 3A, B (boron) ions are implanted into the surface of a P-type Si semiconductor substrate 30 having a threshold control impurity concentration of, for example, 〜1E16 cm −3. A channel stopper region 31 having a concentration of １1E17 cm −3 is formed. Then, after forming a field oxide film functioning as an element isolation 6 for isolating between the integrated circuit region 5 and the peripheral circuit region 3 and also as an element isolation 6 for isolating between the cell formation regions 9, B is formed at a relatively high energy. By performing ion implantation, a punch-through stopper region 32 having an impurity concentration of １1E17 cm −3 is formed. Further, a gate oxide film 10 having a thickness of 10 nm is formed on the semiconductor substrate 30, a polysilicon film is deposited on the gate oxide film 10 and the element isolation 6, and then patterned to form the gate 11. This gate 11 has a thickness of 150 nm.
And the gate length in the peripheral circuit region 3 is 0.6 μm.
m, the gate length in the memory cell region 1 and the dummy cell region 2 is 0.5 μm.
【００４５】次に、図３（ｂ）に示すように、ダミーセ
ル領域２全体を覆い、メモリセル領域１及び周辺回路領
域３を開口した低濃度ソース／ドレイン用フォトマスク
４５を形成し、このフォトマスク４５とゲート１１とを
マスクとして、上方からＮ型不純物であるＰ+ （リン）
イオンを、４０Ｋｅｖ，３Ｅ１３cm-2の条件で注入し、
ソース／ドレイン領域１２を形成する。Next, as shown in FIG. 3B, a low-density source / drain photomask 45 covering the entire dummy cell region 2 and opening the memory cell region 1 and the peripheral circuit region 3 is formed. Using the mask 45 and the gate 11 as masks, P + (phosphorus) as an N-type impurity is
Ions are implanted under the conditions of 40 KeV, 3E13 cm -2 ,
Source / drain regions 12 are formed.
【００４６】次に、図３（ｃ）に示すように、フォトマ
スク４５を剥離した後、基板の上に絶縁膜を堆積し、異
方性エッチングを行って、サイドウォール１５を形成す
る。そして、メモリセル領域１及びダミーセル領域２を
覆い、周辺回路領域３を開口した高濃度ソース／ドレイ
ン形成用フォトマスク４６を形成する。そして、このフ
ォトマスク４６の上方からＡｓ+ （ヒ素）イオンの注入
を行って、周辺回路領域３の高濃度ソース／ドレイン領
域１２ａを形成する。周辺回路領域３では、低濃度ソー
ス／ドレイン領域１２ａ及び高濃度ソース／ドレイン領
域１２ｂにより、ソース／ドレイン領域１２が構成され
ている。このイオン注入の条件は、４０ＫｅＶ，６Ｅ15
cm-2である。Next, as shown in FIG. 3C, after removing the photomask 45, an insulating film is deposited on the substrate, and anisotropic etching is performed to form the sidewalls 15. Then, a high concentration source / drain forming photomask 46 covering the memory cell region 1 and the dummy cell region 2 and opening the peripheral circuit region 3 is formed. Then, As @ + (arsenic) ions are implanted from above the photomask 46 to form the high concentration source / drain regions 12a of the peripheral circuit region 3. In the peripheral circuit region 3, the source / drain region 12 is constituted by the low concentration source / drain region 12a and the high concentration source / drain region 12b. The conditions for this ion implantation are 40 KeV, 6E15
cm -2 .
【００４７】図３（ｄ）に示す工程では、第１層間絶縁
膜１６を堆積し、ビット線コンタクト孔を開口した後、
ビット線１８をビット線コンタクト１９と同時に堆積
し、さらに、その上に第２層間絶縁膜２０と、ストレー
ジノード２１及びストレージノードコンタクト２１ａ
と、容量絶縁膜２２と、対向電極２３と、第３層間絶縁
膜２４と、アルミニウム配線２５とを順次形成する。In the step shown in FIG. 3D, a first interlayer insulating film 16 is deposited and a bit line contact hole is opened.
A bit line 18 is deposited simultaneously with the bit line contact 19, and a second interlayer insulating film 20, a storage node 21 and a storage node contact 21 a are further formed thereon.
, A capacitor insulating film 22, a counter electrode 23, a third interlayer insulating film 24, and an aluminum wiring 25 are sequentially formed.
【００４８】なお、上述の製造方法では、高濃度ソース
／ドレイン形成用フォトマスク４６はメモリセル領域１
及びダミーセル領域２を覆うようにしたが、フォトマス
ク４６も低濃度ソース／ドレイン形成用フォトマスク４
５と同様に、ダミーセル領域のみを覆うようにしてもよ
い。例えば、ＳＲＡＭの場合には、メモリセル領域１の
トランジスタも、低濃度ソース／ドレイン領域と高濃度
ソース／ドレイン領域とを有する構造となる。In the above-described manufacturing method, the photomask 46 for forming the high concentration source / drain is formed in the memory cell region 1.
And the dummy cell region 2 is covered, but the photomask 46 is also a low-density source / drain forming photomask 4.
As in the case of No. 5, only the dummy cell region may be covered. For example, in the case of an SRAM, the transistor in the memory cell region 1 also has a structure having a low concentration source / drain region and a high concentration source / drain region.
【００４９】（第２実施例）次に、第２実施例につい
て、図４（ａ）〜（ｃ）に基づき説明する。第２実施例
では、パンチスルーストッパー領域を形成する際に、斜
めイオン注入を行ういわゆるＬＡＴＩＰＳ法を用いる。
ここで、“ＬＡＴＩＰＳ”とは、“ largeangle tilt i
mplanted punchthrough stopper ”の略語である。次
に、ＬＡＴＩＰＳ構造を有するＤＲＡＭメモリセルの製
造方法について説明する。(Second Embodiment) Next, a second embodiment will be described with reference to FIGS. In the second embodiment, when forming a punch-through stopper region, a so-called LATIPS method for performing oblique ion implantation is used.
Here, “LATIPS” means “largeangle tilt i
Abbreviation for "mplanted punchthrough stopper". Next, a method of manufacturing a DRAM memory cell having a LATIPS structure will be described.
【００５０】本実施例では、上記第１実施例と同様の工
程は説明を省略し、本質的な箇所のみ説明する。また、
メモリセル内の一つのトランジスタのみを図示する。ゲ
ート１１のエッチングを終了した後（図４（ａ）参
照）、Ｂ+ （ボロン）のＬＡＴ（大傾角）イオン注入を
行う。このＢ+ イオンのドーズ量は０．２×１０13cm-2
で、回転注入法により傾き角θ（例えば２５゜程度）で
行った（図４（ｂ）参照）。In this embodiment, the description of the same steps as in the first embodiment is omitted, and only essential parts will be described. Also,
Only one transistor in the memory cell is shown. After the gate 11 has been etched (see FIG. 4A), B @ + (boron) LAT (large tilt) ion implantation is performed. The dose of this B + ion is 0.2 × 10 13 cm −2
Then, the rotation injection method was performed at an inclination angle θ (for example, about 25 °) (see FIG. 4B).
【００５１】次に、通常の７゜傾角注入法により、ソー
ス／ドレイン領域形成のためのＰ+（リン）イオンの注
入を行う（図４（ｃ）参照）。このとき、注入エネルギ
ーは４０ＫｅＶ，ドーズ量は３×１０13である。Next, P + (phosphorus) ions for forming source / drain regions are implanted by a normal 7 ° tilt implantation method (see FIG. 4C). At this time, the implantation energy is 40 KeV and the dose is 3 × 10 13 .
【００５２】最後に、異方性エッチングにより、サイド
ウォール１５を形成する。急速熱処理法（ＲＴＡ）によ
り、１０００℃，１０sec の熱処理を行う。これによ
り、図４（ｃ）に示すように、ソース／ドレイン領域１
２に隣接するＬＡＴＩＰＳ領域４８を形成するようにし
ている。Finally, sidewalls 15 are formed by anisotropic etching. Heat treatment is performed at 1000 ° C. for 10 seconds by a rapid heat treatment (RTA). As a result, as shown in FIG.
The LATIPS area 48 adjacent to the second area 2 is formed.
【００５３】ここで、上述の図４（ｂ）に示すＬＡＴＩ
ＰＳ領域４８の形成工程において使用されるフォトマス
クのパターン形状について説明する。ダミーセル領域２
に隣接して配置されるメモリセルのＬＴＩＰＳ領域を形
成するための斜めイオン注入方向と一致する方向に位置
するダミーセルの部分ではマスクは開口されている。し
たがって、このダミーセル（実施例１における図２
（ａ）のセル４１ａ，４１ａ間のセルに対応する部位）
にはソース／ドレイン領域１２が形成され、これらはＰ
−Ｎ保有型ダミーセル４２となっている。つまり、ダミ
ーセル領域２のうちゲート１１と平行な辺では、Ｐ−Ｎ
欠除型ダミーセル４１とＰ−Ｎ保有型ダミーセル４２と
が交互に配置される構造となっている。なお、本実施例
では、上記図２（ａ）の左端に位置するダミーセル及び
ビットラインに平行な辺のダミーセルはすべてＰ−Ｎ欠
除型ダミーセルである。Here, the LATI shown in FIG.
The pattern shape of the photomask used in the step of forming the PS region 48 will be described. Dummy cell area 2
The mask is opened in the portion of the dummy cell located in the direction coinciding with the oblique ion implantation direction for forming the LTIPS region of the memory cell arranged adjacent to the memory cell. Therefore, this dummy cell (see FIG.
(Part corresponding to the cell between the cells 41a, 41a in (a))
Are formed with source / drain regions 12, which are
-N holding dummy cell 42. In other words, on the side of the dummy cell region 2 parallel to the gate 11, PN
The structure is such that the lacking type dummy cells 41 and the PN holding type dummy cells 42 are alternately arranged. In the present embodiment, the dummy cells located on the left end of FIG. 2A and the dummy cells on the side parallel to the bit line are all PN missing type dummy cells.
【００５４】したがって、本実施例では、Ｐ−Ｎ欠除型
ダミーセル４１とＰ−Ｎ保有型ダミーセル４２とを交互
に配置させる構造とすることにより、ダミーセル領域２
におけるパターンの崩れに起因する活性なメモリセル間
のショートを防止しうるとともに、活性セルに不純物を
導入する際に、斜めイオン注入を行う妨げとはならな
い。よって、優れたサブスレッショルド特性を得るとい
うＬＡＴＩＰＳ構造の特徴が損なわれない。Therefore, in this embodiment, the dummy cell region 2 is formed by alternately arranging the PN deletion type dummy cells 41 and the PN holding type dummy cells 42.
The short circuit between active memory cells due to the collapse of the pattern can be prevented, and oblique ion implantation is not hindered when introducing impurities into the active cells. Therefore, the feature of the LATIPS structure that obtains excellent subthreshold characteristics is not impaired.
【００５５】なお、本実施例では、斜めイオン注入を行
う半導体装置として、ＬＡＴＩＰＳ構造を有するＤＲＡ
Ｍメモリセルについて説明したが、本実施例はかかる実
施例に限定されるものではなく、低濃度ソース／ドレイ
ン領域が斜めイオン注入で形成されるもの（ＬＡＴＩ
Ｄ）等、活性セルの不純物拡散領域が斜めイオン注入で
形成されるすべての半導体装置に適用されるものであ
る。なお、活性セルの種類によって、例えばＰ−Ｎ欠除
型ダミーセルの２つおきにＰ−Ｎ保有型ダミーセルを１
つずつ配置する等、Ｐ−Ｎ保有型ダミーセルを離散的に
配置すればよい。これにより、ダミーセルを迂回した活
性セル間のショート等の絶縁不良を有効に防止しなが
ら、斜めイオン注入による所定の効果が得られることに
なる。In this embodiment, as a semiconductor device for performing oblique ion implantation, a DRA having a LATIPS structure is used.
Although the M memory cell has been described, the present embodiment is not limited to such an embodiment, and the low concentration source / drain region is formed by oblique ion implantation (LATI
D) and the like are applied to all semiconductor devices in which the impurity diffusion region of the active cell is formed by oblique ion implantation. Depending on the type of the active cell, for example, a PN holding type dummy cell is replaced by one every three PN deletion type dummy cells.
The PN holding type dummy cells may be discretely arranged, for example, one by one. As a result, a predetermined effect by oblique ion implantation can be obtained while effectively preventing insulation failure such as a short circuit between active cells bypassing the dummy cell.
【００５６】（第３実施例）次に、第３実施例につい
て、図５及び図６に基づき説明する。Third Embodiment Next, a third embodiment will be described with reference to FIGS.
【００５７】図５は、第３実施例に係るＳＲＡＭメモリ
セル７０の１単位を示す電界回路図である。すなわち、
このＳＲＡＭは２つのＰチャネル電界効果型トランジス
タＰ１，Ｐ２と、４つのＮチャネル電界効果型トランジ
スタＮ１〜Ｎ４からなり、各トランジスタＮ３，４のゲ
ートとなるワード線７１と、トランジスタＮ３，Ｎ４の
ソース／ドレイン領域を接続するビット線７２と、トラ
ンジスタＰ１，Ｎ１のゲートとトランジスタＮ４のソー
ス／ドレイン領域とを接続する配線７３と、トランジス
タＰ２，Ｎ２のゲートとトランジスタＮ３のソース／ド
レイン領域とを接続する配線７４とを備え、かつドレイ
ン側電源Ｖddとソース側電源Ｖssとを備えたものであ
る。FIG. 5 is an electric field circuit diagram showing one unit of the SRAM memory cell 70 according to the third embodiment. That is,
This SRAM includes two P-channel field-effect transistors P1 and P2 and four N-channel field-effect transistors N1 to N4. A word line 71 serving as a gate of each of the transistors N3 and N4 and a source of the transistors N3 and N4 are provided. A line 73 connecting the gates of the transistors P1 and N1, and the source / drain region of the transistor N4, and a gate connecting the gates of the transistors P2 and N2 and the source / drain region of the transistor N3. And a drain-side power supply Vdd and a source-side power supply Vss.
【００５８】図６は、ＳＲＡＭのメモリ側の集積回路領
域の構成を示す平面図である。同図に示すように、集積
回路領域内は素子分離で多数のセル形成領域７７に区画
されており、活性メモリセル領域であるＳＲＡＭメモリ
セルアレイ１に配置されるセル形成領域７７では、各ト
ランジスタのソース／ドレイン領域７５となる部分は、
高濃度の不純物が注入されている。そして、いずれの領
域においても、ゲート７１，７３，７４の下方となる部
分はしきい値制御用の低濃度不純物が導入されている。
上述の図５に示す６つのトランジスタＰ１，Ｐ２，Ｎ１
〜Ｎ４からなるＳＲＡＭメモリセル７０が形成されてい
る。しかし、周辺回路領域（図中左方、図示せず）に隣
接するダミーセル領域２では、ゲート７１，７３，７４
の側方の領域７６はいずれも、ゲート７１，７３，７４
の下方と同じ導電型のしきい値制御用不純物が導入され
ている。すなわち、この領域ではソース／ドレインが形
成されていない。つまり、ＳＲＡＭメモリセルと同じ構
造に対しＰ−Ｎ接合部が欠除した素子からなるＰ−Ｎ欠
除型ダミーセル８０が配置されている。FIG. 6 is a plan view showing the configuration of the integrated circuit area on the memory side of the SRAM. As shown in the figure, the integrated circuit region is divided into a large number of cell formation regions 77 by element isolation. In the cell formation region 77 arranged in the SRAM memory cell array 1 which is an active memory cell region, each transistor The part to be the source / drain region 75 is
High concentration impurities are implanted. In any of the regions, the portions below the gates 71, 73, and 74 are doped with low-concentration impurities for controlling the threshold.
The six transistors P1, P2, N1 shown in FIG.
To N4 are formed. However, in the dummy cell region 2 adjacent to the peripheral circuit region (left side in the figure, not shown), the gates 71, 73, 74
Of the gates 71, 73, 74
Of the same conductivity type as that below the gate electrode is introduced. That is, no source / drain is formed in this region. In other words, a PN lacking dummy cell 80 composed of an element lacking a PN junction is provided for the same structure as the SRAM memory cell.
【００５９】したがって、本実施例でも、上記第１実施
例と同様の効果により、Ｐ−Ｎ欠除型ダミーセル８０を
迂回した活性セル間のショート等の絶縁不良が有効に防
止されることになる（図６の矢印参照）。Therefore, also in the present embodiment, due to the same effect as in the first embodiment, insulation failure such as a short circuit between active cells that bypasses the PN deletion dummy cell 80 is effectively prevented. (See arrow in FIG. 6).
【００６０】[0060]
【発明の効果】以上説明したように、請求項１の発明に
よれば、外周部をダミーセル領域とし、その内側を活性
セル領域とした集積回路領域を備えた半導体装置におい
て、互いに素子分離で区画された複数のセル形成領域を
形成し、活性セル領域に含まれるセル形成領域には少な
くとも１つの電界効果型半導体素子を有する活性セルを
設け、ダミーセル領域の一部又は全部には、活性セル内
の電界効果型半導体素子と同一のゲートを有し、かつ、
少なくとも一方のＰ−Ｎ接合部を除いた構造を有するダ
ミーセルを設けたので、ダミーセルの部分におけるダミ
ーセルを迂回した活性セル間のショート等の絶縁不良を
防止することができる。As described above, according to the first aspect of the present invention, in a semiconductor device having an integrated circuit region in which the outer peripheral portion is a dummy cell region and the inner side is an active cell region, the semiconductor device is partitioned by element isolation from each other. A plurality of cell formation regions are formed, and an active cell having at least one field-effect semiconductor element is provided in a cell formation region included in the active cell region .
Having the same gate as the field-effect semiconductor device of
A die having a structure excluding at least one PN junction
Is provided with the Miseru, it is possible to prevent the insulation failure such as short circuit between the active cell bypasses the dummy cell in the portion of da Miseru.
【００６１】請求項２の発明によれば、請求項１の発明
において、上記ダミーセルのすべてをＰ−Ｎ欠除型ダミ
ーセルで構成したので、より確実に絶縁不良を防止する
ことができる。According to the second aspect of the present invention, in the first aspect of the present invention, since all of the dummy cells are constituted by PN lacking dummy cells, insulation failure can be more reliably prevented.
【００６２】請求項３の発明によれば、請求項１の発明
において、活性セルへの斜めイオン注入が行われる場
合、斜めイオン注入の方向に一致する方向に位置する領
域には活性セル内の電界効果型半導体素子と同一の構造
からなり、素子として作動しない半導体素子を有するＰ
−Ｎ保有型ダミーセルを形成するようにしたので、ダミ
ーセル領域における絶縁不良を防止しながら、斜めイオ
ン注入による活性セルの良好な特性を発揮することがで
きる。According to the third aspect of the present invention, in the first aspect of the present invention, when oblique ion implantation is performed on the active cell, a region located in a direction coinciding with the oblique ion implantation direction is provided in the active cell. P having the same structure as the field effect type semiconductor element and having a semiconductor element which does not operate as an element
Since the -N holding type dummy cell is formed, good characteristics of the active cell by oblique ion implantation can be exhibited while preventing insulation failure in the dummy cell region.
【００６３】請求項４の発明によれば、ダミーセル領域
のダミーセルをＰ−Ｎ保有型ダミーセルとし、その素子
分離の下方に活性セル領域の素子分離下方よりも不純物
濃度の濃いチャネルストッパー領域を設けたので、ダミ
ーセルを迂回したショート等を可及的に防止することが
できる。According to the invention of claim 4, the dummy cell in the dummy cell region is a PN holding dummy cell, and a channel stopper region having a higher impurity concentration than that of the active cell region below the element isolation is provided below the element isolation. Therefore, a short circuit or the like bypassing the dummy cell can be prevented as much as possible.
【００６４】請求項５の発明によれば、請求項１，２又
は３の発明において、Ｐ−Ｎ欠除型ダミーセルの半導体
素子の少なくともソース／ドレイン領域の奥方にパンチ
スルーストッパーを形成したので、特にポリシリコンパ
ターン不良等に起因するパンチスルーを有効に防止する
ことができる。According to the fifth aspect of the present invention, in the first, second or third aspect of the present invention, the punch-through stopper is formed at least in the depth of the source / drain region of the semiconductor element of the PN lacking type dummy cell. In particular, punch-through due to a polysilicon pattern defect or the like can be effectively prevented.
【００６５】請求項６の発明によれば、請求項１，２又
は３の発明において、ダミーセル領域に含まれる素子分
離の下方にチャネルストッパーを形成したので、絶縁不
良をより確実に防止することができる。According to the invention of claim 6, in the invention of claim 1, 2, or 3, the channel stopper is formed below the element isolation included in the dummy cell region, so that insulation failure can be more reliably prevented. it can.
【００６６】請求項７の発明によれば、請求項１又は２
の発明において、集積回路領域の活性セル領域をメモリ
セルアレイとしたので、パターンの乱れに起因する絶縁
不良を防止することができる。According to the invention of claim 7, claim 1 or 2
In the present invention, since the active cell region of the integrated circuit region is a memory cell array, it is possible to prevent insulation failure due to pattern disorder.
【００６７】請求項８の発明によれば、請求項３の発明
において、斜めイオン注入により形成されるソース／ド
レイン領域又はパンチスルーストッパーを有するＤＲＡ
Ｍのメモリセルの場合、Ｐ−Ｎ欠除型ダミーセルとＰ−
Ｎ保有型ダミーセルとをゲートに平行な周辺部のセル領
域で一つおきに配置するようにしたので、斜めイオン注
入による良好な特性と、ダミーセルにおける絶縁不良の
防止効果とを発揮することができる。According to an eighth aspect of the present invention, in the third aspect of the present invention, a DRA having a source / drain region or a punch-through stopper formed by oblique ion implantation.
In the case of M memory cells, the PN deletion type dummy cell and P-N
Since the N-containing dummy cells are arranged alternately in the peripheral cell region parallel to the gate, good characteristics by oblique ion implantation and an effect of preventing insulation failure in the dummy cells can be exhibited. .
【００６８】請求項９の発明によれば、請求項７の発明
において、活性セルがＤＲＡＭ，ＳＲＡＭ，ＥＥＰＲＯ
Ｍ，マスクＲＯＭのうちいずれかのメモリセルで構成し
たので、微細なパターン要求されるメモリセルにおい
て、ダミーセル領域のＰ−Ｎ欠除型ダミーセルによる絶
縁不良防止効果を顕著に発揮することができる。According to a ninth aspect of the present invention, in the seventh aspect of the present invention, the active cell is a DRAM, an SRAM or an EEPRO.
Since the memory cell is configured by any one of the M and mask ROMs, the effect of preventing insulation failure by the PN lacking dummy cell in the dummy cell region can be remarkably exhibited in the memory cell requiring a fine pattern.
【００６９】請求項１０の発明によれば、半導体装置の
製造方法として、集積回路部を複数のセル形成領域に区
画する素子分離となるフィールド酸化膜を形成する工程
と、チャネル領域形成用の不純物を導入する工程と、ゲ
ートを形成する工程と、ダミーセル領域の少なくとも一
部の上を覆うフォトマスクを形成する工程と、フォトマ
スク及びゲートをマスクとして活性セル領域のソース／
ドレイン領域を形成する工程と、ダミーセル領域のフォ
トマスクを除去する工程とを設けたので、ダミーセル領
域にＰ−Ｎ欠除型ダミーセルを形成して、絶縁不良のほ
とんどない信頼性の高い半導体装置を得ることができ
る。According to a tenth aspect of the present invention, as a method of manufacturing a semiconductor device, a step of forming a field oxide film for element isolation for dividing an integrated circuit portion into a plurality of cell formation regions, and an impurity for forming a channel region are provided. , A step of forming a gate, a step of forming a photomask covering at least a part of the dummy cell region, and a step of forming a source / source in the active cell region using the photomask and the gate as a mask.
Since a step of forming a drain region and a step of removing a photomask in a dummy cell region are provided, a PN-cut dummy cell is formed in the dummy cell region to provide a highly reliable semiconductor device having almost no insulation failure. Obtainable.
【００７０】請求項１１の発明によれば、請求項１０の
発明において、フォトマスクを形成する工程で、活性セ
ル領域内の活性セルへの斜めイオン注入方向に一致する
方向に位置する部分を除く領域の上を覆うフォトマスク
を形成するようにしたので、活性セルへの斜めイオン注
入と、ダミーセルにおけるＰ−Ｎ欠除型ダミーセルの形
成とを有効に行うことができる。According to the eleventh aspect of the present invention, in the tenth aspect of the present invention, in the step of forming a photomask, a portion located in a direction coinciding with the oblique ion implantation direction into the active cell in the active cell region is removed. Since the photomask covering the region is formed, the oblique ion implantation into the active cell and the formation of the PN deletion type dummy cell in the dummy cell can be effectively performed.
【００７１】請求項１２及び１３の発明によれば、請求
項１０又は１１の発明において、パンチスルーストッパ
ー領域又はチャネルストッパー領域を形成するようにし
たので、より信頼性の高い半導体装置を得ることができ
る。According to the twelfth and thirteenth aspects of the present invention, a punch-through stopper region or a channel stopper region is formed in the tenth or eleventh aspect of the invention, so that a more reliable semiconductor device can be obtained. it can.
【００７２】請求項１４の発明によれば、請求項１１の
発明において、ＤＲＡＭメモリセルの場合、Ｐ−Ｎ欠除
型ダミーセルとＰ−Ｎ保有型ダミーセルとを交互に形成
するようにしたので、ダミーセルにおける絶縁不良のほ
とんどない、しかもＬＡＴＩＰＳ構造やＬＡＴＩＤ構造
を有する特性の良好なメモリセルを得ることができる。According to the fourteenth aspect of the present invention, in the invention of the eleventh aspect, in the case of a DRAM memory cell, PN lacking type dummy cells and PN holding type dummy cells are formed alternately. It is possible to obtain a memory cell having almost no insulation failure in the dummy cell and having good characteristics having a LATIPS structure or a LATID structure.
【図１】実施例に係る半導体装置の全体構成を概略的に
示す平面図である。FIG. 1 is a plan view schematically showing an overall configuration of a semiconductor device according to an embodiment.
【図２】第１実施例に係るＤＲＡＭメモリセルアレイに
おけるコーナー部付近の詳細構造を示す平面図及びその
II−II線断面図である。FIG. 2 is a plan view showing a detailed structure near a corner in the DRAM memory cell array according to the first embodiment, and FIG.
FIG. 2 is a sectional view taken along line II-II.
【図３】第１実施例に係るＤＲＡＭの製造工程における
断面図である。FIG. 3 is a sectional view in a manufacturing step of the DRAM according to the first embodiment;
【図４】第２実施例に係るＬＡＴＩＰＳ構造を有するＤ
ＲＡＭの製造工程における断面図である。FIG. 4 shows a D having a LATIPS structure according to a second embodiment.
It is sectional drawing in the manufacturing process of RAM.
【図５】第３実施例に係るＳＲＡＭの単位セルの構成を
示す電気回路図である。FIG. 5 is an electric circuit diagram showing a configuration of a unit cell of an SRAM according to a third embodiment.
【図６】第３実施例に係るＳＲＡＭのメモリセルアレイ
における詳細構造を示す平面図である。FIG. 6 is a plan view showing a detailed structure of a memory cell array of an SRAM according to a third embodiment.
【図７】図７は、従来のＤＲＡＭのダミーセル領域にお
いて生じる絶縁不良を説明する平面図である。FIG. 7 is a plan view for explaining insulation failure occurring in a dummy cell region of a conventional DRAM.
１ 活性セル領域 ２ ダミーセル領域 ３ 周辺回路領域 ４ 絶縁部 ５ 集積回路領域 ６ 素子分離 ９ セル形成領域 １０ ゲート酸化膜 １１ ゲート １２ ソース／ドレイン領域 １３ チャネル領域 １４ 電界効果型トランジスタ １５ サイドウォール １６ 第１層間絶縁膜 １８ ビット線 １９ ビット線コンタクト ２０ 第２層間絶縁膜 ２１ ストレージノード ２１ａ ストレージノードコンタクト ２２ 容量絶縁膜 ２３ 対向電極 ２４ 第３層間絶縁膜 ２５ アルミニウム配線 ３０ 半導体基板 ３１ チャネルストッパー領域 ３２ パンチスルーストッパー領域 ４０ メモリセル ４１ Ｐ−Ｎ欠除型ダミーセル ４２ Ｐ−Ｎ保有型ダミーセル DESCRIPTION OF SYMBOLS 1 Active cell region 2 Dummy cell region 3 Peripheral circuit region 4 Insulating part 5 Integrated circuit region 6 Element isolation 9 Cell formation region 10 Gate oxide film 11 Gate 12 Source / drain region 13 Channel region 14 Field effect transistor 15 Side wall 16 First Interlayer insulating film 18 Bit line 19 Bit line contact 20 Second interlayer insulating film 21 Storage node 21a Storage node contact 22 Capacitive insulating film 23 Counter electrode 24 Third interlayer insulating film 25 Aluminum wiring 30 Semiconductor substrate 31 Channel stopper region 32 Punch through stopper Area 40 Memory cell 41 PN lacking dummy cell 42 PN holding dummy cell
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04 H01L 27/10 471 ──────────────────────────────────────────────────続 き Continued on the front page (58) Fields surveyed (Int. Cl. 6 , DB name) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04 H01L 27/10 471
Claims (14)
部で囲まれて他の領域から区画された集積回路領域を備
え、上記集積回路領域の中央部が活性セル領域、外周部
がダミーセル領域と定義された半導体装置において、 上記活性セル領域及びダミーセル領域を含む集積回路領
域に配設され、互いに素子分離で区画された複数のセル
形成領域と、 上記各セル形成領域のうち活性セル領域に含まれる領域
に形成され、少なくともゲートと、２つのＰ−Ｎ接合部
を伴う２つのソース／ドレイン領域とを構成要素とする
少なくとも１つの電界効果型半導体素子を有する活性セ
ルと、 上記各セル形成領域のうちダミーセル領域に含まれる領
域に一部又は全部が形成され、上記活性セル内の電界効
果型半導体素子と同一構造のゲートを有し、かつ、少な
くとも一方のＰ−Ｎ接合部を除いた構造を有するダミー
セルとを備えていることを特徴とする半導体装置。1. An integrated circuit region formed near a surface of a semiconductor substrate and surrounded by an insulating portion and partitioned from another region, wherein a central portion of the integrated circuit region is an active cell region and an outer peripheral portion.
Is defined as a dummy cell region, a plurality of cell formation regions arranged in an integrated circuit region including the active cell region and the dummy cell region and separated from each other by element isolation; An active cell formed in a region included in the cell region and having at least one field-effect semiconductor element having at least a gate and two source / drain regions with two PN junctions as components; Part or all of the cell formation region is formed in a region included in the dummy cell region, and the electric field effect in the active cell is formed.
Having a gate with the same structure as the
Dummy having a structure excluding at least one PN junction
A semiconductor device comprising a cell .
ることを特徴とする半導体装置。2. The semiconductor device according to claim 1, wherein all of the dummy cells are PN deletion type dummy cells.
ス／ドレイン領域，パンチスルーストッパー等の不純物
拡散領域を有するものであり、 上記各セル形成領域のうちダミーセル領域に含まれる領
域で、かつ活性セル領域内の活性セルへの斜めイオン注
入の方向に一致する方向に位置する領域には、上記活性
セル内の電界効果型半導体素子と同一の構造からなり、
素子として作動しない半導体素子を有するＰ−Ｎ保有型
ダミーセルが形成され、 上記各セル形成領域のうちダミーセル領域に含まれる領
域で、かつ上記Ｐ−Ｎ保有型ダミーセルが形成される領
域を除く領域には、上記Ｐ−Ｎ欠除型ダミーセルが形成
されていることを特徴とする半導体装置。3. The semiconductor device according to claim 1, wherein said active cell has a source / drain region formed by oblique ion implantation, and an impurity diffusion region such as a punch-through stopper. Of the regions included in the dummy cell region and the regions located in the direction corresponding to the direction of oblique ion implantation into the active cell in the active cell region, the same structure as the field effect semiconductor element in the active cell is provided. Consisting of
A PN holding type dummy cell having a semiconductor element which does not operate as an element is formed. A semiconductor device, wherein the PN deletion type dummy cell is formed.
部で囲まれて他の領域から区画された集積回路領域を備
え、上記集積回路領域の外周部が活性セル領域と、集積
回路領域の外周部を除く中央部がダミーセル領域と定義
された半導体装置において、 上記活性セル領域及びダミーセル領域を含む集積回路領
域に配設され、互いに素子分離で区画された複数のセル
形成領域と、 上記各セル形成領域のうち活性セル領域に含まれる領域
に形成され、少なくともゲート，ソース／ドレイン領域
及びチャネル領域を構成要素とする少なくとも１つの電
界効果型半導体素子を有する活性セルと、 上記各セル形成領域のうちダミーセル領域に含まれる領
域に形成され、上記活性セル内の電界効果型半導体素子
と同一の構造からなり、素子として作動しない半導体素
子を有するＰ−Ｎ保有型ダミーセルと、 上記ダミーセル領域に含まれる素子分離の下方に活性セ
ル領域の素子分離下方よりも濃い不純物濃度が導入され
てなる高濃度チャネルストッパー領域とを備えたことを
特徴とする半導体装置。4. An integrated circuit region formed near the surface of the semiconductor substrate and surrounded by an insulating portion and partitioned from another region, wherein an outer peripheral portion of the integrated circuit region has an active cell region and an integrated circuit region. In a semiconductor device in which a central portion excluding an outer peripheral portion is defined as a dummy cell region, a plurality of cell forming regions provided in an integrated circuit region including the active cell region and the dummy cell region and separated from each other by element isolation; An active cell formed in a region included in the active cell region in the cell formation region and having at least one field-effect semiconductor element having at least a gate, a source / drain region, and a channel region as constituent elements; Out of the dummy cell region, and has the same structure as the field-effect semiconductor element in the active cell, and does not operate as an element. And a high-concentration channel stopper region in which a higher impurity concentration is introduced below the element isolation included in the dummy cell region than under the element isolation of the active cell region. A semiconductor device characterized by the above-mentioned.
おいて、 上記Ｐ−Ｎ欠除型ダミーセルの半導体素子の少なくとも
ソース／ドレイン領域の奥方には、パンチスルーストッ
パーが形成されていることを特徴とする半導体装置。5. The semiconductor device according to claim 1, wherein a punch-through stopper is formed at least in a depth of a source / drain region of a semiconductor element of the PN-deficient dummy cell. Characteristic semiconductor device.
おいて、 上記ダミーセル領域に含まれる素子分離の下方に不純物
が導入されてなるチャネルストッパーが形成されている
ことを特徴とする半導体装置。6. The semiconductor device according to claim 1, wherein a channel stopper formed by introducing an impurity is formed below the element isolation included in the dummy cell region.
て、 上記集積回路領域の活性セル領域は、メモリセルアレイ
であることを特徴とする半導体装置。7. The semiconductor device according to claim 1, wherein the active cell region in the integrated circuit region is a memory cell array.
ス／ドレイン領域又はパンチスルーストッパーを有する
ＤＲＡＭのメモリセルであり、Ｐ−Ｎ欠除型ダミーセル
とＰ−Ｎ保有型ダミーセルとはゲートに平行な周辺部の
セル領域で、一つおきに配置されていることを特徴とす
る半導体装置。8. The semiconductor device according to claim 3, wherein said active cell is a memory cell of a DRAM having a source / drain region or a punch-through stopper formed by oblique ion implantation, and a PN missing dummy cell. And a PN holding type dummy cell is a peripheral cell region parallel to the gate, and is arranged alternately.
マスクＲＯＭのうちのいずれか一つのメモリセルである
ことを特徴とする半導体装置。9. The semiconductor device according to claim 7, wherein said active cell is a DRAM, an SRAM, an EEPROM,
A semiconductor device, which is any one memory cell of a mask ROM.
縁部で囲まれて他の領域から区画された集積回路領域を
備え、上記集積回路領域の外周部がダミーセル領域と、
集積回路領域の外周部を除く中央部が活性セル領域と定
義された半導体装置の製造方法であって、 半導体基板上に、上記絶縁部となり、集積回路部を複数
のセル形成領域に区画する素子分離となるフィールド酸
化膜を形成する工程と、 半導体基板の表面付近にチャネル領域形成用の不純物を
導入する工程と、 上記半導体基板及び上記フィールド酸化膜の上にゲート
を形成する工程と、 上記ダミーセル領域の少なくとも一部の上を覆うフォト
マスクを形成する工程と、 上記フォトマスク及びゲートをマスクとして、半導体基
板の導電型とは逆の導電型を有する不純物のイオン注入
を行って、活性セル領域の各セル形成領域にソース／ド
レイン領域を形成する工程と、 上記ソース／ドレイン領域を形成する工程が終了した後
に、上記ダミーセル領域のフォトマスクを除去する工程
とを備えたことを特徴とする半導体装置の製造方法。10. An integrated circuit region formed near a surface of a semiconductor substrate and surrounded by an insulating portion and partitioned from another region, wherein an outer peripheral portion of the integrated circuit region includes a dummy cell region;
What is claimed is: 1. A method of manufacturing a semiconductor device, wherein a central portion of an integrated circuit region excluding an outer peripheral portion is defined as an active cell region, wherein the element serves as the insulating portion on a semiconductor substrate and partitions the integrated circuit portion into a plurality of cell forming regions A step of forming a field oxide film to be separated; a step of introducing an impurity for forming a channel region near the surface of the semiconductor substrate; a step of forming a gate on the semiconductor substrate and the field oxide film; Forming a photomask covering at least a part of the region; performing ion implantation of impurities having a conductivity type opposite to the conductivity type of the semiconductor substrate using the photomask and the gate as a mask; After the step of forming source / drain regions in each of the cell formation regions and the step of forming the source / drain regions, the dummy cell The method of manufacturing a semiconductor device characterized by comprising a step of removing the photomask region.
法において、 上記フォトマスクを形成する工程では、上記ダミーセル
領域のうち活性セル領域内の活性セルへの斜めイオン注
入方向に一致する方向に位置する部分を除く領域の上を
覆うフォトマスクを形成することを特徴とする半導体装
置の製造方法。11. The method for manufacturing a semiconductor device according to claim 10, wherein, in the step of forming the photomask, the photomask is positioned in a direction coinciding with a direction of oblique ion implantation into an active cell in an active cell region in the dummy cell region. Forming a photomask covering an area excluding a portion to be formed.
の製造方法において、 ゲートを形成する工程の前に、半導体基板の奥方に不純
物のイオン注入を行って、パンチスルーストッパー領域
を形成する工程を備えたことを特徴とする半導体装置の
製造方法。12. The method for manufacturing a semiconductor device according to claim 10, wherein, prior to the step of forming a gate, a step of forming a punch-through stopper region by performing ion implantation of an impurity deep in the semiconductor substrate. A method for manufacturing a semiconductor device, comprising:
の製造方法において、 フィールド酸化膜の下方に不純物のイオン注入を行っ
て、チャネルストッパー領域を形成する工程を備えたこ
とを特徴とする半導体装置の製造方法。13. The method of manufacturing a semiconductor device according to claim 10, further comprising a step of forming a channel stopper region by ion-implanting impurities below the field oxide film. Manufacturing method.
法において、 半導体装置は、活性セル領域にＤＲＡＭメモリセルを配
設したものであり、 フォトマスクを形成する工程では、ゲートに平行な方向
では、フォトマスクの形成部分と開口部分とを交互に設
けることを特徴とする半導体装置の製造方法。14. The method of manufacturing a semiconductor device according to claim 11, wherein the semiconductor device has a DRAM memory cell disposed in an active cell region, and the step of forming a photomask includes: And a method of manufacturing a semiconductor device, wherein photomask forming portions and opening portions are provided alternately.
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