JP2932826B2 - Display device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】この発明は、ＴＦＴアレイを用い
た表示装置において、ゲ−ト配線の断線及びゲ−ト・ソ
−ス短絡に対する救済方法を提案するものであり、それ
によりＴＦＴアレイを用いた表示装置の製造歩留の向上
に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention proposes a method for relieving a disconnection of a gate wiring and a short-circuit between a gate and a source in a display device using the TFT array. The present invention relates to improvement of a manufacturing yield of a display device used.

【０００２】[0002]

【従来の技術】液晶表示装置は通常二枚の対向電極の間
に液晶などの表示材料が挟持され、この表示材料に電圧
を印加する方法で構成される。この際、少なくとも一方
の基板にマトリクス状に配置した画素電極を設け、これ
らの画素電極に選択的に電圧を印加するために、各画素
毎にＴＦＴ等の非線形特性を有する素子を設けている。2. Description of the Related Art A liquid crystal display device is usually constructed by sandwiching a display material such as liquid crystal between two counter electrodes and applying a voltage to the display material. At this time, pixel electrodes arranged in a matrix on at least one substrate are provided, and an element having a non-linear characteristic such as a TFT is provided for each pixel in order to selectively apply a voltage to these pixel electrodes.

【０００３】従来この種の装置としては、図４及び図５
に示す様なものがあった。図４は、例えば特開昭５９−
１１９３２２号公報に記載された従来の表示装置に用い
られているＴＦＴアレイ基板の要部を示す部分平面図、
そして図５は図４のＢ−Ｂ線に沿った断面図である。図
において、１はガラス等の透明絶縁基板、２は保持容量
の下部電極、３は保持容量の誘電体、３−１は保持容量
コンタクトホール、４は画素電極、５はゲ−ト電極・配
線、６はゲ−ト絶縁膜、７はｉ−ａ−Ｓｉ、８はエッチ
ングストッパ−、８−１はエッチングストッパ−コンタ
クトホール、９はｎ−ａ−Ｓｉ、１０はドレイン電極、
１１はソ−ス電極・配線、１２はドレイン画素コンタク
トホールである。Conventionally, this type of apparatus is shown in FIGS.
There was something like that shown in FIG.
FIG. 1 is a partial plan view showing a main part of a TFT array substrate used in a conventional display device described in JP-A-119322;
FIG. 5 is a sectional view taken along line BB of FIG. In the figure, 1 is a transparent insulating substrate such as glass, 2 is a lower electrode of a storage capacitor, 3 is a dielectric of the storage capacitor, 3-1 is a storage capacitor contact hole, 4 is a pixel electrode, 5 is a gate electrode and wiring. , 6 are gate insulating films, 7 is ia-Si, 8 is an etching stopper, 8-1 is an etching stopper contact hole, 9 is na-Si, 10 is a drain electrode,
11 is a source electrode / wiring, and 12 is a drain pixel contact hole.

【０００４】従来のＴＦＴアレイは以下の様にして形成
されていた。まず、洗浄されたガラス等の透明絶縁基板
１上にＭｏやＣｒ等の金属膜をスパッタ法等で成膜し、
フォトエッチング法等により保持容量の下部電極２を形
成する。２番目にＳｉＯ2 やＳｉＮ等の誘電体膜をＣＶ
Ｄ法等で成膜し、フォトエッチング法等で保持容量の誘
電体膜３を形成する。３番目にＩＴＯ（Ｉｎｄｉｕｍ
Ｔｉｎ Ｏｘｉｄｅ）等の透明導電膜をＥＢ蒸着法等で
成膜し、フォトエッチング法等でパタ−ニングし、画素
電極４等を形成する。４番目に、ＣｒやＴａ等の金属膜
をスパッタ法等で成膜し、フォトエッチング法等によ
り、ゲ−ト電極・配線５等を形成する。５番目に、ゲ−
ト絶縁膜６となるＳｉＯ2 やＳｉＮ、半導体層となるｉ
−ａ−Ｓｉ７、そしてエッチングストッパ−８となるＳ
ｉＯ2 やＳｉＮを、３層を連続的にプラズマＣＶＤ法等
で成膜する。そしてエッチングストッパ−８をフォトエ
ッチング法等で形成する。６番目に、ソ−ス・ドレイン
のオ−ミックコンタクト層としてのｎ−ａ−Ｓｉ９をプ
ラズマＣＶＤ法等で形成する。７番目に、画素電極４と
ドレイン電極１０を接続するためのコンタクトホ−ル１
２をフォトエッチング法等で形成する。８番目に、Ａ
ｌ、Ａｌ／Ｃｒ、Ａｌ／Ｍｏ等の金属膜をスパッタ法等
で成膜し、フォトエッチング法等でソ−ス電極・配線１
１及びドレイン電極１０等を形成する。最後に、ソ−ス
・ドレイン分離の為のエッチングや保護膜等（図示せ
ず）の形成を行なう。A conventional TFT array has been formed as follows. First, a metal film such as Mo or Cr is formed on a transparent insulating substrate 1 such as a washed glass by a sputtering method or the like.
The lower electrode 2 of the storage capacitor is formed by a photo etching method or the like. Secondly, a dielectric film such as SiO2 or SiN is CV
A film is formed by a method D or the like, and a dielectric film 3 of a storage capacitor is formed by a photoetching method or the like. Thirdly, ITO (Indium)
A transparent conductive film such as Tin Oxide is formed by an EB evaporation method or the like, and is patterned by a photoetching method or the like to form a pixel electrode 4 or the like. Fourth, a metal film such as Cr or Ta is formed by a sputtering method or the like, and a gate electrode / wiring 5 and the like are formed by a photo etching method or the like. Fifth, gay
SiO2 or SiN which becomes the insulating film 6, i which becomes the semiconductor layer
-A-Si7 and S serving as an etching stopper-8
Three layers of iO2 and SiN are continuously formed by a plasma CVD method or the like. Then, an etching stopper 8 is formed by a photo etching method or the like. Sixth, na-Si9 as an ohmic contact layer for the source / drain is formed by a plasma CVD method or the like. Seventh, contact hole 1 for connecting pixel electrode 4 and drain electrode 10
2 is formed by a photoetching method or the like. Eighth, A
1, a metal film of Al / Cr, Al / Mo, etc. is formed by a sputtering method or the like, and the source electrode / wiring 1 is formed by a photo-etching method or the like.
1 and the drain electrode 10 and the like are formed. Finally, etching for source / drain separation and formation of a protective film and the like (not shown) are performed.

【０００５】[0005]

【発明が解決しようとする課題】上記の様にして形成さ
れたＴＦＴアレイは、図６に示すように異物等によりゲ
−ト配線が断線１３したり、ゲ−ト電極・配線とソ−ス
電極・配線が短絡１４したりすることによりＴＦＴアレ
イ及びそれを用いたＴＦＴ・ＬＣＤの製造歩留を低下さ
せるという問題があった。In the TFT array formed as described above, as shown in FIG. 6, the gate wiring is broken 13 due to foreign matter or the like, or the gate electrode / wiring is not connected to the source. There is a problem that the production yield of the TFT array and the TFT / LCD using the same is reduced due to short-circuiting of the electrode / wiring 14.

【０００６】この発明はこのような問題を解決するため
になされたもので、ゲ−ト配線の断線及びゲ−ト電極・
配線とソ−ス電極・配線の短絡に対する冗長性をもた
せ、そういった不良によるＴＦＴアレイ及びそれを用い
たＴＦＴ・ＬＣＤの製造歩留の向上を目的としている。SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and includes a disconnection of a gate wiring and a gate electrode.
An object of the present invention is to provide redundancy against short circuits between wiring and source electrodes / wirings, and to improve the production yield of TFT arrays and TFT / LCDs using the same due to such defects.

【０００７】[0007]

【課題を解決するための手段】この発明に係る表示装置
は、基板上に形成され、第１の方向に延びる保持容量用
電極、上記基板上に形成され、上記保持容量用電極に沿
って第１の方向に延びるゲート配線、上記保持容量用電
極および上記ゲート配線を覆う絶縁膜、上記絶縁膜上に
形成され、第２の方向に延びるソース配線、並びに上記
ゲート配線および上記ソース配線に囲まれた画素領域を
備えたＴＦＴアレイ基板と、透明電極を有する対向電極
基板との間に表示材料を挟持した表示装置であって、上
記保持容量用電極は、上記画素領域単位に上記ゲート配
線と電気的に接続されており、上記保持容量用電極およ
び上記ゲート配線は、上記ソース配線と交差するもので
ある。また、この発明の別の発明に係る表示装置は、基
板上に形成され、第１の方向に延びる電極、上記基板上
に形成され、上記電極に沿って第１の方向に延びるゲー
ト配線、上記電極および上記ゲート配線を覆う絶縁膜、
上記絶縁膜上に形成され、第２の方向に延びるソース配
線、並びに上記ゲート配線および上記ソース配線に囲ま
れた画素領域を備えたＴＦＴアレイ基板と、透明電極を
有する対向電極基板との間に表示材料を挟持した表示装
置であって、上記電極は、上記画素領域単位に上記ゲー
ト配線と電気的に接続されており、上記電極および上記
ゲート配線は、上記ソース配線と交差すると共に、上記
電極は、ゲート配線とソース配線との交差部以外の領域
で、上記ソース配線と交差しているものである。また、
上記各表示装置において、上記電極とゲート配線との間
に誘電体膜が設けられており、上記誘電体膜に形成され
たコンタクトホールを介して、上記電極と上記ゲート配
線とが電気的に接続されるものである。また、上記各表
示装置において、上記電極が、画素領域に配設された画
素電極の一部と誘電体膜を介して対向配置されているも
のである。また、上記各表示装置において、ソース配線
が、アルミニウムとクロムとが積層した金属膜よりなる
ものである。A display device according to the present invention.
Is for a storage capacitor formed on a substrate and extending in a first direction.
An electrode is formed on the substrate and is aligned with the storage capacitor electrode.
The gate wiring extending in the first direction;
An insulating film covering the pole and the gate wiring, on the insulating film
A source wiring formed and extending in the second direction;
The pixel area surrounded by the gate wiring and the source wiring is
TFT array substrate provided and a counter electrode having a transparent electrode
A display device in which a display material is sandwiched between a substrate and a substrate.
The storage capacitor electrode is provided in the above-mentioned gate arrangement for each pixel region.
Is electrically connected to the storage capacitor electrode and the storage capacitor electrode.
And the gate wiring intersects with the source wiring.
is there. Further, a display device according to another invention of the present invention is
An electrode formed on a plate and extending in a first direction, on the substrate
And a gate extending in the first direction along the electrode.
Wiring, an insulating film covering the electrodes and the gate wiring,
A source arrangement formed on the insulating film and extending in the second direction
Line, and the gate line and the source line
A TFT array substrate with a pixel area
Display device sandwiching a display material with a counter electrode substrate having the same
The electrode, wherein the electrode is provided for each of the pixel regions.
Electrically connected to the wiring
The gate wiring crosses the source wiring and
The electrode is in a region other than the intersection of the gate line and the source line
And intersects with the source wiring. Also,
In each of the above display devices, between the electrode and the gate wiring
Is provided with a dielectric film, and is formed on the dielectric film.
Through the contact hole, the electrode and the gate
The wires are electrically connected. In addition, each of the above tables
In the display device, the electrodes are arranged in a pixel area.
It is arranged to face a part of the elemental electrode via a dielectric film.
It is. In each of the above display devices, the source wiring
Is a metal film in which aluminum and chromium are laminated .

【０００８】[0008]

【作用】上記のようにして構成された表示装置は、ゲ−
ト配線が冗長化されているので、異物などによりゲ−ト
配線が断線しても電極により電気的にはオ−プンとなら
ない。またゲ−ト配線とソ−ス配線の短絡が発生したと
してもゲ−ト配線をレ−ザ光などで切断し短絡部を切り
離すことにより修復でき、しかも電極により電気的には
オ−プンとならない。従ってＴＦＴアレイ及びそれを用
いた表示装置の製造歩留も改善されることが期待でき
る。The display device constructed as described above has a gate
Since bets wiring is redundant, foreign matter such as the gate - in electrically by also electrodes preparative wiring disconnected Oh - not a Pung. The gate - DOO wiring and source - even gate as short of the scan line occurs - Les bets wire - cut with such laser light can be repaired by separating the short-circuit portion, the electrical by deer also electrodes Oh - It doesn't get pun. Therefore, it can be expected that the manufacturing yield of the TFT array and the display device using the same will be improved.

【０００９】[0009]

【実施例】【Example】

実施例１．図１及び図２は、この発明の一実施例であ
り、図１は、この発明の表示装置に用いられているＴＦ
Ｔアレイ基板の要部を示す部分平面図、そして図２は図
１のＡ−Ａ線に沿った断面図である。図において、１は
ガラス等の透明絶縁基板、２は保持容量の下部電極、３
は保持容量の誘電体、４は画素電極、５はゲ−ト電極・
配線、６はゲ−ト絶縁膜、７はｉ−ａ−Ｓｉ、８はエッ
チングストッパ−、９はｎ−ａ−Ｓｉ、１０はドレイン
電極、そして１１はソ−ス電極・配線である。Embodiment 1 FIG. 1 and 2 show an embodiment of the present invention. FIG. 1 shows a TF used in a display device of the present invention.
FIG. 2 is a partial plan view showing a main part of the T array substrate, and FIG. 2 is a cross-sectional view taken along line AA of FIG. In the figure, 1 is a transparent insulating substrate such as glass, 2 is a lower electrode of a storage capacitor, 3
Is a dielectric of a storage capacitor, 4 is a pixel electrode, 5 is a gate electrode,
Wiring, 6 is a gate insulating film, 7 is ia-Si, 8 is an etching stopper, 9 is na-Si, 10 is a drain electrode, and 11 is a source electrode / wiring.

【００１０】以下にこの発明のＴＦＴアレイの形成方法
を説明する。まず、洗浄されたガラス等の透明絶縁基板
１上にＭｏやＣｒ等の金属膜をスパッタ法等で成膜し、
フォトエッチング法等により保持容量の下部電極２を形
成する。この時この電極のパタ−ンは従来例に示したよ
うな画素ごとに独立したパタ−ンでなく、図１に示され
たように後で形成するゲ−ト配線に沿う形のライン形状
とする。２番目にＳｉＯ2 やＳｉＮ等の誘電体膜をＣＶ
Ｄ法等で成膜しフォトエッチング法等で保持容量の誘電
体膜３を形成する。３番目にＩＴＯ（Ｉｎｄｉｕｍ Ｔ
ｉｎ Ｏｘｉｄｅ）等の透明導電膜をＥＢ蒸着法等で成
膜し、フォトエッチング法等でパタ−ニングし画素電極
４等を形成する。４番目に、ＣｒやＴａ等の金属膜をス
パッタ法等で成膜し、フォトエッチング法等により、ゲ
−ト電極・配線５等を形成する。５番目に、ゲ−ト絶縁
膜６となるＳｉＯ2 やＳｉＮ、半導体層となるｉ−ａ−
Ｓｉ７、そしてエッチングストッパ−８となるＳｉＯ2
やＳｉＮを、３層を連続的にプラズマＣＶＤ法等で成膜
する。そしてエッチングストッパ−８をフォトエッチン
グ法等で形成する。６番目に、ソ−ス・ドレインのオ−
ミックコンタクト層としてのｎ−ａ−Ｓｉ９をプラズマ
ＣＶＤ法等で形成する。７番目に、画素電極４とドレイ
ン電極１０を接続するためのコンタクトホ−ル１２を、
フォトエッチング法等で形成する。８番目に、Ａｌ、Ａ
ｌ／Ｃｒ、Ａｌ／Ｍｏ等の金属膜をスパッタ法等で成膜
し、フォトエッチング法等でソ−ス電極・配線１１及び
ドレイン電極１０等を形成する。最後に、ソ−ス・ドレ
イン分離の為のエッチングや保護膜等（図示せず）の形
成を行なう。A method for forming a TFT array according to the present invention will be described below. First, a metal film such as Mo or Cr is formed on a transparent insulating substrate 1 such as a washed glass by a sputtering method or the like.
The lower electrode 2 of the storage capacitor is formed by a photo etching method or the like. At this time, the pattern of this electrode is not an independent pattern for each pixel as shown in the conventional example, but has a line shape along a gate wiring to be formed later as shown in FIG. I do. Secondly, a dielectric film such as SiO2 or SiN is CV
A film is formed by the method D or the like, and the dielectric film 3 of the storage capacitor is formed by the photoetching method or the like. Thirdly, ITO (Indium T)
A transparent conductive film such as in oxide is formed by an EB vapor deposition method or the like, and is patterned by a photo etching method or the like to form the pixel electrode 4 or the like. Fourth, a metal film such as Cr or Ta is formed by a sputtering method or the like, and a gate electrode / wiring 5 and the like are formed by a photo etching method or the like. Fifth, SiO2 or SiN serving as the gate insulating film 6 and ia- serving as the semiconductor layer
Si7 and SiO2 to be the etching stopper-8
And three layers of SiN are continuously formed by a plasma CVD method or the like. Then, an etching stopper 8 is formed by a photo etching method or the like. Sixth, source drain
Na-Si9 as a mix contact layer is formed by a plasma CVD method or the like. Seventh, a contact hole 12 for connecting the pixel electrode 4 and the drain electrode 10 is provided.
It is formed by a photo etching method or the like. Eighth, Al, A
A metal film such as 1 / Cr or Al / Mo is formed by a sputtering method or the like, and the source electrode / wiring 11 and the drain electrode 10 are formed by a photo etching method or the like. Finally, etching for source / drain separation and formation of a protective film and the like (not shown) are performed.

【００１１】上記のようにして構成されたＴＦＴアレイ
は、ゲ−ト電極・配線５の下層に絶縁膜３を介してゲ−
ト配線と平行に保持容量電極２が存在し、しかも画素ご
とにコンタクトホ−ル３−１を介してゲ−ト電極５と電
気的に接続されているので、図３に示すように異物など
によりゲ−ト配線が断線１３しても下層の保持電極２に
より電気的にはオ−プンとならない。またゲ−ト電極・
配線５とソ−ス電極・配線１１の短絡１４が発生したと
してもゲ−ト配線５のＣ−Ｃ線部及びＤ−Ｄ線部をレー
ザ光などで切断し、短絡部を切り離すことにより修復で
き、しかも下層の保持電極２により電気的にはオ−プン
とならない。従ってＴＦＴアレイ及びそれを用いた表示
装置の製造歩留の飛躍的な改善が期待できる。In the TFT array constructed as described above, the gate electrode and the wiring 5 are formed below the gate electrode via the insulating film 3.
Since the storage capacitor electrode 2 exists in parallel with the gate wiring and is electrically connected to the gate electrode 5 via the contact hole 3-1 for each pixel, as shown in FIG. Therefore, even if the gate wiring is disconnected 13, the holding electrode 2 in the lower layer does not electrically open the gate wiring. Also, the gate electrode
Line 5 and source - the source electrode and wiring 11 also gain a short-circuit 14 occurs in - DOO wire 5 laser line C-C section and D-D line of
It can be repaired by cutting with a light or the like and cutting off the short-circuited portion, and it does not become electrically open due to the lower holding electrode 2. Therefore, a dramatic improvement in the production yield of a TFT array and a display device using the same can be expected.

【００１２】[0012]

【発明の効果】以上のように、この発明によれば基板上
に形成され、第１の方向に延びる保持容量用電極、上記
基板上に形成され、上記保持容量用電極に沿って第１の
方向に延びるゲート配線、上記保持容量用電極および上
記ゲート配線を覆う絶縁膜、上記絶縁膜上に形成され、
第２の方向に延びるソース配線、並びに上記ゲート配線
および上記ソース配線に囲まれた画素領域を備えたＴＦ
Ｔアレイ基板と、透明電極を有する対向電極基板との間
に表示材料を挟持した表示装置であって、上記保持容量
用電極は、上記画素領域内において上記ゲート配線と電
気的に接続されており、上記保持容量用電極および上記
ゲート配線は、上記ソース配線と交差しているので、ゲ
−ト配線の断線及びゲ−ト配線とソ−ス配線の短絡等に
冗長性をもたせ、表示装置の製造歩留を向上させること
ができる効果がある。また、この発明の別の発明によれ
ば、基板上に形成され、第１の方向に延びる電極、上記
基板上に形成され、上記電極に沿って第１の方向に延び
るゲート配線、上記電極および上記ゲート配線を覆う絶
縁膜、上記絶縁膜上に形成され、第２の方向に延びるソ
ース配線、並びに上記ゲート配線および上記ソース配線
に囲まれた画素領域を備えたＴＦＴアレイ基板と、透明
電極を有する対向電極基板との間に表示材料を挟持した
表示装置であって、上記電極は、上記画素領域単位に上
記ゲート配線と電気的に接続されており、上記電極およ
び上記ゲート配線は、上記ソース配線と交差すると共
に、上記電極は、ゲート配線とソース配線との交差部以
外の領域で、上記ソース配線と交差しているので、ゲ−
ト配線とソ−ス配線の短絡が発生したとしても短絡部を
容易に切り離すことができ、ゲ−ト配線の断線及びゲ−
ト配線とソ−ス配線の短絡等に冗長性をもたせ、表示装
置の製造歩留を向上させることができる効果がある。 As described above, according to the present invention, on the substrate
The storage capacitor electrode formed in the first direction and extending in the first direction;
Formed on the substrate, along the storage capacitor electrode,
Wiring extending in the direction, the storage capacitor electrode and
An insulating film covering the gate wiring, formed on the insulating film,
A source line extending in a second direction, and the gate line
And a TF having a pixel area surrounded by the source wiring
Between the T array substrate and the counter electrode substrate having a transparent electrode
A display device in which a display material is sandwiched between
The electrode is connected to the gate wiring in the pixel region.
Pneumatically connected, the storage capacitor electrode and the
Since the gate wiring intersects with the source wiring, it is possible to provide redundancy for disconnection of the gate wiring and short circuit between the gate wiring and the source wiring, and to improve the manufacturing yield of the display device. There is an effect that can be done. According to another aspect of the present invention,
An electrode formed on a substrate and extending in a first direction;
Formed on a substrate and extending in a first direction along the electrode;
Gate wiring, the electrodes and the gate wiring
Edge film, a source film formed on the insulating film and extending in the second direction;
Source wiring, and the gate wiring and the source wiring
TFT array substrate with pixel area surrounded by
Display material is sandwiched between a counter electrode substrate having electrodes
In a display device, the electrode is provided in units of the pixel region.
Electrically connected to the gate wiring
And the gate line intersects with the source line
In addition, the above-mentioned electrode is formed at the intersection between the gate wiring and the source wiring.
Since it crosses the source wiring in the outer region,
Even if a short circuit occurs between the
It can be easily separated, disconnection of gate wiring and gate
Display wiring by providing redundancy for short-circuiting between
This has the effect that the production yield of the device can be improved.

【図面の簡単な説明】[Brief description of the drawings]

【図１】この発明の一実施例に係わるＴＦＴアレイの要
部を示す部分平面図である。FIG. 1 is a partial plan view showing a main part of a TFT array according to an embodiment of the present invention.

【図２】図１のＡ−Ａ線に沿った断面図である。FIG. 2 is a sectional view taken along line AA of FIG.

【図３】この発明の一実施例に係わるＴＦＴアレイを説
明する説明図である。FIG. 3 is an explanatory diagram illustrating a TFT array according to an embodiment of the present invention.

【図４】従来のＴＦＴアレイの要部を示す部分平面図で
ある。FIG. 4 is a partial plan view showing a main part of a conventional TFT array.

【図５】図４のＢ−Ｂ線に沿った断面図である。FIG. 5 is a sectional view taken along the line BB of FIG. 4;

【図６】従来の表示装置における不良発生部を示す説明
図である。FIG. 6 is an explanatory diagram showing a failure generating section in a conventional display device.

【符号の説明】[Explanation of symbols]

１ 透明絶縁基板 ２ 保持容量の下部電極 ３ 保持容量の誘電体 ３−１ 保持容量コンタクトホ−ル ４ 画素電極 ５ ゲ−ト電極・配線 ６ ゲ−ト絶縁膜 ７ ｉ−ａ−Ｓｉ ９ ｎ−ａ−Ｓｉ １０ ドレイン電極 １１ ソ−ス電極・配線 DESCRIPTION OF SYMBOLS 1 Transparent insulating substrate 2 Lower electrode of storage capacitor 3 Dielectric of storage capacitor 3-1 Contact hole of storage capacitor 4 Pixel electrode 5 Gate electrode / wiring 6 Gate insulating film 7 ia-Si 9 n- a-Si 10 Drain electrode 11 Source electrode / wiring

Claims (5)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 基板上に形成され、第１の方向に延びる
保持容量用電極、上記基板上に形成され、上記保持容量
用電極に沿って第１の方向に延びるゲート配線、上記保
持容量用電極および上記ゲート配線を覆う絶縁膜、上記
絶縁膜上に形成され、第２の方向に延びるソース配線、
並びに上記ゲート配線および上記ソース配線に囲まれた
画素領域を備えたＴＦＴアレイ基板と、透明電極を有す
る対向電極基板との間に表示材料を挟持した表示装置で
あって、上記保持容量用電極は、上記画素領域単位に上
記ゲート配線と電気的に接続されており、上記保持容量
用電極および上記ゲート配線は、上記ソース配線と交差
していることを特徴とする表示装置。1. A method, comprising: forming on a substrate, extending in a first direction;
An electrode for a storage capacitor, formed on the substrate, the storage capacitor
A gate wiring extending in a first direction along the
An insulating film covering the capacitance electrode and the gate wiring,
Source wiring formed on the insulating film and extending in the second direction;
And surrounded by the gate wiring and the source wiring
TFT array substrate with pixel area and transparent electrode
Display device with a display material sandwiched between
In addition, the storage capacitor electrode is provided in an upper unit in the pixel region unit.
Electrically connected to the gate wiring, and
Electrode and the gate line intersect with the source line
Display apparatus characterized by being. 【請求項２】 基板上に形成され、第１の方向に延びる
電極、上記基板上に形成され、上記電極に沿って第１の
方向に延びるゲート配線、上記電極および上記ゲート配
線を覆う絶縁膜、上記絶縁膜上に形成され、第２の方向
に延びるソース配線、並びに上記ゲート配線および上記
ソース配線に囲まれた画素領域を備えたＴＦＴアレイ基
板と、透明電極を有する対向電極基板との間に表示材料
を挟持した表示装置であって、上記電極は、上記画素領
域単位に上記ゲート配線と電気的に接続されており、上
記電極および上記ゲート配線は、上記ソース配線と交差
すると共に、上記電極は、ゲート配線とソース配線との
交差部以外の領域で、上記ソース配線と交差しているこ
とを特徴とする表示装置。 2. A method according to claim 1 , wherein the first direction is formed on the substrate.
An electrode formed on the substrate and a first electrode along the electrode
Wiring extending in the direction, the electrode and the gate
An insulating film covering the line, formed on the insulating film, in a second direction
Source wiring extending to the gate wiring and the source wiring
TFT array base with pixel area surrounded by source wiring
Display material between a substrate and a counter electrode substrate having a transparent electrode
Wherein the electrode is provided in the pixel area.
It is electrically connected to the above gate wiring for each area,
The electrode and the gate wiring intersect with the source wiring.
At the same time, the above-mentioned electrode is formed between the gate wiring and the source wiring.
In the area other than the intersection, it must
A display device characterized by the following. 【請求項３】 電極とゲート配線との間に誘電体膜が設
けられており、上記誘電体膜に形成されたコンタクトホ
ールを介して、上記電極と上記ゲート配線とが電気的に
接続されていることを特徴とする請求項１または２記載
の表示装置。 3. A dielectric film is provided between an electrode and a gate wiring.
Contact hole formed on the dielectric film.
The electrode and the gate wiring are electrically connected via the
3. The connection according to claim 1, wherein the connection is made.
Display device. 【請求項４】 電極は、画素領域に配設された画素電極
の一部と誘電体膜を介して対向配置されていることを特
徴とする請求項１または２記載の表示装置。 4. An electrode comprising: a pixel electrode provided in a pixel area;
Is located opposite to a part of the
The display device according to claim 1 or 2, wherein 【請求項５】 ソース配線は、アルミニウムとクロムと
が積層した金属膜よりなることを特徴とする請求項１ま
たは２記載の表示装置。 5. The source wiring comprises aluminum and chromium.
Is formed of a laminated metal film.
Or the display device according to 2.