JP2930770B2 - 半導体集積回路の設計方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、計算機を用いたＬＳ
Ｉ設計に関し、特に回路の動作特性の最適化を行うこと
ができる半導体集積回路の設計方法に関する。

【０００２】

【従来の技術】ゲートアレイ方式（マスタースライス方
式とも呼ばれる）は、半導体集積回路の設計手法として
従来より広く知られている。

【０００３】この方法は、マスターチップ上に一定数の
トランジスタからなるベーシックセルおよび入出力セル
を規則正しく並べ、ユーザの仕様に合うようにこれらゲ
ート間を適当に配線し、所望の機能を持つＬＳＩを完成
するものである。

【０００４】一般に、ベーシックセルが単に並べられて
いるだけの配線工程前のウェハをマスターウェハと呼
び、これに配線を敷設して個々のＬＳＩとしての専用回
路化を行なうことをパーソナライズと呼んでいる。

【０００５】このようなゲートアレイ式ＬＳＩにおいて
は、上述したベーシックセルを適当な数だけ選択してそ
れらを配線することにより、インバータ、NAND、フリッ
プフロップ等の論理セル（以下、セルと略す）として自
由に実現することができる。これら標準的に使用するセ
ルの配線パターン（これをマクロセルと呼ぶ）は全てラ
イブラリとして多数用意されており、それらを適当に選
択して使用することにより効率の良い設計を行うことが
可能となっている。

【０００６】図８は、マスターウェハを構成するチップ
の一例を示す説明図である。

【０００７】同図に示されるように、チップ８１の外周
縁部は入出力セル配置領域８２となっており、またこの
入出力セル配置領域８２で囲まれた内部はアレイ領域８
３となっている。入出力セル配置領域８２には、図示し
ないが複数の入出力セルが配置される。

【０００８】ユーザは実現すべきＬＳＩの回路に合わせ
て必要な種類のマクロセルを必要な数だけアレイ領域８
３上に配置し、回路接続情報に従ってセル上の端子間を
配線することにより、パーソナライズを行うことができ
るようになっている。

【０００９】この時、ゲート敷き詰め型のゲートアレイ
式ＬＳＩでは、アレイ領域８３内の全ての場所が配置領
域として利用することができ、任意の位置にセルを置く
ことが可能である。また、端子間の配線はセルが置かれ
ていない領域およびセル上の配線敷設可能な領域を利用
して行なわれる。

【００１０】ところで、高集積かつ大規模なゲートアレ
イの配置配線処理では人手による設計はもはや困難であ
り、通常、計算機を用いたレイアウト手法が採用されて
いる。

【００１１】このレイアウトでは、高い集積度の配置配
線結果を得ることを要求され、かつユーザの指定どおり
の動作を保証することが必要である。このうち、前者の
集積度向上のための方策は従来より多数の方法が提案さ
れており、実績のあるものも多い。しかし、高集積度に
加えて、回路の動作保証や高い動作周波数が要求される
ような場合については、従来より提案されている設計装
置または設計手法では、レイアウトの十分な最適化が達
成できていない。

【００１２】一般に、回路の動作周波数を向上させるた
めには、最大遅延時間の要求仕様に対する遅延時間の余
裕度の小さい信号経路（以下、クリティカルパスとい
う）の動作性能を最適化させることが有効である。通常
このクリティカルパスの特性は、レイアウトの初期の段
階、すなわち、チップ上におけるＲＯＭ／ＲＡＭ等や機
能的にまとまった複数のセルからなるブロックの位置を
決定するフロアプランやセルの詳細な位置を決定する配
置処理といった段階でほぼ決定され、配線時に大きく変
化することは少ない。従って、回路の動作特性に関する
配慮を、セルの配置の段階において十分なされる必要が
ある。

【００１３】動作特性の最適化手法として、回路のタイ
ミング解析結果をもとに、動作上制約となるネット（セ
ル間の配線経路）やパスを抽出し、これらに対して重み
や処理上の優先度を付加してレイアウトを行う手法が提
案されている（A.E.Dunlop,et al,“Chip Layout Optim
ization Using Critical Path Weighting",Proc.21stDA
C ,pp.133-136,1984.)。

【００１４】しかし、この手法では個々のネットに対し
て制約を付加するものであり、クリティカルパス全体を
通じての最適化が難しい。このため、他の配線を避けな
がらパス経路が決定されるので、パスの折れ曲がりや蛇
行を防止できず、パス経路が複雑となる。

【００１５】一方、カットラインによって配線領域を２
分割する、２分割改良を基本とした配置アルゴリズムの
中に、タイミング解析をもとにしてネットの配線長の制
約条件を決定し、このネット長制約から見積もられる許
容されるネットの広がりと分割対象となっている領域の
大きさとを比較して、両者の大小関係に応じた重みをネ
ット付加するといった手法が提案されている（Yasushi
Ogawa,et al,"Efficient Placement Algorithms Optimi
zing Delay for High-Speed ECL MastersliceLSI's",Pr
oc.23rd DAC,pp.404-410,1986.)。

【００１６】しかし、この手法ではクリティカルパスが
多くのネットで構成される場合は、制約の数が極端に多
くなるため、分割改良の性能を低下し、集積度を著しく
損なってしなう。また、これについても個々のネットに
関して制約条件を付加する形態であるため、相互に制約
となっているクリティカルパス全体の最適化が難しい。

【００１７】同様に、外部から与えられたクリティカル
ネットの配線長制約を、MIN-CUT 配置手法の中に取り入
れた例として、（Masayuki Terai,et al,"A New Min-Cu
t Placement Algorithm for Timing Assurance Layout
Design Meeting Net LengthConsttaint",Proc.DAC,pp.9
6-102,1990.）があるが、やはりパスを構成する複数の
ネットを別々に扱っているため、前述の問題がある。

【００１８】図９は、最初に述べたネットやパスに重み
や優先度を付加してレイアウトを行う手法を説明するた
めの図である。

【００１９】同図には、２つのパスＰａ、Ｐｂが描かれ
ていて、セルａ２はその両方の制約条件を受けているも
のとする。菱形の領域Ｒａ，Ｒｂは、セルａ１，ｂ１か
ら時間的に等距離な領域である。この時、パスＰｂから
見ると、セルａ２は領域Ｒｂ内に収まっていなければな
らず、パスＰａから見ると領域Ｒａ内に位置していなけ
ればならない。すなわち、２つのタイミング制約を同時
に満たすには、セルａ２は領域Ｒ内に置かれなければな
らない。ところが、仮にネットｂ12とネットａ12の重み
付けを等しく取った場合、力学的な平衡点（引力がつり
合う点）はＧであり、領域Ｒには含まれていない。

【００２０】このように、従来の手法では重みを付加さ
れたネットの配線長を短縮することで、そのネットの配
線遅延を小さくしているが、要求された動作特性を確実
に満たすことはできない。

【００２１】さらに、従来の手法にあっては、常にチッ
プ内の全てのクリティカルパスを対象として動作特性の
改善を行っていたため、大規模回路を扱う場合には処理
時間がかかると共に、動作特性が保証できない。

【００２２】

【発明が解決しようとする課題】上述のように、従来の
設計方法にあっては、ネットごとに最適化しており、ク
リティカルパス全体の最適化がなされていなかった。こ
のため、動作特性を改善するには不十分であった。

【００２３】そこで、この発明は、上述の問題点に鑑み
なされたものであり、その目的とするところは、各クリ
ティカルパス間相互の制約条件を考慮しながら、クリテ
ィカルパス全体を最適化させることにより、要求される
動作特性を確実に保証することができる半導体集積回路
の設計方法を提供することにある。

【００２４】

【課題を解決するための手段】上記目的を達成するた
め、この発明は、半導体のチップ上に複数の論理セルを
配置して各論理セル間を配線する際に、最大遅延時間の
要求仕様に対する遅延時間の余裕度の小さい信号経路を
抽出し、抽出された信号経路に許容される遅延時間の上
限値を、この信号経路を構成する各ネットに分配し、分
配された遅延時間の上限値をもとに、各ネットに許容さ
れる配線長の上限値を決定し、決定された配線長の上限
値をもとに、前記信号経路の入力側及び出力側のそれぞ
れを基準とする、各ネットを構成する論理セルの最適存
在領域を求め、この最適存在領域内に前記論理セルの配
置位置を決定し、前記最適存在領域の大きさをもとに、
この最適存在領域に配置された論理セルによって構成さ
れるネットの配線処理の優先度を決定し、決定された優
先度をもとに、各論理セル間の配線処理を行うことを特
徴としている。

【００２５】

【作用】この発明は、まず集積回路内のクリティカルパ
スを全て抽出し、このパスに許容される遅延時間の上限
値を、各ネットに均等に分配する。分配された遅延時間
の上限値に基づき、各ネットに許容される配線長の上限
値を決定する。決定されたネットの配線長の上限値か
ら、このパスの入力側及び出力側のそれぞれからみた、
ネットを構成する論理セルの最適存在領域を求める。そ
して、この最適存在領域の重心に論理セルの配置位置を
決定する。さらに、最適存在領域に配置された論理セル
によって構成されるネットの配線処理の優先度を、最適
存在領域の小さい順に高くし、高い優先度が付加された
ネットから配線処理を行っている。

【００２６】

【実施例】以下、図面を参照しながらこの発明の実施例
を説明する。

【００２７】図１は、本発明の半導体集積回路の設計方
法を実現する、セル自動配置装置のハードウェア構成を
示すブロック図である。

【００２８】同図に示されるように、この装置はマイク
ロプロセッサを中心として構成されたＣＰＵ１００によ
り統括されている。このＣＰＵ１００のシステムバス１
０１には、ビデオＲＡＭ１０２、ＣＲＴコントローラ１
０３、磁気記憶装置１０５、ＲＡＭ１０６、キーボード
１０７およびポインティング装置１０８が接続されてい
る。

【００２９】ビデオＲＡＭ１０２は、ＣＲＴ１０４に表
示させるデータの格納エリアとなるもので、このデータ
はＣＰＵ１００の制御によりＣＲＴコントローラ１０３
へと適宜転送され、最終的にＣＲＴ１０４の画面に表示
される。

【００３０】磁気記憶装置１０５は、ハードディスク、
フロッピーディスク等で構成され、マクロセルに関する
各種データを記述したライブラリ等が格納される。さら
に、磁気記憶装置１０５は、後述するＲＡＭ１０６へロ
ードすべきプログラムやデータの入力装置としても使用
される。

【００３１】ＲＡＭ１０６は、アプリケーションプログ
ラムの格納エリア、ワークエリア等として使用されるも
のである。このＲＡＭ１０６へのプログラム、データロ
ードは前述したごとく、磁気記憶装置１０５を構成する
フロッピーディスク、ハードディスク等から行なわれ
る。

【００３２】キーボード１０７は、オペレータによる各
種の入力操作に使用されるものであり、後述する一括配
置モードと部分配置修正モードとの切り換えは、このキ
ーボード１０７からの指令により行なわれる。

【００３３】ポインティング装置１０８はマウス、トラ
ックボール、ライトペン、タブレット等で構成され、オ
ペレータが画面上の特定位置を指定するために使用され
るものである。

【００３４】図２は、図１に示したセル自動配置装置で
行われる配線処理の手順を示すフローチャートである。

【００３５】この発明による設計方法には、全てのクリ
ティカルパスについて行う一括処理モード（ステップｆ
７）と、１本のクリティカルパスあるいはパス中の１部
分のみ行う部分処理修正モード（ステップｆ８〜ｆ１
６）の２種類の動作モードが設けられてある。オペレー
タはこれらのモードの１つをキーボード１０７によって
択一的に選択できるようになっている。

【００３６】また、図３は、配線処理の際にＣＲＴ１０
４の画面にパスやセルが表示された様子を表す簡略図で
ある。

【００３７】以下に、この発明による配線処理を図２及
び図３に基づいて説明する。

【００３８】処理が開始されると、イニシャル処理によ
ってＲＡＭ１０６内の各種レジスタ、フラグ等の初期設
定が行なわれる（ステップｆ１）。

【００３９】次いで、現在のレイアウト状態を確認する
ため、回路全体の動作特性の解析が行われ、回路の動作
上で制約となる全てのクリティカルパスが抽出される
（ステップｆ２）。

【００４０】この時、配線処理済みのレイアウト結果で
あれば、セル固有の内部遅延と実配線長を用いて算出さ
れた配線遅延をもとにして回路の動作解析が行われる。
実配線長を用いた場合、該ネットのディレイ値は、各配
線層それぞれのディレイの総和である。

【００４１】しかし、セル未配置の状態であれば、セル
面積Ａｃ、チップ上のセルのユーティリティ（ゲートの
使用率）Ｕｔ等をもとにして仮想配線長が算出される。
さらに、各配線方向毎のディレイ値が求められ、その和
でネットのディレイが定義される。次式（１）はその一
例である。ｔｎがネットｎのディレイ値で、ｔwx、ｔwy
は配線長−時間換算係数、αは定数である。

【００４２】

【数１】

【００４３】一方、配置配線終了後の結果であり、抽出
した全てのクリティカルパスのディレイが設計要求仕様
の範囲内であれば、処理は終了であるが、要求を満たさ
ないパスが存在する場合には、動作特性改善のための処
理が以下に行われる（ステップｆ３）。また、レイアウ
トが未実行の場合についても処理が行われる。

【００４４】図３で示すように、抽出されたクリティカ
ルパス９に接続されているセル（図中、斜線部）は、各
パス毎に認識できる様に色調が変えられ、チップ６のレ
イアウト済み画面５上に表示され、動作モード読み込み
の待機状態となる（ステップｆ４）。このとき、図示さ
れていないが、画面５上では複数のパスに共有されてい
るセルは、表示の輝度が高くされるか、セル外形の線幅
・線種が変えられるなどしてオペレータがレイアウト改
善必要箇所を容易に認識できるように表示される。

【００４５】このような方法で表示されたチップ全体に
関するレイアウト情報をもとに、オペレータはキーボー
ド１０７の操作により動作モードを選択する（ステップ
ｆ５）。選択された内容に応じて一括配置モードと部分
配置修正モードとの切り換えが行なわれる（ステップｆ
６）。

【００４６】一括配置モードが選択されると、チップ内
の全てのクリティカルパスが処理の対象として本発明の
要部である動作特性最適化レイアウト処理が実行される
（ステップｆ７）。

【００４７】一方、部分配置修正モードが選択された場
合には、オペレータによってポインティング装置１０８
を使用してのエリア指定が行なわれるのを待機する（ス
テップｆ８，ｆ９）。

【００４８】信号遅延時間の改良を希望するエリアの左
下点ＬＬＰおよび右上点ＵＲＰが指定されると（ステッ
プｆ９ＹＥＳ）、指定エリア７の拡大画面が表示される
（ステップｆ１０）。これにより、クリティカルパス９
を構成する各セルのマクロセルタイプを知ることができ
る。

【００４９】その後、セルの追加・変更の実行を待機す
る状態となる（ステップｆ１１、ｆ１２、ｆ１３）。こ
の状態において、動作特性改善のための追加・変更セル
８が選択され、変更セルまたは挿入位置Ｐの指定が行な
われると、選択されたセル８は挿入位置Ｐに配置される
（ステップｆ１４）。

【００５０】以後、キーボード１０７から所定の追加・
変更作業の終了操作が行なわれるまで、以上の処理（ス
テップｆ１１〜ｆ１４）が繰り返される。

【００５１】キーボード１０７から、所定の追加・変更
作業の終了操作が行なわれると（ステップｆ１５ＹＥ
Ｓ）、ステップｆ７と同様な動作特性最適化レイアウト
処理が実行され、最終レイアウト状態が得られる（ステ
ップｆ１６）。

【００５２】次に、本発明の要部である、動作特性最適
化レイアウト処理（ステップｆ７，ｆ１６）の詳細なフ
ローチャートを図４に示す。

【００５３】このレイアウト処理がステップｆ７で行わ
れる場合には、指定領域はチップ全体となり、ステップ
ｆ１６で行われる場合には、指定エリア７となる。

【００５４】命令が実行されると、指定領域の以降のレ
イアウト処理と指定領域以外のレイアウト結果との接続
関係がずれないように、指定領域の境界辺上に掛かるレ
イアウト情報が抽出され、必要な情報の変更または作成
が行われる（ステップｐ１）。具体的には、境界辺上の
セルの位置が一時的に固定され、境界辺上を通過する配
線に関しては、現在使用されている配線層に対応した仮
想的な端子を境界辺上に発生させる（ステップｐ２）。
その後、領域内におけるこの配線径路は、電源配線など
の特殊配線を除いて全て消去される。

【００５５】指定領域は格子状に分割してなる小領域毎
の情報に分割され（ステップｐ３）、各領域毎に現在の
所属セル等のレイアウト情報が保持される。このように
情報を分割するのは、座標値で示されるセルの配置位置
等のレイアウト情報を信号径路の形状等の幾何学情報へ
の対応付けを容易にし、データのアクセスを高速化でき
るメリットがある。

【００５６】次に、指定領域内のクリティカルパスが全
て抽出され（ステップｐ４）、パスのディレイが設計要
求仕様から計算される許容値以内に収まっていない場合
（ステップｐ５ＮＯ）、現在の配置状態の改善が行われ
る（ステップｐ６〜ｐ８）。配置改良では、まず抽出さ
れた全てのパスに関係するネットが置かれるべき最適存
在領域が、領域制約条件として求められる（ステップｐ
６）。

【００５７】複数の領域制約条件下にあるネットに関し
ては、全ての制約条件を重ね合わせた領域制約条件が決
定される（ステップｐ７）。

【００５８】そして、決定された領域制約条件をもと
に、各ネットを構成するセルを目標とする最適存在領域
の重心に配置するようにセル移動もしくはセルの交換が
行なわれる（ステップｐ８）。

【００５９】上記ステップで配置状態の改善が行なわ
れ、指定領域内の全てのパスに関してそのディレイが許
容値以内に収めることができれば、配置改良は終了さ
れ、配線優先度が決定される（ステップｐ５ＹＥＳ及び
ｐ９）。

【００６０】さらに、決定された配線優先度をもとにし
て、その優先順位の高い順にネットが取り出され、指定
領域内での配線処理が行なわれる（ステップｐ１０）。
このときの配線処理は、従来の迷路法を用いて行なうこ
とで、配線優先度の高いネットほど短い配線径路で結線
できるため、配置の段階で抽出したタイミング的に厳し
いネットほど少ない迂回度で配線することができる。

【００６１】このように決定されたレイアウト結果をも
とに、再び回路全体の動作特性の解析が行われ（ステッ
プｆ２）、回路全体の動作が設計要求仕様を満たしてい
るかがチェックされる（ステップｆ３）。回路動作が設
計仕様を満足していない場合は再び上記の手順が繰り返
され、満たしている場合には処理を終了する。

【００６２】なお、全体の繰り返しは、レイアウト結果
が設計要求仕様を満たしているかあるいは規定回数実行
されるまで行われる。

【００６３】以下に、ステップｐ９で行われる優先度の
決定方法について説明する。

【００６４】与えられた設計仕様から決定される、それ
ぞれのパスに許容される遅延時間の上限値が、パスを構
成する個々のネットに均等に分配される。この分配され
た遅延時間は、個々のネットの許容される配線長の上限
値に換算される。例えばｉ層の配線層を使用しているな
らば、第ｉ層の換算係数をｔwi、第ｉ層の配線長をｗｌ
ｉとすれば、ネットｎの遅延時間ｔｎは、

【００６５】

【数２】

【００６６】である。従って、当該パスの遅延時間の上
限値をＤｐ、パスを構成するネット数をｃｎとすれば、
ネットｎの制約条件は、

【００６７】

【数３】

【００６８】となる。この配線長の制約をパスの信号の
流れに沿って、順次個々のネットに関して、信号の入力
と出力の双方の側から決定していく。

【００６９】図５は、ステップｐ６での領域制約条件の
求め方、及びステップｐ８でのセルの配置位置の決定の
仕方の一例を、２層配線の場合に関して示した概略図で
ある。

【００７０】Ｉ１〜Ｉ４およびＯ１〜Ｏ４は、それぞれ
ネットａ12〜ａ45の制約条件である。Ｉ１〜Ｉ４は入力
側（セルａ１）からの制約であり、例えばネットａ12を
構成するセルは全てＩ１よりも左側に位置していなけれ
ばならない。一方、Ｏ１〜Ｏ４は出力側（セルａ５）か
らの制約であり、例えばネットａ45を構成するセルは全
てＯ４よりも右側に位置していなければならない。

【００７１】この例では、セルａ２はネットａ12，ａ23
に関する入出力側双方からの領域制約条件Ｉ１，Ｏ１，
Ｉ２，Ｏ２が満たされており、矩形の最適存在領域Ｒ１
とＲ２の重なり合った領域に配置されている。同様に、
ａ３についてもネットａ23，ａ34に関する領域制約条件
Ｉ２，Ｏ２，Ｉ３，Ｏ３が満たされている。しかし、セ
ルａ４は、ネットａ34に関する領域制約条件Ｉ３，Ｏ３
は満たしているが、ネットａ45に関する制約条件Ｏ４を
満たしていない。従って、セルａ４は制約を満足するそ
れぞれの矩形の最適存在領域Ｒ３とＲ４の重心に収まる
よう、Ｉ３とＯ４の重なった領域に位置の移動もしくは
他のセルとの交換が行われる。即ち、パスを直接構成す
るセルは自分につながる左右のネットの制約条件の交わ
った部分に存在するように位置の移動もしくは他のセル
との交換が行われる。

【００７２】図６は、ステップｐ７で行われる複数のパ
スに関して異なる制約を受けている場合の、領域制約条
件の決定方法を示す概略図である。

【００７３】同図のセルａ２は、パスＰａとＰｂの２つ
の制約を同時に受けており、その領域制約条件はそれぞ
れＩａ１、Ｏａ１（セルａ１からの制約条件）とＩｂ
１、Ｏｂ１（セルｂ１からの制約条件）である。この
時、セルａ２の最適存在領域は、領域Ｒａ１とＲｂ１が
交わる矩形領域Ｒと決定される。

【００７４】同図では、セルａ２は制約Ｒａ１が満たさ
れているが、制約Ｒｂ１は満たされていない。従って、
セルａ２は、パスＰａとＰｂの２つの制約を同時に満た
す最適存在領域Ｒの重心へ移動される。ここで、ａ２は
当然ネットａ23及びｂ23の領域制約条件も満たしていな
ければならない。

【００７５】最後に、ステップｐ９で行われる配線優先
度の決め方を説明する。

【００７６】本発明では、配置処理の段階において、各
ネットが収まるべき最適存在領域をチップ上に設定し、
それを制約条件として遵守するよう各セルの配置位置を
決定している。この制約条件を配線処理の段階において
守るように、各ネットの配線には処理の優先度が設けら
れる。配線の優先度は、配置の段階で設定した領域制約
条件が厳しいものほど重要視し、優先して配線すること
とする。つまり、制約となった最適存在領域サイズが小
さいネットから先に配線される。

【００７７】このように配線することにより、領域サイ
ズの小さいネットほど配線長が短くなり、大きいネット
ほど迂回しやすくなるので配線長が長くなる。

【００７８】図７は、それぞれのネットに付加された制
約領域サイズと、これから決定された配線優先度を示し
た表である。優先度１のネットが最も先に配線されるべ
きネットで、以下優先度の数字が大きくなるに従って、
配線処理の順番は後になっていく。この表に示された全
てのネットが配線された段階で、配線処理を終了する。

【００７９】

【発明の効果】以上、説明したように、この発明によれ
ば、全てのクリティカルパスについて、相互の関係を考
慮しつつそれらを構成する個々のネットの最適存在領域
を決定し、この領域の重心にセルを配置している。ま
た、決定された最適存在領域のサイズによって各ネット
の配線優先度を決定している。

【００８０】これらにより、クリティカルパス全体を最
適化することができ、集積回路の動作特性を満足させる
ことができる。

【図面の簡単な説明】

【図１】本発明の設計方法を実現するセル自動配置装置
の構成を示すブロック図である。

【図２】本発明の設計方法の処理手順を示すゼネラルフ
ローチャートである。

【図３】図１で示したＣＲＴ１０４の画面の表示状態を
表す簡略図である。

【図４】図２で示したステップｆ７，ｆ１６の動作特性
最適化レイアウト処理の詳細を示すフローチャートであ
る。

【図５】領域制約条件の求め方を説明するための概念図
である。

【図６】複数のパスに制約を受けている場合の領域制約
条件の求め方を説明するための概念図である。

【図７】配線優先度の決定方法を説明するための表であ
る。

【図８】ゲート敷き詰め型ゲートアレイ式ＬＳＩのチッ
プ構成を示す平面図である。

【図９】従来の設計方法による領域制約条件の求め方を
説明するための概念図である。

【符号の説明】

１００ ＣＰＵ １０１ システムバス １０２ ビデオＲＡＭ １０３ ＣＲＴコントローラ １０４ ＣＲＴ １０５ 磁気記憶装置 １０６ ＲＡＭ １０７ キーボード １０８ ポインティング装置 ａ１〜ａ５ 論理セル ａ12〜ａ45 ネット Ｉ１〜Ｉ３，Ｉａ１，Ｉａ２，Ｉｂ１，Ｉｂ２ 入力側
制約条件 Ｏ１〜Ｏ３，Ｏａ１，Ｏａ２，Ｏｂ１，Ｏｂ２ 出力側
制約条件 Ｒ，Ｒ１〜Ｒ３ 最適存在領域 Ｒａ１，Ｒｂ１ 制約領域

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 半導体のチップ上に複数の論理セルを配
   置して各論理セル間を配線する際に、最大遅延時間の要
   求仕様に対する遅延時間の余裕度の小さい信号経路を抽
   出し、抽出された信号経路に許容される遅延時間の上限
   値を、この信号経路を構成する各ネットに分配し、分配
   された遅延時間の上限値をもとに、各ネットに許容され
   る配線長の上限値を決定し、決定された配線長の上限値
   をもとに、前記信号経路の入力側及び出力側のそれぞれ
   を基準とする、各ネットを構成する論理セルの最適存在
   領域を求め、この最適存在領域内に前記論理セルの配置
   位置を決定し、前記最適存在領域の大きさをもとに、こ
   の最適存在領域に配置された論理セルによって構成され
   るネットの配線処理の優先度を決定し、決定された優先
   度をもとに、各論理セル間の配線処理を行うことを特徴
   とする半導体集積回路の設計方法。