JP2923643B2 - 多値メモリの記録方法および半導体記憶装置 - Google Patents
多値メモリの記録方法および半導体記憶装置Info
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- JP2923643B2 JP2923643B2 JP4816298A JP4816298A JP2923643B2 JP 2923643 B2 JP2923643 B2 JP 2923643B2 JP 4816298 A JP4816298 A JP 4816298A JP 4816298 A JP4816298 A JP 4816298A JP 2923643 B2 JP2923643 B2 JP 2923643B2
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Description
には不揮発性半導体記憶装置における多値情報の記憶方
式に適用して特に有効な技術に関し、例えば複数の記憶
情報を電気的に一括消去可能な不揮発性記憶装置(以
下、単にフラッシュメモリという)に利用して有効な技
術に関するものである。
にコントロールゲートおよびフローティングゲートを有
する不揮発性記憶素子をメモリセルに使用しており、1
個のトランジスタでメモリセルを構成することができ
る。かかるフラッシュメモリにおいては、書き込み動作
では、図12に示すように不揮発性記憶素子のドレイン
電圧を5V程度にし、コントローゲートが接続されたワ
ード線を−10V程度にすることにより、トンネル電流
によりフローティングゲートから電荷を引き抜いて、し
きい値電圧が低い状態(論理“0”)にする。消去動作
では、図13に示すように、P型半導体領域pwell
を−5V程度にし、上記ワード線を10V程度にしてト
ンネル電流を発生させてフローティングゲートに負電荷
を注入してしきい値を高い状態(論理“1”)にする。
これにより1つのメモリセルに1ビットのデータを記憶
させるようにしている。
メモリセル中に2ビット以上のデータを記憶させる、い
わゆる「多値」メモリの概念が提案されている。この多
値メモリに関する発明としては、特開昭59ー1216
96号などがある。
リでは、隣接ビットへの書込み・読み出し・消去動作に
伴い生じる弱い書込み等(ディスターブ)及び自然リー
ク(リテンション)によりしきい値のばらつきが増大
し、論理“0”、論理“1”に対応するしきい値のばら
つき分布形状の半値幅(図3に示されているような山型
のばらつき分布のピーク値の1/2の位置での幅)が時
間の経過とともに大きくなることが知られている。今後
のLSIの電源電圧の低電圧化に伴い、メモリセルのし
きい値電圧は、ばらつき分布形状の経時的広がりにより
読出し電圧に対する電圧余裕範囲を越えてしまい、誤動
作が起こり得るという問題点があることを本発明者は発
見した。
データを一つの記憶素子に記憶させる多値メモリにおい
ては、各データに対応するしきい値電圧の差は小さいの
で、上記問題点は顕著となる。さらに、フラッシュメモ
リにあっては、不揮発性記憶装置固有の消去及び書込み
ベリファイ動作があるため、多値メモリ固有の処理時間
及び回路規模は最小限に抑制すべきであるという技術的
課題がある。
少に抑え、かつ短時間で高精度の書込み、読み出し、消
去動作を実現可能な多値記憶型不揮発性記憶装置を提供
することにある。
き分布形状を急峻化させる方法およびこれによって低電
圧での安定した動作が可能な不揮発性記憶装置を提供す
ることにある。
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
発明のうち代表的なものを概要を簡単に説明すれば、下
記のとおりである。すなわち、例えばしきい値に応じて
情報を記憶するようにされた多値情報を記憶可能なメモ
リセル(記憶素子)を備えた多値メモリにおいて、複数
のメモリセルを含むメモリアレイを有し、上記各メモリ
セルは消去レベル、第1記録レベル、第2記録レベルの少
なくとも3つの状態に設定することによりデータを書き
込み可能であり、上記消去レベルと第2記録レベルの間
に上記第1記録レベルが設定され、上記メモリアレイに
対して所定のデータを書き込む際には、まず、第1記録
レベルおよび第2記録レベルに設定すべきメモリセルを
第1記録レベルに遷移させる第1の書き込み動作を行い、
次に、第2記録レベルに設定すべきメモリセルのみを第2
記録レベルに遷移させる第2の書き込み動作を行うよう
にした。
辺回路規模を比較的小さく押さえることができるととも
に、書込み動作においては、ワード線のベリファイ電圧
値を消去のためのワード線電圧に近い側から遠ざかる方
向に所定の値だけ順次変更する(図3(1)→(4)参
照)ことにより、書込みパルスの総数すなわち書込み時
間は、ベリファイ電圧をランダムに設定する多値フラッ
シュメモリの方式に比べて小さくすることができ、短時
間での書込み動作が実現できる。
セルであり、上記記録レベルは上記メモリセルの有する
しきい値電圧である場合に、上記消去レベルは第1記録
レベルよりも高いしきい値電圧とする。これにより、書
込み前に各メモリセルを一旦消去レベルにすることによ
って、しきい値のばらつきを小さくすることができると
ともに、一括消去でしきい値を高い状態に持っていくこ
とができる。
に適用した場合についてその実施例を図面を用いて説明
する。図1は、外部から入力される記憶すべきデータと
メモリセルに記憶される多値データとの変換方式を、ま
た図2は多値データから元のデータを復元する逆変換方
式を示すものである。
セル(1記憶素子)に2ビットすなわち“00”、“0
1”、“10”、“11”の何れかを記憶させる場合の
変換方式の例が示されている。図1(1)における第1
のバイナリデータである“a”と第2のバイナリデータ
である“b”との組み合わせは4種類有り、各組合せは
図1(2)に示す3種類の論理演算(aNANDb),
(NOTb),(aNORb)を実施することにより、
4つのビットのうち“1”の個数が0個、1個、2個、
3個という4種類の4値データに変換される。
数だけ記憶素子に対して書込み動作すなわち書込みパル
スの印加をすれば、各記憶素子のしきい値が書込み回数
に応じて、図1(3)に示すように4通りになり、2ビ
ットデータを1メモリセルに書き込むことができる。メ
モリアレイ内の複数の記憶素子に対して、“00”、
“01”、“10”、“11”のデータをそれぞれ同数
ずつ記憶させる場合の各記憶素子のしきい値分布の変化
の様子が図3に示されている。
る。ワード線の読み出し電圧を、3段階(図3の各しき
い値分布の中間の値)に変化させることにより、同一メ
モリセルから3種のデータ、“c”,“d”,“f”を
順次読み出すことができる。そこで、読み出されたデー
タに対して論理演算(d* NAND f)NAND c*を
実施することで書き込まれた2ビットのデータのうち一
方(a)を復元することができる。また、読み出された
データのうちdは、そのままで書き込みデータbと一致
する。なお、d*,c*はd,cの反転信号を表わす。
ータへの変換および逆変換の具体的回路構成の一例が示
されている。データ書込みに際して、外部から多値フラ
ッシュメモリへ供給された2nビット長のデータは、ス
イッチSW1を介してデータ幅がnビットである2つの
バイナリデータレジスタREG1,REG2にシリアル
に格納される。このとき、特に制限されないが、外部か
ら供給されるクロックCLK1により動作されるフリッ
プフロップFF1の出力により上記スイッチSW1が切
り換えられるとともに、分周回路DVDでクロックCL
K1を分周して得られたCLK1の2倍の周期のクロッ
クCLK1’が切換え回路CHGを介して供給されこの
クロックCLK1’に同期してバイナリデータレジスタ
REG1,REG2がシフトされることにより、入力デ
ータは1ビットずつ交互にバイナリデータレジスタRE
G1,REG2に格納される。
格納されたデータ“a”と第2のバイナリデータレジス
タREG2に格納されたデータ“b”は、内部のクロッ
ク生成回路30から切換え回路CHGを介して供給され
るクロックCLK2に同期してシフトされ、図1(2)
の演算を行うデータ変換論理回路11に1ビットずつ供
給され、所定の論理演算後にスイッチSW2を経てメモ
リアレイ12の一側に設けられているnビット長のセン
スラッチ回路13に順次転送され、メモリアレイ12内
のメモリセルへの書き込みが実行される。この書き込み
動作については後に詳しく説明する。
御を司るシーケンサ18からの制御信号によってデータ
入力時にはクロックCLK1’をバイナリデータレジス
タREG1,REG2に供給し、センスラッチ13との
間のデータ転送の際にはクロック生成回路30からのク
ロックCLK2をバイナリデータレジスタREG1,R
EG2に供給するように切り換え制御される。
演算回路)11は、上記バイナリデータレジスタREG
1,REG2内のデータa,bをそれぞれ入力端子に受
け(aNANDb)の演算を行なうようにされたNAN
DゲートG1および(aNORb)の演算を行なうNO
RゲートG2と、上記バイナリデータレジスタREG2
のデータbを入力端子に受け(NOTb)の演算を行な
うインバータG3とから構成され、スイッチSW2はこ
れらの論理ゲートG1,G2,G3のいずれかの出力信
号を選択して上記センスラッチ回路13へ供給するよう
に構成されている。
イ12内の1本のワード線が読み出し電圧レベルにされ
ることに応じてビット線上に出現した読み出しデータ
“c”は、上記センスラッチ回路13により増幅されて
ラッチされ、内部のクロックCLK2に同期してスイッ
チSW3を介して前記バイナリデータレジスタREG1
にシリアル転送される。次に、読み出し電圧レベルを変
更してセンスラッチ回路13に読み出されたデータ
“d”はスイッチSW3を介して前記バイナリデータレ
ジスタREG2にシリアル転送される。さらに、読み出
し電圧レベルを変更してセンスラッチ回路13に読み出
されたデータ“f”はスイッチSW3を介して逆変換論
理回路14にシリアル転送される。このとき、バイナリ
データレジスタREG1,REG2は、クロックCLK
2に同期してシフトされる。ただし、データ読出し時の
クロックCLK2の周期はデータ書込み時のクロックC
LK2の周期よりも短くて良い。クロックCLK2の周
期は、シーケンサ18からの制御信号によってクロック
生成回路30が決定して生成することができる。ワード
線読み出しレベルの変更もシーケンサ18からの制御信
号に従って行われる。
回路)14は、上記バイナリデータレジスタREG2か
ら出力されるデータを入力とするインバータG11と、
該インバータG11との出力と上記センスラッチ回路1
3からの転送データを直接入力端子に受けるようにされ
たNANDゲートG12と、上記バイナリデータレジス
タREG1から出力されたデータを遅延させて所定のタ
イミングで出力する遅延回路DLYと、該遅延回路DL
Yの出力を反転するインバータG13と、該インバータ
G13の出力と上記NANDゲートG12の出力とを入
力とするNANDゲートG14とにより構成され、上記
バイナリデータレジスタREG1,REG2に保持され
た読み出しデータc,dおよびセンスラッチ回路13か
ら直接転送された読み出しデータfに対して図2に示し
た論理演算(d* NAND f)NAND c*を実施す
る。この 演算結果は、スイッチSW1を介してデータ
入出力端子I/Oへ出力される。
れると同時に、上記バイナリデータレジスタREG2が
シフトされて保持されていたデータ“d”(=b)の1
ビットが出力される。このとき、バイナリデータレジス
タREG1,REG2のシフト動作はクロックCLK2
に同期して行われる。次に、再び上記バイナリデータレ
ジスタREG1,REG2からデータ“c”,“d”の
次のビットが読み出され、センスラッチ回路13から直
接転送された読み出しデータ“f”の次の1ビットに対
して論理演算(d* NAND f)NAND c*を実施す
る。以下、上記と同様の動作を繰り返すことで、逆変換
されて元の2ビットに復元されたデータ“a”,“b”
がデータ入出力端子I/Oより外部へ出力される。
で逆変換されたデータ“a”を直ちに入出力端子I/O
へ出力させる代わりに、逆変換されたデータ“a”を一
旦バイナリデータレジスタREG1に格納し、全てのビ
ットについて逆変換が終了した後にバイナリデータレジ
スタREG2内のデータと交互に入出力端子I/Oへ出
力させるように構成しても良い。その場合、上記遅延回
路DLYの代わりに、1ビットのラッチ回路を設けるよ
うにするのが、望ましい。これによって、バイナリデー
タレジスタREG1内のデータ“c”を1ビット読み出
してデータ“d”,“f”との論理演算を行ない、その
結果をバイナリデータレジスタREG1内の元のビット
位置に書き込むといった操作が簡単に行なえるようにな
る。逆変換後のデータを一旦バイナリデータレジスタR
EG1,REG2に格納してから外部へ出力する場合の
バイナリデータレジスタREG1,REG2のシフト動
作は、外部からのクロックCLK1に同期して行うよう
に構成することができる。
限されないが、外部のCPU等から与えられるコマンド
を保持するコマンドレジスタ16と、該コマンドレジス
タ16に格納されたコマンドをデコードするコマンドデ
コーダ17と、該コマンドデコーダ17のデコード結果
に基づいて当該コマンドに対応した処理を実行すべく上
記スイッチSW2,SW3等各回路に対する制御信号を
順次形成して出力するシーケンサ18とを備えており、
コマンドが与えられるとそれを解読して自動的に対応す
る処理を実行するように構成されている。上記シーケン
サ18は、例えばマイクロプログラム方式のCPUの制
御部と同様に、コマンド(命令)を実行するのに必要な
一連のマイクロ命令群が格納されたROM(リードオン
リメモリ)からなり、コマンドデコーダ17がコマンド
に対応したマイクロ命令群の先頭アドレスを生成してシ
ーケンサ18に与えることにより、マイクロプログラム
が起動されるように構成されている。
従い、次のように説明される。
ルに対して一括消去が行なわれる。これによって、すべ
てのメモリセルは、最も高いしきい値(約5V)有する
ようにされ、書き込みデータとして“11”を記憶した
状態となる(図3(1))。一括消去は、図13に示す
ように、ワード線を立ち上げてメモリセルのコントロー
ルゲートCGに10V、ビット線を介してドレインに0
V、基板(半導体領域pwell)に−5Vの電圧を印
加して、フローティングゲートFGに電子を注入するこ
とにより行なう。上記一括消去は、外部CPUから消去
を指令する消去コマンドがコマンドレジスタ16に書き
込まれることにより実行される。
て、psubはp型半導体基板、pwellはメモリセ
ルの基体となるp型半導体ウェル領域、nisoはデー
タ消去時(負電圧印加時)に基板psubとの絶縁をと
るためのn型半導体アイソレーション領域、p型ウェル
領域pwellの表面のn+はメモリセルのソース、ド
レイン領域、p型ウェル領域pwellの表面のp+、
アイソレーション領域niso表面のn+および基板p
subの表面のp+は、各半導体領域に電位を与える電
極との接触抵抗を低減するためのコンタクト領域であ
る。特に制限されないが、1つのp型ウェル領域には、
128本のようなワード線に接続されたメモリセルが形
成され、このような一つのウェル上に形成された全ての
メモリセルの一括消去が可能にされている。また、1つ
のp型ウェル領域上のメモリセルに対して、ワード線電
位を選択(10V)/非選択(0V)とすることで、ワ
ード線単位の消去も可能である。
書込みコマンドが図4のコマンドレジスタ16に書き込
まれることによりフラッシュメモリは書き込みモードと
なる。この書き込みモードにおいて、所定のタイミング
で書き込みデータが入力される。すると、フラッシュメ
モリは、上記書き込みデータをバイナリデータレジスタ
REG1,REG2に取り込んで、2ビットずつ変換論
理回路11に転送して4値のデータに変換する(ステッ
プS1)。変換は、aNANDb,NOTb(bの反
転),aNORbの順に行なわれる。変換されたデータ
(1回目はaNANDb)は、センスラッチ回路13に
転送される(ステップS2)。
タREG1,REG2内のすべてのデータが転送された
か否か判定し、転送が終了したと判定すると、外部のC
PUから供給されたX(ロウ)系アドレスと図10に示
す内蔵Yアドレスカウンタ33から出力されるY(カラ
ム)系アドレスの“1”に対応したビットのメモリセル
に所定のパルス幅の書き込みパルスが印加され、書き込
みが実行される(ステップS4)。書き込みは、図12
に示すように、ワード線を介してコントロールゲートC
Gに−10V、ビット線を介してセンス回路からドレイ
ンに5V、基板に0Vの電圧を印加することで行なわれ
る。なお、このとき非選択のワード線にはVcc(例え
ば3.3V)が印加される。これによって、ディスター
ブによるしきい値の変動が抑制される。
圧(1回目は約3.5V)が書き込み時に選択状態にさ
れたまのワード線に供給され、書き込みパルスが印加さ
れたメモリセルの読み出しが行なわれる。充分に書き込
みがなされたメモリセルからは読み出しデータとして
“0”が読み出されるが、書き込み不足のメモリセルか
らは読み出しデータとして“1”が読み出される。従っ
て、読み出されたデータに応じて書き込み終了か書き込
み不足かが判る。ここで書き込みが終了したビットのセ
ンスラッチ回路13のデータは“0”に反転される(ス
テップS6)。そして、すべてのセンスラッチ回路13
のラッチデータが“0”になったか否か判定し、オール
“0”になればその回の書き込みは終了するが、1つで
もラッチデータが“1”である書き込み不足のメモリセ
ルがあれば、ステップS7からS4に戻って“1”に対
応する書き込み不足のメモリセルに対して再び書き込み
パルスが印加される。上記ステップS4〜S7を繰り返
すことで全てのメモリセルのしきい値が書込みベリファ
イ電圧以下に下がるよう書込みパルスが繰り返し印加さ
れる。これによって、書き込みのなされたメモリセルは
平均で3.2V程度のしきい値を有するようにされる。
モリセルへの所望のデータの書込みが完了すると、セン
スラッチ回路13のすべてのデータは“0”になるの
で、ステップS8へ移行し、すべての書き込みレベルに
よる書き込み、すなわちデータ“10”,“01”,
“00”に対する書き込みが終了したか判定する。そし
て、終了していなければステップS1に戻り、次の演算
結果(NOTb)に基づく4値データがメモリセルに書
き込まれ、ワード線のベリファイ電圧を変更(2回目は
2.5V)してベリファイが行なわれ、書き込みのなさ
れたメモリセルは平均で2.2V程度のしきい値を有す
るようにされる。その後、第3の演算結果(aNOR
b)の書込みおよびベリファイ(ベリファイ電圧1.5
V)が実行され、書き込みのなされたメモリセルは平均
で1.2V程度のしきい値を有するようにされて書込み
が終了する。
動作時の制御クロックCLK2とセンスラッチ回路13
への書き込みデータおよび選択ワード線電位の波形を示
す。一回目の書き込みでは、第1の演算結果(aNAN
Db)をセンスラッチ回路13に転送後、書込みパルス
によりラッチの値が“1”である選択されたメモリセル
に書き込みがなされる。次に、書込みベリファイ電圧と
してワード線に例えば3.5V程度の電圧を供給し、読
み出されたデータが“0”になっているか否かを判定す
る。しきい値が3.5Vより高い場合は、読み出された
データは“1”となり書込み不足であることが分かるの
で、読み出しデータが“0”になるまで書込み動作が繰
り返される。次に、第2の演算結果(NOTb)がセン
スラッチ回路13に転送され、書込みパルスにより、所
望のメモリセルに書込み動作が開始される。書込みベリ
ファイ電圧は、2.5V程度に設定されており、書き込
み不足になっていないか判定し、不足のときには再書き
込みがなされる。最後に、第3の演算結果(aNOR
b)が、センスラッチ回路13に転送され、上記と同様
の手順が行われる。この場合の書込みベリファイ電圧は
1.5V程度である。
3段階の書込みベリファイのワード線電圧の設定は、消
去レベル(約5ボルト)に最も近く設定されたレベル
(3.5V)を起点として、以後消去レベルから遠ざか
る方向に電圧値が順次変わる(3.5V→2.5V→
1.5V)ように制御される。また、上記実施例では、
図7(B)に示すように、目標とするしきい値が中間も
しくは最も低いもの(2.2V,1.2V)に対して
も、最も高いしきい値(3.2V)を目標とするメモリ
セルへの書き込みを行なう際に同時に書き込みを行なう
ようにしている。これは本発明の特徴の一つである。こ
れにより多値データの書込み処理時間の増大を最少に抑
えることができる。
び書込みベリファイのワード線電圧の設定方法として
は、一回目で3種類のしきい値電圧のうち中間のもの
(2.2V)を目標として書き込みを行ない、次に一回
目の電圧よりも高いレベル(3.2V)、または低いレ
ベル(1.2V)を目標とするように設定を変更する方
法が考えられる。あるいは、図7(A)に示すように、
目標とするしきい値が同一のメモリセルに対してそれぞ
れ一括して書き込みを行なう方法が考えられる。しか
し、これらの方法は、書込み処理が複雑で時間を要する
こと、またワード線電圧を変更するためのチャージ/デ
ィチャージのための時間も増加するため、書込み/ベリ
ファイ時間が本実施例よりも大きくなってしまう。
の読み出し動作について説明する。データの読み出し
は、図14に示すように、ワード線を立ち上げてメモリ
セルのコントロールゲートCGに3.7V,2.7Vま
たは1.7Vのような選択レベルの電圧を、またビット
線を介してドレインに1.5Vの電圧を印加することに
より行なう。読み出し動作は、読み出しを指令するコマ
ンドがコマンドレジスタ16に書き込まれることにより
実行される。
しレベルを最も高い3.7Vに設定してワード線を立ち
上げる(ステップS11)。すると、選択されたメモリ
セルにおいて、ワード線読み出し電圧レベルに応じてビ
ット線上にデータが出現するので、ビット線レベルをセ
ンスラッチ回路13により増幅することでデータの読み
出しを行なう(ステップS12)。次に、読み出し動作
が一回目、二回目かまたは三回目であるかによって以後
の処理が分かれる(ステップS13)。すなわち、読み
出し動作が一回目のときは、上記センスラッチ回路13
内の読み出しデータをバイナリデータレジスタREG1
へ転送する(ステップS14)。
の読み出しデータの転送が終了するとステップS15か
らS11へ戻って、読み出しレベルを2.7Vに設定し
て二回目のデータ読出しを行ない、それをバイナリデー
タレジスタREG2へ転送する。二回目のデータ読み出
しおよび転送が終了すると、読み出しレベルを1.7V
に設定して三回目のデータ読み出しを行ない、ステップ
S13からS16へ移行して読み出しデータを直接逆変
換論理回路14に転送する。また、上記バイナリデータ
レジスタREG1,REG2に保持されているデータを
それぞれ1ビットずつ逆変換論理回路14へ転送し、こ
こで4値データを2ビットに変換する論理演算を行なう
(ステップS17)。そして、センスラッチ回路13内
のすべてのデータの転送、変換が終了するまで、上記手
順(S16〜S18)を繰り返し、読み出し動作が終了
する。上記データ変換は図2の演算を実行することによ
り得られる。
中における制御クロックCLK2とセンスラッチ回路1
3から転送されるデータおよびワード線の読み出しレベ
ルのタイミングが示されている。外部から読み出しコマ
ンドおよびアドレスが与えられると、読み出し動作が開
始され、まず第1の読み出しレベル(3.7V)が設定
されてワード線が立ち上げられることにより、ビット線
上にデータが出現する。第1のワード線レベルである
3.7Vにより出現したデータ“c”はセンスラッチ回
路13により読み出され、センスラッチのデータ長であ
るnビットと同一のデータ幅を有する第1のバイナリデ
ータレジスタREG1にデータが転送される。次に、ワ
ード線電圧レベルを所定の値だけ下げて第2の読み出し
レベル2.7Vに設定して得られたデータ“d”は、第
2のバイナリデータレジスタREG2に転送される。ワ
ード線を第3の読み出しレベル1.7Vに下げて得られ
たデータ“f”は逆変換論理回路14に転送され、上記
“c”、“d”、“f”の4値データが2ビットデータ
に復元されて外部の例えばCPUに出力される。
回路を同一半導体チップ上に備えた多値フラッシュメモ
リMDFMの全体の構成例と、これに接続されるコント
ローラCONTとの関係が示されている。コントローラ
CONTは、この実施例の多値フラッシュメモリに対し
ては、アドレス生成機能とコマンド生成機能を備えるだ
けでよいので汎用マイクロコンピュータを用いることが
できる。
ている回路部分は同一の機能を有する回路である。すな
わち、REG1,REG2はコントローラからの2ビッ
トの書き込みデータを取り込むバイナリデータレジス
タ、11は取り込まれた2ビットデータを4値データに
変換するデータ変換論理回路、12はFAMOSのよう
にフローティングゲートを有する不揮発性記憶素子がマ
トリックス状に配設されたメモリアレイ、13は読み出
しデータおよび書き込みデータを保持するセンスラッチ
回路、14はメモリアレイから読み出された4値データ
を元の2ビットデータに変換する逆変換論理回路、16
はコントローラCONTから与えられるコマンドを保持
するコマンドレジスタ、17はコマンドレジスタ16に
取り込まれたコマンドコードをデコードするコマンドデ
コーダ、18は当該コマンドに対応した処理を実行すべ
くメモリ内の各回路に対する制御信号を順次形成して出
力するシーケンサである。
ラッシュメモリには2つのメモリアレイが設けられ、そ
れぞれに対応してセンスラッチ回路13が設けられてい
る。各センスラッチ回路13はそれぞれのメモリアレイ
内のワード線を共通にする1行分のメモリセルのデータ
を同時に増幅して保持するように構成されており、2つ
のセンスラッチ回路13,13に保持された読出しデー
タは共通のYデコーダ回路15によって選択されて出力
レジスタ19へ1ビットずつあるいはバイト等の単位で
転送される。出力レジスタ19は保持された読出しデー
タは、バッファ回路22を介して外部のCPU等へ出力
される。図4の実施例のセンスラッチ回路13はデータ
を転送する際にシフト動作を行なうので、シフトレジス
タと同様な機能が必要とされるが、図10のようにYデ
コーダ回路15でデータを選択する方式としかつこのY
デコーダ回路15がクロックにより選択ビットをシフト
して行くような構成とすることで、センスラッチ回路1
3にはシフト機能が不要とすることができる。
上記各回路の他、メモリアレイ12からセンスラッチ1
3へ読み出されたデータがオール“0”またはオール
“1”かを判定するオール判定回路20、コントローラ
CONTから供給されるリセット信号RESやチップ選
択信号CE、書き込み制御信号WE、出力制御信号O
E、システムクロックSC、コマンド入力かアドレス入
力かを示すためのコマンドイネーブル信号CDE等の外
部制御信号を取り込むバッファ回路21と、アドレス信
号やコマンド信号、データ信号を取り込むバッファ回路
22や上記外部制御信号に基づいて内部回路に対する制
御信号を形成する内部信号発生回路23、バッファ回路
22に取り込まれたアドレスを保持するアドレスレジス
タ24、入力データを保持するデータレジスタ25、取
り込まれたアドレスをデコードしてメモリアレイ12内
のワード線を選択する信号を形成するXアドレスデコー
ダ26a,26bおよびワードドライバ27、基板電位
や書き込み電圧、読み出し電圧、ベリファイ電圧等チッ
プ内部で必要とされる電圧を発生する内部電源発生回路
28、メモリの動作状態に応じてこれらの電圧の中から
所望の電圧を選択してワードドライバ27等に供給する
スイッチング回路29、内部のクロック(CLK2等)
を発生するクロック生成回路30、クロックを計数して
書き込みパルス幅等の時間を与えるタイマ回路31、シ
ーケンサ16によるメモリの制御状態を示すステータス
レジスタ32、Yアドレスを自動的に更新するYアドレ
スカウンタ33、不良ビットの位置(アドレス)を保持
する不良アドレスレジスタ34、Yアドレスと不良アド
レスとを比較する冗長比較回路35、アドレスが一致し
たときに選択メモリ列を切り換える救済先アドレスを記
憶する救済先アドレスレジスタ36等を備えている。ま
た、この実施例の多値フラッシュメモリは、外部からア
クセスが可能か否かメモリの状態を示すレディ/ビジィ
信号R/B*を出力するよう に構成されている。
リはディスターブやリテンションによりしきい値のばら
つき分布の山(図3参照)がなまったときにこれを急峻
にさせる機能(以下、リフレッシュ機能と称する)を備
えている。このリフレッシュ機能は、書き込みや消去と
同様に外部からコマンドが与えられることにより働くよ
うにされており、リフレッシュコマンドがコマンドレジ
スタ16に取り込まれると、マイクロプログラム制御方
式のシーケンサ18が起動され、リフレッシュを行なう
構成にされている。このリフレッシュ動作については後
で詳細に説明する。上記オール判定回路20の判定結果
を示す信号は、シーケンサ18へ供給されるように構成
されており、リフレッシュモード時にオール判定回路2
0が読出しデータのオール“0”を判定し、判定結果を
示す信号がシーケンサ18に供給されると、シーケンサ
18はリフレッシュ動作を停止する。また、データ消去
時に、上記オール判定回路20が読出しデータのオール
“1”を判定すると、シーケンサ18は消去動作を停止
するように構成されている。
系のデコーダがアドレス信号をプリデコーダ26aとメ
インデコーダ26bで2段階にデコードするプリデコー
ド方式を採用しており、例えばプリデコーダ26aでX
アドレスの上位3ビットを先ずデコードして、そのプリ
デコード信号でワードドライバ27を制御して所望のワ
ード線を選択するようにしている。このようなプリデコ
ード方式を採用することにより、メインデコーダ26b
を構成する単位デコーダをメモリアレイのワード線ピッ
チに合わせて配置して集積度を高め、チップサイズを低
減できるようになる。
は、図4や図10に示されているように2ビットデータ
から4値データへの変換とその逆変換を実行する機能回
路11,14を同一シリコン基板に備えているが、これ
らの機能を有する専用のコントローラユニットとして構
成する事も可能である。このようにした場合には、多値
固有の機能をフラッシュメモリチップに搭載することが
ないので、チップ面積の増大はなく、また図11に示す
ように、複数のフラッシュメモリMDFMを一つのコン
トローラユニットCONTにバスBUSで接続して制御
するように構成できるという利点も有している。このコ
ントローラユニットは、上記データ変換・逆変換機能の
他にアドレス生成機能やコマンド生成機能を備えるよう
に構成される。
を発生する内部電源発生回路28と、それらを選択して
ワードドライブ回路27等に供給するスイッチング回路
29を示したもの、図16はワードドライブ回路27の
構成例を示したものである。内部電源発生回路28はシ
ーケンサ18から発生された各種動作モードに対応した
内部制御信号を受けて必要なワード線電圧を発生する。
ワード線電圧を含む内部電源発生回路28の構成及び発
生した電圧を受けるスイッチング回路(ワード線電圧切
替回路)29の構成は従来のものと同様であり、ワード
線の電圧値の種類が多値用に増加しただけである。
で必要なワード線電圧は、読み出し電圧(2.7V/0
V)、書込み電圧(−10V,0V)、書込みベリファ
イ電圧(1.5V)、消去電圧(+10V,0V)及び
消去ベリファイ電圧(4.3V,0V)の4種類である
のに対し、本実施例の多値フラッシュメモリで必要とさ
れるワード線電圧は、読み出し電圧(3.7V,2.7
V,1.7V,0V)、書込み電圧(−10V,0
V)、書込みベリファイ電圧(3.5V,2.5V,
1.5V)、消去および消去ベリファイ電圧(10V,
4.3V,0V)及びリフレッシュ電圧(−10V,1
0V,3.7V,3.5V,2.7V,2.5V,1.
7V,1.5V,0V)となる。
18から発生された各種動作モードに対応した内部制御
信号を受けて、上記内部電源発生回路28で発生された
電圧を動作モードに応じて図16のように構成されたワ
ードドライブ回路27の電源端子P1,P2に供給す
る。
ド線プリデコード方式を採用した場合のもので、論理選
択回路LOGS1の出力ノードN1に8個の電圧選択回
路VOLS1〜VOLS8の入力を共通接続し、また論
理選択回路LOGS2の出力ノードN2に8個の電圧選
択回路VOLS9〜VOLS16の入力を共通接続し、
プリデコード信号Xp1,Xp1*〜Xp8,Xp8*
によって個々の電圧選択回路を選択するようになってい
る。信号XM,XNおよびプリデコード信号Xp1,X
p1*〜Xp8,Xp8*はアドレスデコーダXDCR
(26b)から供給される。このとき電圧選択回路VO
LS1〜VOLS16は、それに対応する論理選択回路
LOGS1または2が選択レベルの選択信号を出力して
も、プリデコード信号にて動作が選択されなければ、そ
の他の論理選択回路にて非選択とされるものと同一の電
圧を選択してワード線に供給しなければならない。
Q57をプリデコード信号にてスイッチ制御するように
する。さらに、当該分離用MOSFETQ56,Q57
がカットオフ状態にされたとき、ワード線に対して非選
択状態の電圧を出力させるために、上記分離用MOSF
ETQ56,Q57と相補的にスイッチ制御されて出力
回路INV2のそれぞれの入力に所定の電圧を供給可能
にするプルアップMOSFETQ58とプルダウンMO
SFETQ59とが設けられている。
ワード線を一組とする8個のワード線群の中からいずれ
の群のワード線を選択するか指示する3ビットの信号と
みなされる。プリデコード信号Xp1,Xp1*〜Xp
8,Xp8*は各ワード線群に含まれるいずれのワード
線を選択するか指示する相補信号とみなされる。本実施
例に従えば、選択信号SELはハイレベルが選択レベル
とされ、プリデコード信号Xp1,Xp1*〜Xp8,
Xp8*のそれぞれは、ハイレベル,ロウレベルが選択
レベルとされる。
供給される電圧は消去、書き込み、ベリファイ、読み出
しに使用される5V,4.3V,3.7V,3.5V,
2.7V,2.5V,1.7V,1.5V,0Vのよう
な電圧Vppであり、端子P2に供給される電圧は書き
込み、リフレッシュに使用される−10Vのような電圧
Vee、回路の接地電位もしくは基準電位としての0V
のような電圧Vssである。
2は、各々XデコーダXDCRの信号を反転するインバ
ータINV1とその出力を伝達もしくは遮断するトラン
スファゲートTG1と、XデコーダXDCRの信号を伝
達もしくは遮断するトランスファゲートTG2とにより
構成されている。
6はそれぞれ同一構成にされ、その詳細が代表的に示さ
れた電圧選択回路VOLS1のように、端子P3とMO
SFETQ52のゲートとの間に設けられたプリデコー
ド信号Xp1*によりスイッチ制御されるNチャンネル
型プルアップMOSFETQ58と、端子P4とMOS
FETQ53のゲートとの間に設けられたプリデコード
信号Xp1によりスイッチ制御されるPチャンネル型プ
ルアップMOSFETQ59とを備え、さらに分離用M
OSFETQ56をプリデコード信号Xp1によりスイ
ッチ制御し、他方の分離用MOSFETQ57をプリデ
コード信号Xp1*によりスイッチ制御するように構成
されている。上記端子P3およびP4には、電圧Vcc
またはVssが供給される。
作用を説明する。表1には各動作モードにおける端子P
1〜P4の電圧とワード線電圧が示されている。書き込
みモード、消去モード、読み出しモードの各々の設定の
仕方については説明を省略する。
は電圧Vppが、また端子P2にはVss、端子P3お
よびP4には電圧Vccがそれぞれスイッチング回路2
9から供給されるとともに、制御信号DEがロウレベル
にされる。また、信号XMが全ビットロウレベルにされ
ることにより、ワード線W1〜W8のいずれかを選択す
ることが可能となる。これにより、選択レベル(ハイレ
ベル)の選択信号SELが供給されると、インバータI
NV1およびトランスファゲートTG1を介してノード
N1がロウレベルになり、これがそれぞれの電圧選択回
路VOLS1〜VOLS8の入力に与えられる。消去が
されるメモリセルがワード線W1に結合されているメモ
リセルである場合、プリデコード信号Xp1,Xp1*
〜Xp8,Xp8*は、そのうちXp1,Xp1*だけ
がハイレベル,ロウレベルにされる。従って、分離用M
OSFETQ56,Q57は電圧選択回路VOLS1だ
けがオン状態とされ、ノードN1の信号は電圧選択回路
VOLS1にだけ取り込まれる。このとき、電圧選択回
路VOLS1のプルアップMOSFETQ58およびプ
ルダウンMOSFETQ59は、共にカットオフ状態に
される。
MOSFETQ52,Q53のゲートには上記ノードN
1の信号が供給される。これによって、出力回路INV
2のMOSFETQ52がオン状態にされて、ワード線
W1は端子P1の電圧Vppによって充電され始める。
このとき、他方のMOSFETQ53のゲートに供給さ
れるロウレベルは、MOSFETQ57の作用によって
当初電圧Vssよりも高いロウレベルにされて、MOS
FETQ53は完全にはカットオフされないが、ワード
線W1のレベルの上昇に従ってフィードバックMOSF
ETQ55のコンダクタンスが大きくされることによ
り、当該MOSFETQ53のゲートが電圧Vssに強
制されてMOSFETQ53は完全にカットオフの状態
になる。従って、消去モードにおいて、選択メモリセル
が結合されているワード線W1はVppまで充電され
る。
にされている場合に、ワード線W1のメモリセルQ1が
消去非選択のメモリセルであるときには、プリデコード
信号Xp1,Xp1*はそれぞれロウレベル,ハイレベ
ルにされる。従って、電圧選択回路VOLS1の分離用
MOSFETQ56,Q57は共にオフ状態とされ、ノ
ードN1の信号は電圧選択回路VOLS1に取り込まれ
ない。このとき、電圧選択回路VOLS1のプルアップ
MOSFETQ58およびプルダウンMOSFETQ5
9は、共にオン状態にされる。
MOSFETQ52,Q53のゲートには端子P3,P
4からMOSFETQ58,Q59を介してVcc電圧
が供給され、これによって、出力回路INV2のMOS
FETQ53がオン状態にされて、ワード線W1は端子
P2を介して電圧Vssに向かって放電され始める。こ
のとき、他方のMOSFETQ52のゲートに供給され
るハイレベルは、MOSFETQ58のしきい値電圧分
だけ電圧Vccよりも低いため、MOSFETQ52は
完全にはカットオフされないが、オン状態のMOSFE
TQ53によってワード線W1のレベルが下がるに従っ
てフィードバックMOSFETQ54のコンダクタンス
が大きくされ、MOSFETQ52のゲートがVppに
強制されてMOSFETQ52は完全にカットオフの状
態になる。従って、消去モードにおいて、非選択のワー
ド線W1はVssまで放電される。
しモードが指示された場合におけるワードドライバ回路
WDRVの動作は、上記書き込みモード時の動作に準じ
ているので詳しい説明は省略するが、スイッチング回路
29から端子P1,P2に供給される電圧によって、選
択メモリセルにそれぞれ図13や図14に示すような電
圧が印加されるようにワード線を駆動する。
2の特徴であるリフレッシュ動作を図17を用いて説明
する。一旦データが書き込まれた多値フラッシュメモリ
は、図17(1)に示されているように、それぞれしき
い値のばらつき分布の山がはっきり分かれているが、そ
の後の書込み、読み出し、スタンバイ状態等の動作を繰
返し実行していると、図17(2)のように各しきい値
のばらつきが増大する。その原因としては、たとえばあ
るメモリセルに隣接したメモリセルが書き込まれると当
該メモリセルも弱い書込みが生じるいわゆるディスター
ブや、スタンバイ時における自然リークによるリテンシ
ョンなどがある。この現象は1ビットのみを記憶する通
常のフラッシュメモリでも生じ得ることであるが、前記
実施例のように、各しきい値の間隔が狭い多値フラッシ
ュメモリにおいては誤動作の原因となるおそれがある。
ばらつき分布の山(図3参照)がなまったときにこれを
急峻にさせるリフレッシュ動作を実行するようにしてい
る。以下、リフレッシュ動作の手順を説明する。
チャートで示す。外部のCPU等からリフレッシュコマ
ンドが入力されると、シーケンサ18が起動されて、図
18のフローチャートに従ったリフレッシュ動作が開始
される。リフレッシュ動作が開始されると、先ず、選択
されたワード線に接続されたすべてのメモリセルに対し
て、ワード線より弱い消去パルスを印加する(ステップ
S21)。この弱い消去パルスの印加により、すべての
メモリセルのしきい値は、図17(3)に示すように、
高い側に少しシフトする。特に限定されないが、シフト
量は0.2V程度である。ここで、弱い消去パルスと
は、加えた結果、例えば“10”にあるメモリセルのし
きい値が、すぐ上の読み出しレベル3.7Vを上回らな
いような充分に短いパルスを意味する。パルス幅は、シ
フトさせたい量に応じて実験的に決定する。
タ“10”に対応した読み出しレベル(3.7V)に設
定して読み出しを行なう(ステップS22)。これによ
り、各メモリセルのしきい値に応じてデータが読み出さ
れ、センスラッチ回路13により増幅、保持される(ス
テップS23)。このときに、ワード線電圧よりも高い
しきい値を有するメモリセルに対応するセンスラッチの
データは“1”になり、ワード線電圧よりも低いしきい
値を有するメモリセルに対応するセンスラッチのデータ
は“0”になる。次に、センスラッチのデータを反転さ
せる(ステップS24)。このデータ反転は、図20に
示すような構成のセンスラッチ回路により容易に行なえ
る(後述)。
りも低いベリファイ電圧(最初は3.5V)がワード線
に設定され、しきい値の判定が実行される(ステップS
25)。これにより、ベリファイ電圧より低いしきい値
を有するメモリセル(図17(4)符号A)に対応する
センスラッチのデータは、“1”から“0”に変わる。
これに対して、ベリファイ電圧よりも高いしきい値を有
するメモリセル(図17(4)符号B)に対応したセン
スラッチのデータは“1”のままである。本実施例では
これを再書込み対象と判定する。これにより、ステップ
S21での弱い消去でしきい値が高い側にシフトされた
ときに読み出しレベル(3.7V)に近づき過ぎたメモ
リセルが特定されたことになる。なお、このとき最も高
いしきい値を有する記憶データ“11”に相当するメモ
リセル(図17(4)符号C)に対応したセンスラッチ
のデータは、上記反転動作により設定された“0”のま
まにされる。このような作用も図20に示すような構成
のセンスラッチ回路により自動的に行なえる(後述)。
ンスラッチのデータが“1”であるメモリセル(図17
(4)符号B)に対して再書込みを行う(ステップS2
7)。その後、書込みレベルに対応したベリファイ電圧
を設定してベリファイを行なう(ステップS28,S2
9)。しきい値がベリファイ電圧よりも低くなった時点
でラッチデータは“1”から“0”に変わる。すべての
ラッチデータが“0”に変わるまで、書き込みとベリフ
ァイを繰り返して“10”データのメモリセルのリフレ
ッシュ処理は完了する(ステップS30)。これによっ
て、“10”データのメモリセルのしきい値のばらつき
分布(半値幅)が、図17(5)のように小さくなる。
以後、“01”、“00”のデータを記憶するメモリセ
ルに対しても同様のリフレッシュ処理が実行される(ス
テップS31)。さらに、しきい値の分布形状の幅をよ
り狭くするために、ステップS21〜S31を繰り返
し、所定回数終了した時点でリフレッシュが完了する
(ステップS32)。
を行なった場合に、図17(4)の符号A,B,Cで示
されるようなしきい値を有するメモリセルの読み出しを
行なったときのセンスラッチ回路の保持データの変化が
順に示されている。
図である。前述したように、メモリセルのしきい値のば
らつきが拡大する原因としては、隣接メモリセルに書込
み/読み出し動作が実行されると隣のメモリセルに弱い
書込み/消去、読み出し動作が実行されることによるデ
ィスターブと、自然リークによるリテンションとがあ
る。
るリフレッシュ動作の実行タイミングとして、 (1)当該フラッシュメモリがスタンバイ状態(/RES
がハイレベル)にあり一定回数の書込み/消去、読み出
し動作が完了後にリフレッシュ動作を実行する。 (2)リセット時にリセット信号(/RES)が活性化さ
れると直後にリフレッシュを実行する。 (3)スタンバイ状態から/RESをロウレベルにするこ
とによりリセット状態になった直後にリフレッシュを実
行する。 (4)電源をオフする直前に予め/RESをロウレベルに
し、それを感知してリフレッシュを実行する。 (3)電源をオンし、/RESをハイレベルにした後、リ
フレッシュを実行する。などが考えられる。
に対する対策としては、電源投入時にダミーサイクルの
途中、またはスタンバイ状態で一定周期毎にリフレッシ
ュを実行することが考えられる。これらのリフレッシュ
タイミングはすべて実行するようにしても良いが、いず
れかひとつあるいは幾つかを実行するようにしても良
い。
多値フラッシュメモリに限定されるものではなく、フラ
ッシュメモリの電源電圧が今後低電圧化に移行すると、
通常のフラッシュメモリでも、しきい値のばらつきの拡
大は無視し得なくなるのであって、フラッシュメモリの
低電源電圧化対策に有効な機能である。
センスラッチ回路13の構成例が示されている。メモリ
アレイ12は、ワード線と直交する方向に配設され選択
メモリセルの読出し信号が出力されるビット線BLと平
行に配設された共通ドレイン線DLと、共通ソース線S
Lとの間に、複数(例えば一括消去可能な128本のワ
ード線に対応して128個)のメモリセルMCが並列に
接続されたAND型とされている。共通ドレイン線DL
はスイッチMOSFET Q1を介して対応するビット
線BLに接続可能にされ、また共通ソース線SLはスイ
ッチMOSFET Q2を介して接地点に接続可能にさ
れている。これらのスイッチMOSFET Q1,Q2
のゲート制御信号は、Xアドレス信号とリード/ライト
制御信号に基づいて形成され、データ読出し時(ベリフ
ァイ時を含む)に、Vcc(3.3V)のような電位に
されることで、スイッチMOSFET Q1,Q2はオ
ン状態とされ、オン状態のメモリセルを通してビット線
を放電する。一方、データ書込み時には、ビット線の書
き込み電圧(5V)をメモリセルのドレインに伝えるた
め、スイッチMOSFET Q1のゲート制御信号は7
Vのような電位にされ、Q1がオンされる。このとき共
通ソース線SL側のスイッチMOSFETQ2はオフ状
態にされる。
応して設けられ左右のメモリアレイのビット線間の電位
差を増幅するCMOS差動型センスアンプSAにより構
成されている。読み出しに先立って選択側のメモリアレ
イ(図では左側)のビット線はプリチャージMOS(S
W21)により1Vのような電位にプリチャージされ、
反対側のメモリアレイ内のビット線はプリチャージMO
S(SW22)によって0.5Vのような電位にプリチ
ャージされる。
読み出しレベルにされたとき、選択されたメモリセルが
高いしきい値を有しているとビット線は1.0Vを維持
するが、選択メモリセルが低いしきい値を有していると
電流が流れてビット線の電荷が引き抜かれてビット線は
0.2Vのような電位になる。この1.0Vまたは0.
2Vと反対側のビット線の電位0.5Vとの電位差をセ
ンスアンプSAが検出して増幅することで、読み出しデ
ータがセンスアンプSAに保持される。
書き込みを行なうメモリセルが接続されたビット線に対
応したセンスラッチ(センスアンプ)に“1”をセット
しておいてワード線に書き込みパルス(−10V)を印
加し、その後書き込みレベルに応じたベリファイ電圧
(1回目は約3.5V)をワード線に設定して、書き込
みパルスが印加されたメモリセルの読み出しを行なう。
そして、書き込み不足のメモリセルからはビット線に読
み出しデータとして“1”が読み出されるので、読み出
されたデータを見て書き込み終了か書き込み不足か判定
し、書き込みが終了したビットのセンスラッチ(センス
アンプ)のデータを“0”に反転させるようにしてい
る。つまり書き込み不足のメモリセルに対応したセンス
ラッチ(センスアンプ)にはデータとして“1”を残し
ておき、“1”の立っているビットに対応する書き込み
不足のメモリセルに対して再び書き込みパルスを印加す
るようにしている。
ラッチに読み出されたデータを反転し、ベリファイを行
なって、“1”の立っているビットに対応するメモリセ
ルに対して書き込みパルスを印加するようにしている。
記のような書き込みの際における書き込み終了のメモリ
セルに対応したセンスアンプのラッチデータの反転およ
び書き込みパルスを印加すべきメモリセルの絞り込みを
容易に行なえるようにするため、センスアンプとメモリ
アレイとの間に4個のスイッチSW11,SW12,S
W13,SW14からなる反転制御回路30が設ける等
の工夫がなされている。以下、このセンスラッチ回路の
作用について説明する。なお、各ビット線BL上に設け
られているスイッチSW21,SW22はビット線プリ
チャージ用のスイッチであり、これらは上記スイッチS
W11〜SW14と共にMOSFETにより構成され
る。
SW13をオフさせて図20に示すように、ビット線B
LとセンスアンプSAとを切り離した状態で、スイッチ
SW21,SW22をオンさせて選択側のビット線BL
を1.0Vのようなプリチャージレベルに充電する。こ
のとき非選択側のビット線は0.5Vのようなレベルに
充電する。また、センスアンプSAはスイッチSW14
をオンさせてリセット状態にすると共に、0.5Vのよ
うな電位を与えておく。さらに、このときスイッチMO
SFET Q1,Q2のゲートにVccのような電圧を
与えて、Q1,Q2をオン状態にさせる。
一つのワード線WLを3.7Vのような選択レベルに設
定する。すると、しきい値がワード線選択レベルよりも
低いメモリセル(例えば図17のセルA,B)はオン状
態にされ、当該セルが接続されているビット線BLは、
オン状態のメモリセルを通して共通ソース線SLに向か
って電流が流れることによって0.2Vのようなレベル
にディスチャージされる。一方、しきい値がワード線選
択レベルよりも高いメモリセル(例えば図17のセル
C)はオフ状態にされ、当該セルが接続されているビッ
ト線BLは1.0Vのプリチャージレベルを維持する。
スアンプSAのリセット状態を解除して活性化させると
共に、ビット線BL上のスイッチSW13をオンさせて
ビット線BLとセンスアンプSAとを接続する。そし
て、センスアンプSAのP−MOS側に電源電圧Vcc
を、またN−MOS側に接地電位(0V)を供給する。
それからセンスアンプSAがビット線BL,BL*の電
位差を充分増幅した後、ビット線BL上のスイッチSW
13をオフする。これによって、センスアンプSAは選
択側と非選択側のビット線のレベル差を増幅してデータ
を保持した状態となる。
せる場合には、スイッチSW13をオフさせて、図21
に示すように、ビット線BLとセンスアンプSAとを切
り離した状態で、スイッチSW21,SW22をオンさ
せて選択側および非選択側のビット線BLをVcc−V
tn(例えば3.3V−0.6V=2.7V)のような
レベルにプリチャージする。それから、上記スイッチS
W21,SW22をオフしかつスイッチSW11をオン
させる。すると、センスアンプSAに保持されているデ
ータに応じて、データが“1”ならスイッチSW12が
オンされて、当該ビット線BLはビット線反転レベル
(0V)にディスチャージされる。一方、センスアンプ
SAに保持されているデータが“0”ならスイッチSW
12がオフ状態されるため、当該ビット線BLはVcc
レベルを維持する。つまり、センスアンプSAの保持デ
ータの反転レベルが対応するビット線BLにそれぞれ出
現する。
てセンスアンプSAをリセットさせた後、スイッチSW
14をオフさせビット線BL上のスイッチSW13をオ
ンさせてビット線BLとセンスアンプSAとを接続す
る。この間、センスアンプSAのP−MOS側およびN
−MOS側の電源電圧は0.5Vに設定しておく。それ
から、センスアンプSAのP−MOS側に電源電圧Vc
cを、またN−MOS側に接地電位(0V)を供給する
とともに、ビット線BL上のスイッチSW13をオフす
る。これによって、センスアンプSAは、図22に示す
ように、前記反転データ保持状態のビット線のレベルに
応じたデータを保持した状態となる。すなわち、図17
のセルAおよびBに対応したセンスアンプはハイレベル
“1”を保持した状態に、またセルCに対応したセンス
アンプはロウレベル“0”を保持した状態となる。いわ
ゆる書き込みベリファイと同じ動作である。従って、ビ
ット線プリチャージは、センスラッチが“H”の所のみ
行なわなければならない。そこで、スイッチSW11を
オンし、ビット線プリチャージ電圧(1)を1Vにする
ことで、ビット線BL0,BL1のみ1Vとなる(BL
2は前もって0Vにリセットしておく)。
をオフしたままスイッチSW21,SW22をオンさせ
て、選択側のビット線BLを1.0Vのようなプリチャ
ージレベルに、また非選択側のビット線は0.5Vのよ
うなレベルに充電する。その後、選択ワード線に先の読
み出しレベル(3.7V)よりも若干低い3.5Vのよ
うなベリファイ電圧を印加する。すると、しきい値がワ
ード線選択レベルよりも低いメモリセル(例えば図17
のセルA)はオン状態にされ、当該セルが接続されてい
るビット線BLは0.2Vのようなレベルにディスチャ
ージされる。一方、しきい値がワード線選択レベルより
も高いメモリセル(例えば図17のセルB)はオフ状態
にされ、当該セルが接続されているビット線BLはプリ
チャージレベル1Vを維持する。また、このとき最も高
いしきい値を有するデータ“11”に相当するメモリセ
ル(図17のセルC)が接続されたビット線はもともと
ロウレベルすなわち“0”を保持した状態にあるため、
ワード線が選択レベルにされたときにオフ状態であって
もロウレベルである(図23)。
トした後、ビット線BL上のスイッチSW13をオンさ
せると、データ“11”に相当するメモリセル(図17
のセルC)が接続されたビット線に対応するセンスアン
プおよびワード線選択レベルよりも低いしきい値のメモ
リセル(図17のセルA)が接続されたビット線に対応
するセンスアンプはロウレベル“0”を保持し、ワード
線選択レベルよりも高いしきい値のメモリセル(図17
のセルB)が接続されたビット線に対応するセンスアン
プはハイレベル“1”を保持することとなる。本実施例
ではこのセンスアンプの保持データを使用して、書き込
み動作に移行して選択ワード線に書き込みパルス(−1
0V)を印加することでセンスアンプの保持データが
“1”に対応するメモリセルのしきい値を下げるように
している。
択レベルに設定して読み出しを行なうと、しきい値がワ
ード線ベリファイレベルよりも低くなったメモリセルの
ビット線のレベルはロウレベルすなわち“0”に変わ
り、書き込み不足のメモリセルが接続されたビット線は
ハイレベル“1”を維持する。従って、これをセンスア
ンプでラッチして再び書き込みを行なうことでセンスラ
ッチの保持データが“1”に対応するメモリセルのみし
きい値を下げ、しきい値の分布形状を急峻にすることが
できる。センスアンプSAの保持データは、Yデコーダ
15の出力信号によってオン、オフされるいわゆるカラ
ムスイッチおよび共通I/O線を経て前述のオール判定
回路20に供給され、オール“0”になった否か判定さ
れる。そして、オール“0”になるとデータ“10”の
メモリセルに対するリフレッシュを”終了し、データ
“01”,“00”のメモリセルに対するリフレッシュ
を行う。
き込み不足のメモリセルに対する再書き込み動作は、リ
フレッシュ動作の際のセンスラッチ回路13による上記
書き込み動作と同一である。
は、データ書き込み時には複数ビットのデータをデータ
変換論理回路によりそのビットの組合せに応じたデータ
(多値データ)に変換して、変換されたデータをメモリ
アレイのビット線に接続されたラッチ回路に順次転送
し、該ラッチ回路に保持されたデータに応じて書き込み
パルスを生成して選択状態の記憶素子に印加すること
で、多値データに対応したしきい値を有する状態にさせ
るとともに、データ読み出し時には読み出し電圧をそれ
ぞれのしきい値の中間に変化させて記憶素子の状態を読
み出して多値データを記憶するレジスタに転送させて保
持させ、該レジスタに記憶された多値データに基づいて
逆データ変換論理回路により元のデータを復元させるよ
うにしたので、メモリアレイの周辺回路の規模を比較的
小さく押さえることができるとともに、書込み動作にお
いては、ワード線のベリファイ電圧値を消去のためのワ
ード線電圧に近い側から遠ざかる方向に所定の値だけ順
次変更することにより、書込みパルス総数すなわち書込
み時間を、ベリファイ電圧をランダムに設定する多値フ
ラッシュメモリの方式と比べて小さくすることができ、
短時間での書込み動作が実現できるという効果がある。
弱い消去動作を実行した後、ワード線を読み出しレベル
よりも低くかつベリファイレベルよりも高いしきい値を
有する記憶素子を検出して該記憶素子のしきい値がベリ
ファイ電圧よりも低い値になるように書込みを実行する
ことで、各入力データに対応して書き込まれた記憶素子
のしきい値電圧のばらつき分布形状の広がりを狭くする
ようにしたので、ディスターブやリテンション等により
広がった記憶素子のしきい値電圧のばらつき分布形状を
書込み完了直後とほぼ同等の急峻な形状に戻すことがで
きるという効果がある。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、一つのメモリセルのしきい値を4段階に
設定して4値のデータを記憶させるようにしているが、
しきい値は3段階あるいは5段階以上に設定することも
可能である。
出しデータの反転、書き込み対象のメモリセルの絞り込
み等をセンスラッチ回路のみを用いて行なえるように構
成したが、読み出しデータを保持するレジスタやその内
容を反転する等の論理演算を行なって書き込み対象のメ
モリセルの絞り込みを行なう論理回路を設けるようにし
ても良い。
データに変換する方式およびその逆変換として図1
(2)に示すような3種類の演算を行なっているが、論
理演算は図1に示すものに限定されず、結果として
“1”の立っているビットの個数の異なるデータが得ら
れるものであればよい。また、データ逆変換のための演
算も図2のものに限定されず、元の2ビットデータを復
元できるものであればどのような演算であっても良いし
演算の種類も1つでなく2以上であっても良い。
例のように、一旦消去を行なってしきい値を高くした後
に書き込みパルスでしきい値を下げる方式に限定され
ず、書き込みパルスでしきい値を高くする方式等であっ
ても良い。また、実施例では、データ“1”を保持する
センスラッチに対応するメモリセルに書き込みを行なっ
てしきい値を変化させているが、データ“0”を保持す
るセンスラッチに対応するメモリセルに書き込みを行な
ってしきい値を変化させるようにしても良い。
なされた発明をその背景となった利用分野である一括消
去型フラッシュメモリに適用した場合について説明した
が、この発明はそれに限定されるものでなく、FAMO
Sを記憶素子とする不揮発性記憶装置一般さらには複数
のしきい値を有するメモリセルを備えた半導体記憶装置
に広く利用することができる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
え、かつ短時間で高精度の書込み、読み出し、消去動作
が可能な多値記憶型不揮発性記憶装置を実現することが
できるとともに、記憶素子のしきい値ばらつき分布形状
を急峻化させ低電圧での安定した動作が可能な不揮発性
記憶装置を実現することができる。
読み出される2ビットデータを各メモリセルに物理的に
書込み/読み出されるレベルである4値データに変換す
る演算の一実施例を示す説明図である。
タを元の2ビットデータに逆変換する演算の一実施例を
示す説明図である。
係を示す説明図である。
の概略を示すブロック図である。
示すフローチャートである。
形を示すタイミングチャートである。
他の書込み方式との違いを示す説明図である。
示すフローチャートである。
形を示すタイミングチャートである。
を示すブロック図である。
タとの変換機能をコントローラに持たせた実施例におけ
るシステムの構成例を示すブロック図である。
リセルの構造および書き込み時の電圧状態を示す模式図
である。
リセルの消去時の電圧状態を示す模式図である。
リセルの読み出し時の電圧状態を示す模式図である。
てワードドライブ回路等に供給するスイッチング回路を
示した説明図である。
ある。
ュ方法を示す説明図である。
ュ手順を示すフローチャートである。
ングチャートである。
路図である。
始時の回路状態図である。
了時の回路状態図である。
の回路状態図である。
V) C “10”データのメモリセル(しきい値約3.2
V)
Claims (32)
- 【請求項1】 複数のメモリセルを含むメモリアレイを
有する多値メモリの記録方法であって、 上記各メモリセルは消去レベル、第1記録レベル、第2記
録レベルの少なくとも3つの状態に設定することにより
データを書き込み可能であり、 上記消去レベルと第2記録レベルの間に上記第1記録レベ
ルが設定され、 上記メモリアレイに対して所定のデータを書き込む際に
は、 まず、上記メモリアレイのメモリセル全体を消去レベル
に遷移させる消去動作を行い、 次に 、第1記録レベルおよび第2記録レベルに設定すべき
メモリセルを第1記録レベルに遷移させる第1の書き込み
動作を行い、さらに 、第2記録レベルに設定すべきメモリセルのみを
第2記録レベルに遷移させる第2の書き込み動作を行うこ
とを特徴とする多値メモリの記録方法。 - 【請求項2】 上記各メモリセルは消去レベル、第1記
録レベル、第2記録レベル、第3記録レベルの少なくとも
4つの状態に設定することによりデータを書き込み可能
であり、 上記消去レベルと第2記録レベルの間に上記第1記録レベ
ルが設定され、 上記第1記録レベルと第3記録レベルの間に上記第2記録
レベルが設定され、 上記メモリアレイに対して所定のデータを書き込む際に
は、 まず、上記メモリアレイのメモリセル全体を消去レベル
に遷移させる消去動作を行い、 次に 、第1記録レベル、第2記録レベルおよび第3記録レ
ベルに設定すべきメモリセルを第1記録レベルに遷移さ
せる第1の書き込み動作を行い、さらに 、第2記録レベルおよび第3記録レベルに設定すべ
きメモリセルを第2記録レベルに遷移させる第2の書き込
み動作を行い、 最後に、第3記録レベルに設定すべきメモリセルのみを
第3記録レベルに遷移させる第3の書き込み動作を行うこ
とを特徴とする請求項1記載の多値メモリの記録方法。 - 【請求項3】 上記メモリセルはフラッシュメモリセル
であり、上記記録レベルは上記メモリセルの有するしき
い値電圧であることを特徴とする請求項2記載の多値メ
モリの記録方法。 - 【請求項4】 上記消去レベルは第1記録レベルよりも
高いしきい値電圧であることを特徴とする請求項3記載
の多値メモリの記録方法。 - 【請求項5】 上記消去レベルは情報“11”を表し、
上記第3記録レベルは情報“00”を表すことを特徴と
する請求項2記載の多値メモリの記録方法。 - 【請求項6】 上記第1の書き込み動作の後にメモリセ
ルを読み出してその状態をチェックする第1のべリファ
イ動作を行い、 上記第2の書き込み動作の後にメモリセルを読み出して
その状態をチェックする第2のべリファイ動作を行うこ
とを特教とする請求項1記載の多値メモリの記録方法。 - 【請求項7】 上記第1のべリファイ動作においてメモ
リセルに与える信号と、上記第2のべリファイ動作にお
いてメモリセルに与える信号が異なることを特徴とする
請求項6記載の多値メモリの記録方法。 - 【請求項8】 複数のメモリセルを含むメモリアレイを
有する多値メモリの記録方法であって、 上記各メモリセルは消去レベル、第1記録レベル、第2記
録レベルの少なくとも3つの状態に設定することにより
データを書き込み可能であり、 上記消去レベルと第2記録レベルの間に上記第1記録レベ
ルが設定され、 上記メモリアレイに対して所定のデータを書き込む際に
は、 まず、上記メモリアレイのメモリセル全体を消去レベル
に遷移させる消去動作を行い、 次に 、第1記録レベルに設定すべきメモリセルのみを第1
記録レベルに遷移させる第1の書き込み動作を行い、さらに 、第2記録レベルに設定すべきメモリセルのみを
第2記録レベルに遷移させる第2の書き込み動作を行うこ
とを特徴とする多値メモリの記録方法。 - 【請求項9】 上記各メモリセルは消去レベル、第1記
録レベル、第2記録レベル、第3記録レベルの少なくとも
4つの状態に設定することによりデータを書き込み可能
であり、 上記消去レベルと第2記録レベルの間に上記第1記録レベ
ルが設定され、 上記第1記録レベルと第3記録レベルの間に上記第2記録
レベルが設定され、 上記メモリアレイに対して所定のデータを書き込む際に
は、 まず、上記メモリアレイのメモリセル全体を消去レベル
に遷移させる消去動作を行い、 次に 第1記録レベルに設定すべきメモリセルのみを第1記
録レベルに遷移させる第1の書き込み動作を行い、さらに 、第2記録レベルに設定すべきメモリセルのみを
第2記録レベルに遷移させる第2の書き込み動作を行い、 最後に、第3記録レベルに設定すべきメモリセルのみを
第3記録レベルに遷移させる第3の書き込み動作を行うこ
とを特徴とする請求項8記載の多値メモリの記録方法。 - 【請求項10】 上記メモリセルはフラッシュメモリセ
ルであり、上記記録レベルは上記メモリセルの有するし
きい値電圧であることを特徴とする請求項8記載の多値
メモリの記録方法。 - 【請求項11】 複数のメモリセルを含むメモリアレイ
を有する多値メモリの記録方法であって、 上記各メモリセルは消去レベル、第1記録レベル、第2記
録レベル、第3記録レベルの少なくとも4つの状態に設定
することによりデータを書き込み可能であり、 上記消去レベルと第2記録レベルの間に上記第1記録レベ
ルが設定され、 上記第1記録レベルと第3記録レベルの間に上記第2記録
レベルが設定され、 上記メモリアレイに対して所定のデータを書き込む際に
は、 まず、上記メモリアレイのメモリセル全体を消去レベル
に遷移させる消去動作を行い、 次に、 第2記録レベルに設定すべきメモリセルのみを第2
記録レベルに遷移させる第1の書き込み動作を行い、さらに 、第1記録レベルに設定すべきメモリセルのみを
第1記録レベルに遷移させる第2の書き込み動作を行い、 最後に、第3記録レベルに設定すべきメモリセルのみを
第3記録レベルに遷移させる第3の書き込み動作を行うこ
とを特徴とする多値メモリの記録方法。 - 【請求項12】 複数のメモリセルを含むメモリアレイ
を有する多値メモリの記録方法であって、 上記各メモリセルは消去レベル、第1記録レベル、第2記
録レベル、第3記録レベルの少なくとも4つの状態に設定
することによりデータを書き込み可能であり、 上記消去レベルと第2記録レベルの間に上記第1記録レベ
ルが設定され、 上記第1記録レベルと第3記録レベルの間に上記第2記録
レベルが設定され、 上記メモリアレイに対して所定のデータを書き込む際に
は、 まず、上記メモリアレイのメモリセル全体を消去レベル
に遷移させる消去動作を行い、 次に、 第2記録レベルに設定すべきメモリセルのみを第2
記録レベルに遷移させる第1の書き込み動作を行い、さらに 、第3記録レベルに設定すべきメモリセルのみを
第3記録レベルに遷移させる第2の書き込み動作を行い、 最後に、第1記録レベルに設定すべきメモリセルのみを
第1記録レベルに遷移させる第3の書き込み動作を行うこ
とを特徴とする多値メモリの記録方法。 - 【請求項13】 上記メモリセルはフラッシュメモリセ
ルであり、上記記録レベルは上記メモリセルの有するし
きい値電圧であることを特徴とする請求項11または1
2記載の多値メモリの記録方法。 - 【請求項14】 電気的書込み消去を可能とし、3つの
記憶状態“0”、“1”、“2”を保持し得る複数のメ
モリセルを有するメモリアレイと、 該複数のメモリセルの記憶状態を変更するために上記メ
モリセルに書き込み動作を行う書込み回路を有し、 該書込み回路は上記メモリセルに記憶状態“2”を保持
させる際には、まず、記憶状態“0”とするための消去
動作を行い、次に、記憶状態“0”から記憶状態“1”
とするための書込み動作を行った後、更に、記憶状態
“1”から記憶状態“2”とするための書込み動作を行う
ことを特徴とする半導体記憶装置。 - 【請求項15】 電気的書込み消去を可能とし、3つの
しきい値により3つの記憶状態“0”、“1”、“2”
を保持し得る複数のメモリセルを有するメモリアレイ
と、 該複数のメモリセルの記憶状態を変更するために上記メ
モリセルに書き込み動作を行う書込み回路を有し、 上記“1”に対応するしきい値は、上記“0”に対応す
るしきい値と、“2”に対応するしきい値との間に存在
し、 該書込み回路は上記メモリセルに記憶状態“2”を保持
させる際には、まず、記憶状態“0”とするための消去
動作を行い、次に、記憶状態“0”から記憶状態“1”
とするための書込み動作を行った後、更に、記憶状態
“1”から記憶状態“2”とするための書込み動作を行う
ことを特徴とする半導体記憶装置。 - 【請求項16】 上記書込み回路は“0”の状態にある
複数のメモリセルに情報を記録する際には、該“0”の
状態にある複数のメモリセルの一部のみを“1”の状態
に変化させた後、“1”の状態にある複数のメモリセル
の一部のみを“2”の状態に変化させるための書込み動
作を行う請求項15に記載の半導体記憶装置。 - 【請求項17】 電気的書込み消去を可能とし、3つの
しきい値により3つの記憶状態“0”、“1”、“2”
を保持し得る複数のメモリセルを有するメモリアレイ
と、 該複数のメモリセルの記憶状態を変更するために上記メ
モリセルに書き込み動作を行う書込み回路を有し、 上記“1”に対応するしきい値は、上記“0”に対応す
るしきい値と、“2”に対応するしきい値との間に存在
し、 該書込み回路は複数のメモリセルに対して情報を記録す
る際には、まず、該複数のメモリセルを一括して“0”
の状態に変化させる消去動作を行い、次に、該“0”の
状態にある複数のメモリセルに情報を記録する際には、
該“0”の状態にある複数のメモリセルの一部のみを
“1”の状態に変化させる書込み動作を行った後、
“0”の状態にある複数のメモリセルの一部のみを
“2”の状態に変化させる書込み動作を行うことを特徴
とする半導体記憶装置。 - 【請求項18】 電気的書込み消去を可能とし、3つの
しきい値により3つの記憶状態“0”、“1”、“2”
を保持し得る複数のメモリセルを有するメモリアレイ
と、 該複数のメモリセルの記憶状態を変更するために上記メ
モリセルに書き込み動作を行う書込み回路を有し、 上記“1”に対応するしきい値は、上記“0”に対応す
るしきい値と、“2”に対応するしきい値との間に存在
し、 該書込み回路は上記メモリセルの記憶状態に変更するた
めに消去動作、第1及び第2の記録動作を順次実行し、 上記消去動作は、記憶状態を変更すべきメモリセルのし
きい値を上記“0”に対応するしきい値に設定し、 上記第1の記録動作は、記憶状態“1”または“2”を
保持するために上記“0”に対応するしきい値からしき
い値を動かすべきすべてのメモリセルに、記録パルスを
印加し、 上記第2の記録動作は、上記第1の記録動作により記録
パルスが印加されたメモリセルの少なくとも一つに、記
録パルスを印加し、 上記第1の記録動作中にはメモリセルのしきい値状態を
検出するために第1のべリファイ信号を用いた第1のベ
リファイ動作を行い、 上記第2の記録動作中にはメモリセルのしきい値状態を
検出するために第2のべリファイ信号を用いた第2のべ
リファイ動作を行うことを特徴とする半導体記憶装置。 - 【請求項19】 上記メモリセルは不揮発性であること
を特徴とする請求項18に記載の半導体記憶装置。 - 【請求項20】 上記第1及び第2のベリファイ信号は
異なる信号であることを特徴とする請求項18または1
9に記載の半導体記憶装置。 - 【請求項21】 上記第1及び第2の記録動作はそれぞ
れ複数の記録パルスをメモリセルに印加することを特徴
とする請求項18乃至20のいずれかに記載の半導体記
憶装置。 - 【請求項22】 上記第1の記録動作において書込みの
ためにメモリセルに 印加されるパルスと、上記第2の記
録動作において書込みのためにメモリセルに印加される
パルスとは、同じ波形パルスを含むことを特徴とする請
求項18乃至20のいずれかに記載の半導体記憶装置。 - 【請求項23】 上記第1の記録動作により、記憶状態
“1”または“2”を保持するために上記“0”に対応
するしきい値からしきい値を動かすべきすべてのメモリ
セルが所定の状態に設定された後に、上記第2の記録動
作が開始されることを特徴とする請求項18乃至22の
いずれかに記載の半導体記憶装置。 - 【請求項24】 しきい値の設定により少なくとも3つ
の記憶状態を保持し得る複数のメモリセルを有し、情報
を電気的に書込み消去可能な不揮発性のメモリアレイ
と、 上記メモリセルのそれぞれに接続されたワード線と、 上記複数のメモリセルのしきい値を設定するために書き
込み動作を行う書込み回路と、 上記メモリアレイに書き込むべき情報を入力するための
入力回路と、 上記入力回路からの情報を上記書込み回路に伝達する回
路系を有し、 上記書込み回路は上記メモリセルに記憶状態を保持させ
るための書込み動作として、消去動作、第1の記録動作
及び第2の記録動作を順次実行し、 上記消去動作は、上記情報を電気的に書き込むべき対象
となるメモリセルのしきい値を初期設定範囲内に設定
し、 上記第1の記録動作は、上記ワード線に記録パルスを与
えることによって、上記初期設定範囲内にしきい値が設
定されたメモリセルの少なくとも一部のメモリセルのし
きい値を、第1の範囲内に設定変更し、 上記第2の記録動作は、上記ワード線に記録パルスを与
えることによって、上記第1の範囲内にしきい値が設定
されたメモリセルの少なくとも一部のメモリセルのしき
い値を、第2の範囲内に設定変更し、 上記第1の記録動作中にメモリセルのしきい値状態を検
出するために第1のべリファイ信号を用いた第1のベリ
ファイ動作を行い、 上記第2の記録動作中にメモリセルのしきい値状態を検
出するために第2のべリファイ信号を用いた第2のべリ
ファイ動作を行うことを特徴とする半導体記憶 装置。 - 【請求項25】 上記第1及び第2のベリファイ信号は
異なる信号であることを特徴とする請求項24に記載の
半導体記憶装置。 - 【請求項26】 上記第1の記録動作において書込みの
ためにメモリセルに印加されるパルスと、上記第2の記
録動作において書込みのためにメモリセルに印加される
パルスとは、同じ波形パルスを含むことを特徴とする請
求項24または25に記載の半導体記憶装置。 - 【請求項27】 上記第1及び第2の記録動作において
メモリセルのしきい値の動く方向は同一であることを特
徴とする請求項24乃至26のいずれかに記載の半導体
記憶装置。 - 【請求項28】 しきい値の設定により少なくとも3つ
の記憶状態を保持し得る複数のメモリセルを有し、所定
の情報を格納する電気的に書込み消去可能な不揮発性の
メモリアレイと、 上記所定の情報を格納すべくメモリセルのしきい値を設
定するために、上記複数のメモリセルに対して書込み動
作を行う書込み回路とを有し、 上記書込み回路は、上記メモリセルに所定の情報を格納
するために、消去動作により所定範囲のメモリセル全て
のしきい値を消去領域内へ移動させ、その後、メモリセ
ルのしきい値を第1の記録動作により上記消去領域から
第1の領域内へ移動させ、その後、メモリセルのしきい
値を第2の記録動作により上記第1の領域から第2の領
域内へ移動させ、 上記第1の記録動作は、上記メモリセルに記録パルスを
与えることによって、上記所定の情報を格納するため
に、上記消去領域内からしきい値を移動させるべき第1
のグループのメモリセルのしきい値を変化せしめ、 上記第2の記録動作は、上記メモリセルに記録パルスを
与えることによって、上記所定の情報を格納するため
に、上記第1の領域内からしきい値を移動させるべき第
2のグループのメモリセルのしきい値を変化せしめ、 上記第1の記録動作中に第1のべリファイ信号を用いてメ
モリセルのデータを読み出す第1のベリファイ動作を行
うことにより、第1のグループのメモリセルのしきい値
を上記第1の領域内に確定し、 上記第2の記録動作中に第2のべリファイ信号を用いて
メモリセルのデータを読み出す第2のベリファイ動作を
行うことにより、第2のグループのメモリセルのしきい
値を上記第2の領域内に確定することを特徴とする半導
体記憶装置。 - 【請求項29】 所定のメモリセルは上記第1及び第2
のグループの双方に属することを特徴とする請求項28
に記載の半導体記憶装置。 - 【請求項30】 上記第1及び第2のベリファイ信号は
異なる信号であることを特徴とする請求項28または2
9に記載の半導体記憶装置。 - 【請求項31】 上記第1の記録動作において書込みの
ためにメモリセルに印加されるパルスと、上記第2の記
録動作において書込みのためにメモリセルに印加される
パルスとは、同じ波形パルスを含むことを特徴とする請
求項28乃至30のいずれかに記載の半導体記憶装置。 - 【請求項32】 上記第1及び第2の記録動作において
メモリセルのしきい値の動く方向は同一であることを特
徴とする請求項28乃至31のいずれかに記載の半導体
記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4816298A JP2923643B2 (ja) | 1998-02-27 | 1998-02-27 | 多値メモリの記録方法および半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4816298A JP2923643B2 (ja) | 1998-02-27 | 1998-02-27 | 多値メモリの記録方法および半導体記憶装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP52340196A Division JP2844393B2 (ja) | 1995-01-31 | 1995-11-07 | 不揮発性記憶装置のリフレッシュ方法 |
Related Child Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18233398A Division JP3800466B2 (ja) | 1998-06-29 | 1998-06-29 | 半導体記憶装置 |
JP10182307A Division JPH1173789A (ja) | 1998-06-29 | 1998-06-29 | 半導体不揮発性メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1125682A JPH1125682A (ja) | 1999-01-29 |
JP2923643B2 true JP2923643B2 (ja) | 1999-07-26 |
Family
ID=12795698
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4816298A Expired - Lifetime JP2923643B2 (ja) | 1998-02-27 | 1998-02-27 | 多値メモリの記録方法および半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2923643B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100470575B1 (ko) | 1995-01-31 | 2005-06-27 | 가부시끼가이샤 히다치 세이사꾸쇼 | 불휘발성메모리 |
JP4010400B2 (ja) | 2002-06-14 | 2007-11-21 | シャープ株式会社 | 半導体記憶装置およびデータ書き込み制御方法 |
JP2005092923A (ja) | 2003-09-12 | 2005-04-07 | Renesas Technology Corp | 半導体記憶装置 |
US8792284B2 (en) | 2010-08-06 | 2014-07-29 | Semiconductor Energy Laboratory Co., Ltd. | Oxide semiconductor memory device |
JP2012079399A (ja) | 2010-09-10 | 2012-04-19 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
US8686415B2 (en) | 2010-12-17 | 2014-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US8792272B2 (en) * | 2012-01-30 | 2014-07-29 | HGST Netherlands B.V. | Implementing enhanced data partial-erase for multi-level cell (MLC) memory using threshold voltage-drift or resistance drift tolerant moving baseline memory data encoding |
JP6538426B2 (ja) | 2014-05-30 | 2019-07-03 | 株式会社半導体エネルギー研究所 | 半導体装置及び電子機器 |
-
1998
- 1998-02-27 JP JP4816298A patent/JP2923643B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH1125682A (ja) | 1999-01-29 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080507 Year of fee payment: 9 |
|
S111 | Request for change of ownership or part of ownership |
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