JP2922451B2 - Signal processing device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、積和演算型の処理
のための信号処理装置、特にディジタルフィルターに関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal processing apparatus for a product-sum operation, and more particularly to a digital filter.

【０００２】[0002]

【従来の技術】特開昭５８−１６２１２０号公報には、
トランスバーサルフィルタとして機能する信号処理装置
が開示されている。この信号処理装置は、複数の信号処
理要素（Signal Processing Element ：ＳＰＥ）を縦続
接続してなり、入力データ信号を転送するための第１パ
スと、該入力データ信号の処理結果を転送するための第
２パスとを備えたものである。複数のＳＰＥの各々は、
第１パス上に配置された第１入力と、第２パス上に配置
された第２入力とを備えている。更に、各ＳＰＥは、第
１入力を介して順次供給された３個のデータ信号をそれ
ぞれ保持するための３個のラッチと、該３個のラッチに
保持された３個のデータ信号を順次選択するための第１
セレクタと、該第１セレクタに対応して３個の係数を順
次選択するための第２セレクタと、第１セレクタで選択
されたデータ信号と第２セレクタで選択された係数との
積を順次求めるための乗算器と、該乗算器で得られた３
個の積を累算するためのアキュムレータと、該アキュム
レータの累算結果と第２入力を介して供給されたデータ
信号との和すなわち部分和を求めるための加算器とを備
えている。第１パス上にシフトレジスタを構成するよう
に、各ＳＰＥの３個のラッチのうちの最終段のラッチに
保持されたデータ信号は、次段のＳＰＥの第１入力へ供
給される。また、各ＳＰＥの加算器で得られた部分和を
表わすデータ信号は、次段のＳＰＥの第２入力へ供給さ
れる。９タップのトランスバーサルフィルタを実現する
ためには、３個のＳＰＥが縦続接続される。2. Description of the Related Art JP-A-58-162120 discloses that
A signal processing device functioning as a transversal filter is disclosed. The signal processing device includes a plurality of signal processing elements (SPEs) connected in cascade, a first path for transferring an input data signal, and a first path for transferring a processing result of the input data signal. And a second pass. Each of the plurality of SPEs
It has a first input located on a first path and a second input located on a second path. Further, each SPE selects three latches for respectively holding three data signals sequentially supplied via the first input, and sequentially selects the three data signals held in the three latches. The first to do
A selector, a second selector for sequentially selecting three coefficients corresponding to the first selector, and a product of the data signal selected by the first selector and the coefficient selected by the second selector is sequentially obtained. And a multiplier obtained by the multiplier.
An accumulator for accumulating the products is provided, and an adder for obtaining a sum, that is, a partial sum, of the accumulation result of the accumulator and the data signal supplied through the second input. The data signal held in the last latch among the three latches of each SPE is supplied to the first input of the next SPE so as to constitute a shift register on the first pass. The data signal representing the partial sum obtained by the adder of each SPE is supplied to the second input of the next-stage SPE. In order to realize a 9-tap transversal filter, three SPEs are cascaded.

【０００３】[0003]

【発明が解決しようとする課題】さて、テレビジョンで
は、垂直フィルター処理と水平フィルター処理とを連続
して行なうなど、映像データ信号に一連の処理を施す必
要がある。また、異なる放送方式の映像データ信号を１
つの信号処理装置で処理できることが強く望まれてい
る。In a television, it is necessary to perform a series of processes on a video data signal, such as performing a vertical filter process and a horizontal filter process continuously. Also, video data signals of different broadcasting systems are
It is strongly desired that the signal can be processed by one signal processing device.

【０００４】しかしながら、各々上記のような内部構成
を備えた複数のＳＰＥを縦続接続してなる信号処理装置
は柔軟性に欠けるという問題があった。１つの信号処理
装置を構成した後では、ＳＰＥの接続数に応じてフィル
ター処理のタップ数が固定されるからである。例えば、
３個のＳＰＥからなる信号処理装置は９タップフィルタ
ー専用の信号処理装置であって、これを連続した３個の
３タップフィルターとして機能させることはできない。However, there is a problem that a signal processing apparatus in which a plurality of SPEs each having the above-described internal configuration are connected in cascade lacks flexibility. This is because, after configuring one signal processing device, the number of taps of the filter processing is fixed according to the number of connected SPEs. For example,
The signal processing device including the three SPEs is a signal processing device dedicated to the 9-tap filter, and cannot function as a continuous three-tap filter.

【０００５】本発明の目的は、入力データ信号を転送す
るための第１パスと、入力データ信号の処理結果を転送
するための第２パスとを構成するように縦続接続された
複数の処理要素を備えた信号処理装置の柔軟性を向上さ
せることにある。An object of the present invention is to provide a plurality of processing elements cascaded to form a first path for transferring an input data signal and a second path for transferring a processing result of the input data signal. The object of the present invention is to improve the flexibility of a signal processing device provided with

【０００６】[0006]

【課題を解決するための手段】上記目的を達成するため
に、本発明は、第２パスから第１パスへのバイパスを各
処理要素に設け、制御情報に応じて該バイパスを使用し
あるいは使用しないこととしたものである。具体的に
は、本発明では、第１パス上に配置された第１入力と、
該第１入力を介して供給されたデータ信号を保持するた
めのデータ保持回路と、該データ保持回路に保持された
データ信号と他のデータ信号との演算結果を求めるため
の演算回路と、該演算回路に前記他のデータ信号を供給
するために第２パス上に配置された第２入力と、前記演
算回路で求められた演算結果を保持しかつ該保持した演
算結果を第２パスへ供給するための演算結果レジスタ
と、前記データ保持回路に保持されたデータ信号と前記
演算結果レジスタに保持された演算結果とのうちのいず
れかを第１パスへ供給するための出力選択回路と、前記
データ保持回路、演算回路、演算結果レジスタ及び出力
選択回路の各々の動作を制御するための処理制御回路と
を各処理要素に設けることとした。In order to achieve the above object, the present invention provides a bypass from a second path to a first path in each processing element, and uses or uses the bypass according to control information. It was decided not to. Specifically, in the present invention, a first input arranged on a first path,
A data holding circuit for holding a data signal supplied via the first input, an operation circuit for obtaining an operation result of the data signal held by the data holding circuit and another data signal, A second input arranged on a second path for supplying the another data signal to an arithmetic circuit, holding an arithmetic result obtained by the arithmetic circuit, and supplying the held arithmetic result to the second path An output result circuit for supplying one of a data signal held in the data holding circuit and an operation result held in the operation result register to a first path; A processing control circuit for controlling the operation of each of the data holding circuit, the arithmetic circuit, the arithmetic result register, and the output selection circuit is provided for each processing element.

【０００７】[0007]

【発明の実施の形態】以下、本発明の実施例に係る信号
処理装置について、図面を参照しながら説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a signal processing device according to an embodiment of the present invention will be described with reference to the drawings.

【０００８】（実施例１）図１は、本発明の第１の実施
例に係る信号処理装置の全体構成を示している。この信
号処理装置は、テレビジョンの映像データ信号の垂直フ
ィルター処理と水平フィルター処理とを連続して行なう
際に用いられるものであって、互いに隣接する３ライン
のデータ信号を供給するためのラインメモリ７０と、３
個の信号処理要素（ＳＰＥ）１ａ，１ｂ，１ｂが縦続接
続されてなる信号処理ユニット８０とを備えている。１
段目の信号処理要素１ａをＳＰＥ１、２段目の信号処理
要素１ｂをＳＰＥ２、３段目の信号処理要素１ｂをＳＰ
Ｅ３とそれぞれ呼ぶことにする。ＳＰＥ１は、ラインメ
モリ７０から３つのラインデータ信号の供給を受ける３
つの第１入力８１と、１つの第２入力１６とを有する。
ＳＰＥ２及びＳＰＥ３はそれぞれ、１つの第１入力８１
と、１つの第２入力１６とを有する。FIG. 1 shows the overall configuration of a signal processing apparatus according to a first embodiment of the present invention. The signal processing apparatus is used when performing vertical filtering and horizontal filtering of a video data signal of a television continuously, and is a line memory for supplying data signals of three lines adjacent to each other. 70 and 3
And a signal processing unit 80 in which a plurality of signal processing elements (SPE) 1a, 1b, 1b are connected in cascade. 1
The first stage signal processing element 1a is SPE1, the second stage signal processing element 1b is SPE2, and the third stage signal processing element 1b is SP
E3. The SPE 1 receives supply of three line data signals from the line memory 70.
It has one first input 81 and one second input 16.
SPE2 and SPE3 each have one first input 81
And one second input 16.

【０００９】図２は、図１中のＳＰＥ１の内部構成を示
している。ＳＰＥ１は、データ保持回路２ａと、積和演
算回路３と、演算結果レジスタ４と、処理制御回路５
と、入力選択回路６と、出力選択回路７と、乗算制御回
路１５とを備えている。FIG. 2 shows the internal configuration of the SPE 1 in FIG. The SPE 1 includes a data holding circuit 2a, a product-sum operation circuit 3, an operation result register 4, a processing control circuit 5,
, An input selection circuit 6, an output selection circuit 7, and a multiplication control circuit 15.

【００１０】データ保持回路２ａは、各々第１入力８１
から同時に供給された３つのデータ信号を保持するため
の第１ラッチ８ａ、第２ラッチ９ａ及び第３ラッチ１０
ａから構成されている。これら第１、第２及び第３ラッ
チ８ａ，９ａ，１０ａは縦続接続されていて、３つの第
１入力８１のうちの１つからのデータ信号が第１ラッチ
８ａに入力され、第１ラッチ８ａの保持するデータ信号
が第２ラッチ９ａに、また第２ラッチ９ａのデータ信号
が第３ラッチ１０ａにそれぞれ転送されるようになって
いる。Each of the data holding circuits 2a has a first input 81
Latch 8a, second latch 9a, and third latch 10 for holding three data signals simultaneously supplied from
a. The first, second and third latches 8a, 9a and 10a are cascaded, and a data signal from one of the three first inputs 81 is input to the first latch 8a and the first latch 8a Is transferred to the second latch 9a, and the data signal of the second latch 9a is transferred to the third latch 10a.

【００１１】積和演算回路３は、データ保持回路２ａの
データ信号と所定の２のべき乗の数（例えば、 1/2， 1
/4， 1/8，1/16，…）との乗算を行なうとともに、その
乗算で得られた積と第２入力１６から供給されたデータ
信号との加算を行なうものであり、データ選択回路１１
と、第１シフタ１２と、第２シフタ１３と、加算器１４
とを有する。データ選択回路１１は、データ保持回路２
ａの３つのデータ信号のうちの１つを選択して該選択し
た１つのデータ信号を第１及び第２シフタ１２，１３へ
供給したり、データ保持回路２ａの３つのデータ信号の
うちの２つを選択して該選択した２つのデータ信号を第
１及び第２シフタ１２，１３へ分配したりするものであ
る。第１及び第２シフタ１２，１３は、各々データ選択
回路１１から供給されたデータ信号に一定量のシフト処
理を施す。加算器１４は、第１及び第２シフタ１２，１
３並びに入力選択回路６からそれぞれ与えられた３つの
データ信号の間で加減算を行なうものであって、その演
算結果は演算結果レジスタ４に格納される。The sum-of-products arithmetic circuit 3 includes a data signal of the data holding circuit 2a and a predetermined power of two (for example, 1/2, 1).
/ 4, 1/8, 1/16,...), And addition of the product obtained by the multiplication and the data signal supplied from the second input 16. 11
, A first shifter 12, a second shifter 13, and an adder 14
And The data selection circuit 11 includes the data holding circuit 2
a and selects one of the three data signals and supplies the selected one of the data signals to the first and second shifters 12 and 13, or selects two of the three data signals of the data holding circuit 2a. One is selected, and the selected two data signals are distributed to the first and second shifters 12 and 13. The first and second shifters 12 and 13 respectively perform a certain amount of shift processing on the data signal supplied from the data selection circuit 11. The adder 14 includes first and second shifters 12, 1
3 for performing addition and subtraction between the three data signals respectively supplied from the input selection circuit 6, and the operation result is stored in the operation result register 4.

【００１２】入力選択回路６は、第２入力１６から供給
されたデータ信号と演算結果レジスタ４に格納されてい
る演算結果とのうちのいずれか一方を選択して加算器１
４へ供給するものである。出力選択回路７は、データ保
持回路２ａに保持されている３つのデータ信号と演算結
果レジスタ４に格納されている演算結果とのうちのいず
れか１つを選択してＳＰＥ２の第１入力８１へ供給する
ものである。演算結果レジスタ４に格納されている演算
結果は、ＳＰＥ２の第２入力１６へも供給される。乗算
制御回路１５は、第２入力１６から供給されたデータ信
号に応じて第１及び第２シフタ１２，１３におけるシフ
ト量を制御するものである。処理制御回路５は、データ
保持回路２ａ、積和演算回路３、演算結果レジスタ４、
入力選択回路６、出力選択回路７及び乗算制御回路１５
の各々の動作を制御するものである。The input selection circuit 6 selects one of the data signal supplied from the second input 16 and the operation result stored in the operation result register 4 and selects the adder 1
4. The output selection circuit 7 selects any one of the three data signals held in the data holding circuit 2a and the operation result stored in the operation result register 4 and sends the selected signal to the first input 81 of the SPE 2. Supply. The operation result stored in the operation result register 4 is also supplied to the second input 16 of the SPE 2. The multiplication control circuit 15 controls a shift amount in the first and second shifters 12 and 13 according to the data signal supplied from the second input 16. The processing control circuit 5 includes a data holding circuit 2a, a product-sum operation circuit 3, an operation result register 4,
Input selection circuit 6, output selection circuit 7, and multiplication control circuit 15
Are controlled.

【００１３】図３は、処理制御回路５の内部構成を示し
ている。処理制御回路５は、制御情報を読み出し可能に
格納する複数の制御レジスタ９１と、該複数の制御レジ
スタ９１へ制御情報を書き込むための書き込み回路９７
と、該複数の制御レジスタ９１から制御情報を読み出す
ための読み出し回路９２とを備えている。書き込み回路
９７には、書き込み対象の制御レジスタ９１を指定する
ためのアドレスがアドレスバス１２１を介して、書き込
むべき制御情報を示すデータがデータバス１２２を介し
て、書き込み制御信号が信号線１２３を介してそれぞれ
与えられる。各制御レジスタ９１は、第１のシフトフィ
ールドＳＦ１と、第２のシフトフィールドＳＦ２と、演
算フィールドＥＸと、制御フィールドＣＴＲＬとからな
っている。第１のシフトフィールドＳＦ１には第１シフ
タ１２のシフト量が、第２のシフトフィールドＳＦ２に
は第２シフタ１３のシフト量がそれぞれ格納される。演
算フィールドＥＸには、加算器１４の演算則を指定する
情報や乗算制御回路１５の起動情報が格納される。制御
フィールドＣＴＲＬには、データ保持回路２ａ、演算結
果レジスタ４、入力選択回路６、出力選択回路７及びデ
ータ選択回路１１を制御するための情報が格納される。
読み出し回路９２には、信号線１２４を介してクロック
信号が与えられる。読み出し回路９２は、与えられたク
ロック信号に同期して所定数の制御レジスタ９１から制
御情報をサイクリックに読み出す。読み出された制御レ
ジスタ９１の各フィールドの内容は、それぞれ制御信号
９３，９４，９５，９６として出力される。FIG. 3 shows the internal configuration of the processing control circuit 5. The processing control circuit 5 includes a plurality of control registers 91 for storing control information in a readable manner, and a write circuit 97 for writing control information to the plurality of control registers 91.
And a readout circuit 92 for reading out control information from the plurality of control registers 91. In the write circuit 97, an address for designating the control register 91 to be written is provided via the address bus 121, data indicating control information to be written is provided via the data bus 122, and a write control signal is provided via the signal line 123. Are given respectively. Each control register 91 includes a first shift field SF1, a second shift field SF2, an operation field EX, and a control field CTRL. The first shift field SF1 stores the shift amount of the first shifter 12, and the second shift field SF2 stores the shift amount of the second shifter 13, respectively. In the operation field EX, information for specifying the operation rule of the adder 14 and activation information of the multiplication control circuit 15 are stored. The control field CTRL stores information for controlling the data holding circuit 2a, the operation result register 4, the input selection circuit 6, the output selection circuit 7, and the data selection circuit 11.
The read circuit 92 is supplied with a clock signal through the signal line 124. The read circuit 92 cyclically reads control information from a predetermined number of control registers 91 in synchronization with a given clock signal. The contents of each field of the read control register 91 are output as control signals 93, 94, 95, and 96, respectively.

【００１４】なお、処理制御回路５がシフタ１２，１３
のシフト量を制御するのはデータ信号と定数との乗算を
実行する場合であって、データ信号同士の乗算の場合に
は乗算制御回路１５が用いられる。後者の場合には、被
乗数がデータ保持回路２ａに保持され、乗数が第２入力
１６から乗算制御回路１５に与えられる。乗算制御回路
１５は、乗数の各ビットを調べ、各ビットの値に応じて
シフタ１２，１３による被乗数のシフト量を制御する。
加算器１４による加算の結果を該加算器１４で累算する
ことによって、被乗数と乗数との乗算が実行される。The processing control circuit 5 includes shifters 12 and 13
Is controlled when multiplication of a data signal and a constant is performed. In the case of multiplication between data signals, a multiplication control circuit 15 is used. In the latter case, the multiplicand is held in the data holding circuit 2a, and the multiplier is given from the second input 16 to the multiplication control circuit 15. The multiplication control circuit 15 checks each bit of the multiplier and controls the shift amount of the multiplicand by the shifters 12 and 13 according to the value of each bit.
By multiplying the result of the addition by the adder 14 with the adder 14, the multiplication of the multiplicand and the multiplier is executed.

【００１５】図４は、図１中のＳＰＥ２及びＳＰＥ３の
内部構成を示している。図４のＳＰＥが有するデータ保
持回路２ｂは、第１入力８１から順次供給された３つの
データ信号を保持するための第１ラッチ８ｂ、第２ラッ
チ９ｂ及び第３ラッチ１０ｂから構成されている。その
他の構成は図２のＳＰＥ１と同じであるので、該ＳＰＥ
１と同じ機能を有するブロックには同じ符号を付して示
し、その説明は省略する。FIG. 4 shows the internal configuration of SPE2 and SPE3 in FIG. The data holding circuit 2b included in the SPE of FIG. 4 includes a first latch 8b, a second latch 9b, and a third latch 10b for holding three data signals sequentially supplied from the first input 81. Other configurations are the same as SPE1 of FIG.
Blocks having the same function as 1 are denoted by the same reference numerals, and description thereof will be omitted.

【００１６】ここで、図１の信号処理装置を用いて実現
される３つの具体的な処理例について説明する。Here, three specific processing examples realized using the signal processing device of FIG. 1 will be described.

【００１７】−処理例１．１− まず、係数が 1/4， 1/2， 1/4である３タップの垂直フ
ィルター処理をＳＰＥ１で行ない、次いで係数が3/16，
5/8，3/16である３タップの水平フィルター処理をＳＰ
Ｅ２で行なう例を説明する。この場合には、ＳＰＥ１の
３つの制御レジスタ９１の各々の第１のシフトフィール
ドＳＦ１に値２、１、２が書き込まれる。また、ＳＰＥ
２の３つの制御レジスタ９１の各々の第１のシフトフィ
ールドＳＦ１に値３、１、３が、該３つの制御レジスタ
９１の各々の第２のシフトフィールドＳＦ２に値４、
３、４がそれぞれ書き込まれる。Processing Example 1.1 First, a 3-tap vertical filter processing with coefficients of 1/4, 1/2, and 1/4 is performed by the SPE1, and then a coefficient of 3/16,
3/8 tap horizontal filter processing of 5/8 and 3/16
An example performed in E2 will be described. In this case, the values 2, 1, and 2 are written in the first shift field SF1 of each of the three control registers 91 of SPE1. Also, SPE
2, the value 3, 1, 3 in the first shift field SF1 of each of the three control registers 91, and the value 4, 4, in the second shift field SF2 of each of the three control registers 91.
3 and 4 are written respectively.

【００１８】図５は、本処理例を示すタイミング図であ
る。ＳＰＥ１では、サイクルＴ１のときに、第１ラッチ
８ａにデータ信号ｉ（３）を、第２ラッチ９ａにデータ
信号ｊ（３）を、第３ラッチ１０ａにデータ信号ｋ
（３）をそれぞれ入力して保持する。そして、データ選
択回路１１により、第１ラッチ８ａのデータ信号ｉ
（３）を選択して第１及び第２シフタ１２，１３にそれ
ぞれ出力する。第１シフタ１２は、データ信号ｉ（３）
を２ビットだけ右にシフトして加算器１４に出力する。
つまり、第１シフタ１２は、２のマイナス２乗の数であ
る 1/4とデータ信号ｉ（３）との積 1/4×ｉ（３）を出
力する。第２シフタ１３は０を出力する。演算結果レジ
スタ４の内容は予めゼロクリアされており、入力選択回
路６は演算結果レジスタ４から得られた０を加算器１４
に与える。加算器１４は、０にシフタ１２，１３からの
２つの値 1/4×ｉ（３），０を加算して出力する。この
出力の値は1/4×ｉ（３）となる。そして、次のサイク
ルＴ２において、加算器１４の出力1/4×ｉ（３）を演
算結果レジスタ４に格納する。なお、ここでは第２シフ
タ１３が０を出力するものとしているが、その代わりに
加算器１４が第２シフタ１３の出力を無視するようにし
てもよい。サイクルＴ２では、データ選択回路１１によ
り第２ラッチ９ａのデータ信号ｊ（３）を選択して両シ
フタ１２，１３にそれぞれ出力する。第１シフタ１２
は、データ信号ｊ（３）を１ビットだけ右にシフトし
て、 1/2×ｊ（３）を出力する。第２シフタ１３は０を
出力する。このとき、入力選択回路６は、演算結果レジ
スタ４に格納された演算結果 1/4×ｉ（３）を選択して
加算器１４に与える。加算器１４は演算結果レジスタ４
の内容 1/4×ｉ（３）にシフタ１２，１３からの各値 1
/2×ｊ（３），０を加算して出力する。この出力の値 1
/4×ｉ（３）＋ 1/2×ｊ（３）は、次のサイクルＴ３に
おいて演算結果レジスタ４に格納される。サイクルＴ３
では、データ選択回路１１により、第３ラッチ１０ａの
データ信号ｋ（３）を選択する。第１シフタ１２はデー
タ信号ｋ（３）を右に２ビットだけシフトして、その結
果の値 1/4×ｋ（３）を加算器１４に出力する。第２シ
フタ１３は０を出力する。このとき、入力選択回路６
は、演算結果レジスタ４に格納された演算結果を選択し
て加算器１４に与える。加算器１４は演算結果レジスタ
４の内容にシフタ１２，１３の値 1/4×ｋ（３），０を
加算して、 1/4×ｉ（３）＋ 1/2×ｊ（３）＋ 1/4×ｋ
（３）を出力する。そして、次のサイクルＴ４におい
て、その演算結果を演算結果レジスタ４に格納する。こ
の値が、 1/4， 1/2， 1/4を係数とする３タップ垂直フ
ィルター処理の結果である。この値をｍ（３）とする。
また、このサイクルＴ４では、新たなデータ信号ｉ
（４），ｊ（４），ｋ（４）をラッチ８ａ，９ａ，１０
ａに入力する。そして、データ信号ｉ（３），ｊ
（３），ｋ（３）に対するサイクルＴ１，Ｔ２，Ｔ３の
処理と同様の処理をサイクルＴ４，Ｔ５，Ｔ６で繰り返
し、サイクルＴ７のときに、その垂直フィルター処理の
結果ｍ（４）を演算結果レジスタ４に格納する。FIG. 5 is a timing chart showing this processing example. In the SPE1, in the cycle T1, the data signal i (3) is supplied to the first latch 8a, the data signal j (3) is supplied to the second latch 9a, and the data signal k (k) is supplied to the third latch 10a.
(3) is input and held. Then, the data signal i of the first latch 8a is output by the data selection circuit 11.
(3) is selected and output to the first and second shifters 12 and 13, respectively. The first shifter 12 outputs the data signal i (3)
Is shifted right by 2 bits and output to the adder 14.
That is, the first shifter 12 outputs a product 1/4 × i (3) of the data signal i (3) and 1/4, which is the number of 2 minus 2 squared. The second shifter 13 outputs 0. The contents of the operation result register 4 are cleared to zero in advance, and the input selection circuit 6 adds 0 obtained from the operation result register 4 to the adder 14.
Give to. The adder 14 adds two values 1/4 × i (3), 0 from the shifters 12, 13 to 0, and outputs the result. The value of this output is 1/4 × i (3). Then, in the next cycle T2, the output 1/4 × i (3) of the adder 14 is stored in the operation result register 4. Here, the second shifter 13 outputs 0, but instead, the adder 14 may ignore the output of the second shifter 13. In the cycle T2, the data signal j (3) of the second latch 9a is selected by the data selection circuit 11 and output to both the shifters 12 and 13, respectively. First shifter 12
Shifts the data signal j (3) right by one bit and outputs 1/2 × j (3). The second shifter 13 outputs 0. At this time, the input selection circuit 6 selects the operation result 1/4 × i (3) stored in the operation result register 4 and supplies the result to the adder 14. The adder 14 calculates the operation result register 4
Contents of 1/4 × i (3) from shifters 12 and 13
/ 2 × j (3), 0 is added and output. The value of this output 1
/ 4 × i (3) + 1/2 × j (3) is stored in the operation result register 4 in the next cycle T3. Cycle T3
Then, the data signal k (3) of the third latch 10a is selected by the data selection circuit 11. The first shifter 12 shifts the data signal k (3) to the right by two bits and outputs the resulting value 1/4 × k (3) to the adder 14. The second shifter 13 outputs 0. At this time, the input selection circuit 6
Selects the operation result stored in the operation result register 4 and supplies the result to the adder 14. The adder 14 adds the values 1/4 × k (3) and 0 of the shifters 12 and 13 to the contents of the operation result register 4 to obtain 1/4 × i (3) + 1/2 × j (3) + 1/4 × k
(3) is output. Then, in the next cycle T4, the operation result is stored in the operation result register 4. This value is the result of the 3-tap vertical filter processing using coefficients of 1/4, 1/2, and 1/4. This value is set to m (3).
In this cycle T4, a new data signal i
(4), j (4), k (4) are latched by latches 8a, 9a, 10
Input to a. Then, the data signal i (3), j
(3), processing similar to the processing in cycles T1, T2, and T3 for k (3) is repeated in cycles T4, T5, and T6, and in cycle T7, the result m (4) of the vertical filter processing is calculated. Stored in register 4.

【００１９】ＳＰＥ２では、サイクルＴ４，Ｔ７，…の
ときに第１ラッチ８ｂの値ｍ（２），ｍ（３），…を第
２ラッチ９ｂに、また第２ラッチ９ｂの値ｍ（１），ｍ
（２），…を第３ラッチ１０ｂにそれぞれ転送する。一
方、第１ラッチ８ｂには、ＳＰＥ１において出力選択回
路７により選択した演算結果レジスタ４のデータ信号ｍ
（３），ｍ（４），…を順次入力する。そして、サイク
ルＴ４のときには、垂直フィルター処理された結果とし
ての３つのデータ信号ｍ（３），ｍ（２），ｍ（１）を
第１、第２及び第３ラッチ８ｂ，９ｂ，１０ｂに保持さ
せるとともに、データ選択回路１１により、第３ラッチ
１０ｂのデータ信号ｍ（１）を選択して両シフタ１２，
１３にそれぞれ出力する。このデータ信号ｍ（１）を、
第１シフタ１２により右に３ビットだけ、また第２シフ
タ１３により右に４ビットだけそれぞれシフトして加算
器１４に出力する。加算器１４はシフタ１２，１３の両
出力 1/8×ｍ（１），1/16×ｍ（１）を加算し、その結
果の値3/16×ｍ（１）を、次のサイクルＴ５で演算結果
レジスタ４に格納する。サイクルＴ５では、第２ラッチ
９ｂのデータ信号ｍ（２）をシフタ１２，１３でそれぞ
れ右に１ビット及び３ビットずつシフトした後、加算器
１４に入力する。このとき、入力選択回路６は、演算結
果レジスタ４に格納された演算結果を選択して加算器１
４に与える。加算器１４では、演算結果レジスタ４の値
3/16×ｍ（１）と、両シフタ１２，１３の２つの値 1/2
×ｍ（２）， 1/8×ｍ（２）とを加算する。その結果の
値3/16×ｍ（１）＋ 5/8×ｍ（２）は、次のサイクルＴ
６で演算結果レジスタ４に格納される。サイクルＴ６で
は、第１ラッチ８ｂのデータ信号ｍ（３）を、シフタ１
２，１３でそれぞれ右に３ビット及び４ビットずつシフ
トして加算器１４に入力する。このとき、入力選択回路
６は、演算結果レジスタ４に格納された演算結果を選択
して加算器１４に与える。加算器１４では、演算結果レ
ジスタ４の値3/16×ｍ（１）＋ 5/8×ｍ（２）と、両シ
フタ１２，１３の２つの値 1/8×ｍ（３），1/16×ｍ
（３）とを加算し、その結果の値3/16×ｍ（１）＋ 5/8
×ｍ（２）＋3/16×ｍ（３）を、次のサイクルＴ７で演
算結果レジスタ４に格納する。この値が、3/16， 5/8，
3/16を係数とする３タップ水平フィルター処理の結果で
ある。そして、サイクルＴ７以降も、垂直フィルター処
理の結果ｍ（２），ｍ（３），…に対して同様の水平フ
ィルター処理を行なう。In the SPE2, the values m (2), m (3),... Of the first latch 8b are stored in the second latch 9b and the value m (1) of the second latch 9b in cycles T4, T7,. , M
(2),... Are transferred to the third latch 10b. On the other hand, the first latch 8b stores the data signal m of the operation result register 4 selected by the output selection circuit 7 in the SPE1.
(3), m (4),... Are sequentially input. Then, in the cycle T4, the three data signals m (3), m (2), and m (1) as a result of the vertical filtering are held in the first, second and third latches 8b, 9b and 10b. At the same time, the data signal m (1) of the third latch 10b is selected by the data selection circuit 11 and both shifters 12,
13 respectively. This data signal m (1) is
The data is shifted to the right by 3 bits by the first shifter 12 and by 4 bits to the right by the second shifter 13 and output to the adder 14. The adder 14 adds both outputs 1/8 × m (1) and 1/16 × m (1) of the shifters 12 and 13, and outputs the resulting value 3/16 × m (1) in the next cycle T5. To store the result in the operation result register 4. In cycle T5, the data signal m (2) of the second latch 9b is shifted to the right by 1 and 3 bits by the shifters 12 and 13, respectively, and then input to the adder. At this time, the input selection circuit 6 selects the operation result stored in the operation result register 4 and
Give to 4. In the adder 14, the value of the operation result register 4
3/16 × m (1) and two values of both shifters 12 and 13 1/2
× m (2) and 1/8 × m (2) are added. The resulting value 3/16 × m (1) + 5/8 × m (2) is calculated in the next cycle T
At 6, it is stored in the operation result register 4. In cycle T6, the data signal m (3) of the first latch 8b is
At 2 and 13, they are shifted to the right by 3 bits and 4 bits, respectively, and input to the adder 14. At this time, the input selection circuit 6 selects the operation result stored in the operation result register 4 and supplies the result to the adder 14. In the adder 14, the value of the operation result register 4 is 3/16 × m (1) + 5/8 × m (2) and the two values of both shifters 12 and 13 are 1/8 × m (3), 1 / 16 × m
(3) is added and the resulting value is 3/16 × m (1) +5/8
× m (2) + 3/16 × m (3) is stored in the operation result register 4 in the next cycle T7. This value is 3/16, 5/8,
This is a result of a 3-tap horizontal filter process using a coefficient of 3/16. After the cycle T7, the same horizontal filter processing is performed on the results m (2), m (3),... Of the vertical filter processing.

【００２０】以上のようにして、ＳＰＥ１及びＳＰＥ２
により、３タップの垂直フィルター処理と３タップの水
平フィルター処理とをそれぞれ実現することができる。
その後、ＳＰＥ２の結果は該ＳＰＥ２の出力選択回路７
を介してＳＰＥ３の第１ラッチ８ｂに与えられ、ＳＰＥ
３において別のフィルター処理が行なわれる。As described above, SPE1 and SPE2
Thereby, the 3-tap vertical filter processing and the 3-tap horizontal filter processing can be respectively realized.
Thereafter, the result of the SPE2 is output to the output selection circuit 7 of the SPE2.
To the first latch 8b of the SPE 3 through the SPE
At 3 another filtering is performed.

【００２１】−処理例１．２− 次に、係数が 1/4， 1/2， 1/4である３タップの垂直フ
ィルター処理をＳＰＥ１で行ない、次いで係数が3/32，
3/16，7/16，3/16，3/32である５タップの水平フィルタ
ー処理をＳＰＥ２及びＳＰＥ３で行なう例を説明する。
この場合には、ＳＰＥ１の３つの制御レジスタ９１の各
々の第１のシフトフィールドＳＦ１に値２、１、２が書
き込まれる。また、ＳＰＥ２の３つの制御レジスタ９１
の各々の第１のシフトフィールドＳＦ１に値４、３、１
が、該３つの制御レジスタ９１の各々の第２のシフトフ
ィールドＳＦ２に値５、４、４がそれぞれ書き込まれ
る。更に、ＳＰＥ３の２つの制御レジスタ９１の各々の
第１のシフトフィールドＳＦ１に値３、４が、該２つの
制御レジスタ９１の各々の第２のシフトフィールドＳＦ
２に値４、５がそれぞれ書き込まれる。Processing Example 1.2 Next, a 3-tap vertical filter processing in which the coefficients are 1/4, 1/2, and 1/4 is performed by the SPE1, and then the coefficient is 3/32,
An example in which the horizontal filter processing of 5 taps of 3/16, 7/16, 3/16, and 3/32 is performed by SPE2 and SPE3 will be described.
In this case, the values 2, 1, and 2 are written in the first shift field SF1 of each of the three control registers 91 of SPE1. Also, the three control registers 91 of SPE2
Of each of the first shift fields SF1 have the values 4, 3, 1
However, the values 5, 4, and 4 are written in the second shift field SF2 of each of the three control registers 91. Further, the first shift field SF1 of each of the two control registers 91 of SPE3 contains the values 3, 4 in the second shift field SF1 of each of the two control registers 91.
2 are written with values 4 and 5, respectively.

【００２２】図６は、本処理例を示すタイミング図であ
る。ＳＰＥ１で行なう垂直フィルター処理については図
５の場合と同様であるので、サイクルＴ１０からのＳＰ
Ｅ２及びＳＰＥ３の動作説明を行なう。ＳＰＥ２では、
サイクルＴ１０のとき、第１及び第２ラッチ８ｂ，９ｂ
に保持されていた各データ信号ｍ（４），ｍ（３）をそ
れぞれ第２及び第３ラッチ９ｂ，１０ｂに転送する。一
方、第１ラッチ８ｂには、ＳＰＥ１において出力選択回
路７により選択した演算結果レジスタ４の値、すなわち
垂直フィルター処理の結果ｍ（５）を第１入力８１を介
して入力する。データ選択回路１１は、この第１ラッチ
８ｂのデータ信号ｍ（５）を選択して両シフタ１２，１
３にそれぞれ出力する。第１シフタ１２はデータ信号ｍ
（５）を４ビットだけ、また第２シフタ１３は５ビット
だけそれぞれ右にシフトして加算器１４に出力する。加
算器１４はシフタ１２，１３の両出力1/16×ｍ（５），
1/32×ｍ（５）を加算し、その結果の値3/32×ｍ（５）
を、次のサイクルＴ１１で演算結果レジスタ４に格納す
る。サイクルＴ１１では、第２ラッチ９ｂのデータ信号
ｍ（４）を、シフタ１２，１３により右に３ビット及び
４ビットずつそれぞれシフトして加算器１４に出力す
る。このとき、入力選択回路６は、演算結果レジスタ４
に格納された演算結果を選択して加算器１４に与える。
加算器１４は、演算結果レジスタ４の値3/32×ｍ（５）
と、シフタ１２，１３の各出力 1/8×ｍ（４），1/16×
ｍ（４）とを加算して、次のサイクルＴ１２のときに、
その結果の値3/32×ｍ（５）＋3/16×ｍ（４）を演算結
果レジスタ４に格納する。サイクルＴ１２では、第３ラ
ッチ１０ｂのデータ信号ｍ（３）を、シフタ１２，１３
によりそれぞれ右に１ビット及び４ビットずつシフトし
て加算器１４に与える。このとき、入力選択回路６は、
演算結果レジスタ４に格納された演算結果を選択して加
算器１４に与える。加算器１４は、まず、第１シフタ１
２の値 1/2×ｍ（３）から、第２シフタ１３の値1/16×
ｍ（３）を減算する。次いで、演算結果レジスタ４の値
3/32×ｍ（５）＋3/16×ｍ（４）に、減算結果を加算し
て出力する。その結果の値3/32×ｍ（５）＋3/16×ｍ
（４）＋7/16×ｍ（３）は、次のサイクルＴ１３のとき
に演算結果レジスタ４に格納される。以上のようにし
て、５タップの水平フィルター処理結果のうちの３タッ
プ部分和3/32×ｍ（５）＋3/16×ｍ（４）＋7/16×ｍ
（３）がＳＰＥ２において得られる。この値をｎ（１）
とする。また、サイクルＴ１３では、第１及び第２ラッ
チ８ｂ，９ｂのデータ信号ｍ（５），ｍ（４）をそれぞ
れ第２及び第３ラッチ９ｂ，１０ｂに転送する。一方、
第１ラッチ８ｂには、ＳＰＥ１において出力選択回路７
により選択した演算結果レジスタ４の値ｍ（６）を入力
する。その後、同様にして３タップ部分和ｎ（２）すな
わち3/32×ｍ（６）＋3/16×ｍ（５）＋7/16×ｍ（４）
がサイクルＴ１６のときに得られる。FIG. 6 is a timing chart showing this processing example. The vertical filter processing performed in SPE1 is the same as that in FIG.
The operation of E2 and SPE3 will be described. In SPE2,
In the cycle T10, the first and second latches 8b, 9b
Are transferred to the second and third latches 9b and 10b, respectively. On the other hand, the value of the operation result register 4 selected by the output selection circuit 7 in the SPE 1, that is, the result m (5) of the vertical filter processing is input to the first latch 8 b via the first input 81. The data selection circuit 11 selects the data signal m (5) of the first latch 8b, and selects both the shifters 12, 1
3 respectively. The first shifter 12 outputs the data signal m
(5) is shifted to the right by 4 bits and the second shifter 13 is shifted to the right by 5 bits, and output to the adder 14. The adder 14 has both outputs 1/16 × m (5) of the shifters 12 and 13,
1/32 × m (5) is added, and the resulting value is 3/32 × m (5)
Is stored in the operation result register 4 in the next cycle T11. In the cycle T11, the data signal m (4) of the second latch 9b is shifted rightward by 3 bits and 4 bits by the shifters 12 and 13, respectively, and output to the adder. At this time, the input selection circuit 6 sets the operation result register 4
Is selected and given to the adder 14.
The adder 14 calculates the value of the operation result register 4 as 3/32 × m (5)
And each output of shifters 12 and 13 1/8 × m (4), 1/16 ×
m (4), and at the next cycle T12,
The result value 3/32 × m (5) + 3/16 × m (4) is stored in the operation result register 4. In cycle T12, the data signal m (3) of the third latch 10b is transferred to the shifters 12, 13
To shift to the right by 1 bit and 4 bits, respectively, and give the result to the adder 14. At this time, the input selection circuit 6
The operation result stored in the operation result register 4 is selected and given to the adder 14. The adder 14 firstly outputs the first shifter 1
From the value of 1/2 × m (3), the value of the second shifter 13 is 1/16 ×
Subtract m (3). Next, the value of the operation result register 4
The result of subtraction is added to 3/32 × m (5) + 3/16 × m (4) and output. The resulting value 3/32 × m (5) + 3/16 × m
(4) + 7/16 × m (3) is stored in the operation result register 4 at the next cycle T13. As described above, the 3-tap partial sum 3/32 × m (5) + 3/16 × m (4) + 7/16 × m of the 5-tap horizontal filter processing result
(3) is obtained in SPE2. This value is n (1)
And In the cycle T13, the data signals m (5) and m (4) of the first and second latches 8b and 9b are transferred to the second and third latches 9b and 10b, respectively. on the other hand,
The first latch 8b includes the output selection circuit 7 in the SPE1.
, The value m (6) of the operation result register 4 selected is input. Thereafter, similarly, the 3-tap partial sum n (2), that is, 3/32 × m (6) + 3/16 × m (5) + 7/16 × m (4)
Is obtained in the cycle T16.

【００２３】ＳＰＥ３では、サイクルＴ１３のときに、
第１及び第２ラッチ８ｂ，９ｂのデータ信号ｍ（２），
ｍ（１）をそれぞれ第２及び第３ラッチ９ｂ，１０ｂに
転送する。一方、第１ラッチ８ｂには、ＳＰＥ２の出力
選択回路７により選択された第３ラッチ１０ｂのデータ
信号ｍ（３）を入力する。そして、データ選択回路１１
により、第２ラッチ９ｂのデータ信号ｍ（２）を選択し
て両シフタ１２，１３にそれぞれ入力する。このデータ
信号ｍ（２）をシフタ１２，１３によりそれぞれ右に３
ビット及び４ビットずつシフトし、その２つの値 1/8×
ｍ（２），1/16×ｍ（２）を加算器１４に与える。この
とき、入力選択回路６により、第２入力１６からのデー
タ信号を選択し、この第２入力１６を介してＳＰＥ２の
演算結果レジスタ４の値ｎ（１）を加算器１４に入力す
る。加算器１４はこれら３つの値を加算して、結果の値
ｎ（１）＋3/16×ｍ（２）を、次のサイクルＴ１４で演
算結果レジスタ４に格納する。サイクルＴ１４では、第
３ラッチ１０ｂのデータ信号ｍ（１）をデータ選択回路
１１により選択し、シフタ１２，１３によりそれぞれ右
に４ビット及び５ビットずつシフトして加算器１４に与
える。このとき、入力選択回路６は、演算結果レジスタ
４に格納された演算結果を選択して加算器１４に与え
る。加算器１４では、演算結果レジスタ４の値と、シフ
タ１２，１３の２つの値1/16×ｍ（１），1/32×ｍ
（１）とを加算する。かくして、その加算結果ｎ（１）
＋3/16×ｍ（２）＋3/32×ｍ（１）、すなわち５タップ
水平フィルター処理の結果を、次のサイクルＴ１５にお
いて演算結果レジスタ４に格納する。そして、サイクル
Ｔ１６以降も、同様にして５タップ水平フィルター処理
の結果が順次得られる。In SPE3, at the time of cycle T13,
The data signals m (2) of the first and second latches 8b and 9b,
m (1) is transferred to the second and third latches 9b and 10b, respectively. On the other hand, the data signal m (3) of the third latch 10b selected by the output selection circuit 7 of the SPE 2 is input to the first latch 8b. Then, the data selection circuit 11
Thus, the data signal m (2) of the second latch 9b is selected and input to both shifters 12 and 13, respectively. This data signal m (2) is shifted rightward by shifters 12 and 13 respectively.
Shift by 2 bits and 4 bits, and their two values 1/8 ×
m (2) and 1/16 × m (2) are given to the adder 14. At this time, the data signal from the second input 16 is selected by the input selection circuit 6, and the value n (1) of the operation result register 4 of the SPE 2 is input to the adder 14 via the second input 16. The adder 14 adds these three values and stores the resulting value n (1) + 3/16 × m (2) in the operation result register 4 in the next cycle T14. In the cycle T14, the data signal m (1) of the third latch 10b is selected by the data selection circuit 11, and is shifted to the right by 4 bits and 5 bits by the shifters 12 and 13, respectively, and applied to the adder 14. At this time, the input selection circuit 6 selects the operation result stored in the operation result register 4 and supplies the result to the adder 14. In the adder 14, the value of the operation result register 4 and the two values of the shifters 12, 13 1/16 × m (1), 1/32 × m
(1) is added. Thus, the addition result n (1)
+ 3/16 × m (2) + 3/32 × m (1), that is, the result of the 5-tap horizontal filter processing is stored in the operation result register 4 in the next cycle T15. Then, after the cycle T16, the results of the 5-tap horizontal filter processing are sequentially obtained in the same manner.

【００２４】以上のようにして、ＳＰＥ１により３タッ
プの垂直フィルター処理が、ＳＰＥ２及びＳＰＥ３によ
り５タップの水平フィルター処理がそれぞれ実現され
る。なお、例えば係数が 43/64の場合には、この係数を
４つの数1/64，2/64，8/64， 32/64に分解し、１サイク
ルに２回ずつ乗算を行なう。As described above, the vertical filter processing of three taps is realized by SPE1, and the horizontal filter processing of five taps is realized by SPE2 and SPE3. When the coefficient is 43/64, for example, the coefficient is decomposed into four numbers 1/64, 2/64, 8/64, 32/64, and multiplication is performed twice in one cycle.

【００２５】−処理例１．３− 更に、係数が 1/8， 3/4， 1/8である３タップの垂直フ
ィルター処理をＳＰＥ１で行なう例を説明する。この場
合には、ＳＰＥ１の２つの制御レジスタ９１の各々の第
１のシフトフィールドＳＦ１に値３、１が、該２つの制
御レジスタ９１の各々の第２のシフトフィールドＳＦ２
に値３、２がそれぞれ書き込まれる。Processing Example 1.3 Further, an example will be described in which a 3-tap vertical filter processing whose coefficients are 1/8, 3/4, and 1/8 is performed by the SPE 1. In this case, the value 3, 1 is stored in the first shift field SF1 of each of the two control registers 91 of the SPE1, and the second shift field SF2 of each of the two control registers 91 is stored in the first shift field SF2.
Are written in the values 3 and 2, respectively.

【００２６】まず、サイクルＴ１では、第１ラッチ８ａ
にはデータ信号ｄ３を、第２ラッチ９ａにはデータ信号
ｄ２を、第３ラッチ１０ａにはデータ信号ｄ１をそれぞ
れ保持させる。そして、データ選択回路１１により第１
ラッチ８ａのデータ信号ｄ３と第３ラッチ１０ａのデー
タ信号ｄ１とをそれぞれ選択し、データ信号ｄ３を第１
シフタ１２に、データ信号ｄ１を第２シフタ１３にそれ
ぞれ出力する。シフタ１２，１３は、データ信号ｄ３，
ｄ１をそれぞれ右に３ビットずつシフトして加算器１４
に出力する。加算器１４はシフタ１２，１３の両出力 1
/8×ｄ３， 1/8×ｄ１を加算して、次のサイクルＴ２の
ときに結果の値 1/8×ｄ３＋ 1/8×ｄ１を演算結果レジ
スタ４に格納する。サイクルＴ２では、データ選択回路
１１は、第２ラッチ９ａのデータ信号ｄ２を選択し、こ
のデータ信号ｄ２を第１シフタ１２及び第２シフタ１３
にそれぞれ出力する。第１シフタ１２は、データ信号ｄ
２を右に１ビットだけシフトする。一方、第２シフタ１
３は右に２ビットだけシフトして、共に加算器１４に与
える。このとき、入力選択回路６は、演算結果レジスタ
４の値を選択して加算器１４に与える。加算器１４はシ
フタ１２，１３の両出力 1/2×ｄ２， 1/4×ｄ２と、演
算結果レジスタ４の値とを加算し、次のサイクルＴ３で
結果の値 1/8×ｄ３＋ 3/4×ｄ２＋ 1/8×ｄ１を演算結
果レジスタ４に格納する。以上のように、互いに異なる
２つのデータ信号ｄ３，ｄ１のシフト加算処理を１サイ
クルで一度に行なえば、処理に要する時間を短くするこ
とができる。First, in the cycle T1, the first latch 8a
Holds the data signal d3, the second latch 9a holds the data signal d2, and the third latch 10a holds the data signal d1. Then, the data selection circuit 11
The data signal d3 of the latch 8a and the data signal d1 of the third latch 10a are respectively selected, and the data signal d3 is changed to the first signal.
The data signal d1 is output to the shifter 12 and the second shifter 13, respectively. Shifters 12 and 13 output data signals d3 and d3.
The adder 14 shifts d1 to the right by 3 bits each.
Output to The adder 14 outputs both outputs of the shifters 12 and 13 1
/ 8 × d3 and 1/8 × d1 are added, and the result value 1/8 × d3 + 1/8 × d1 is stored in the operation result register 4 at the next cycle T2. In the cycle T2, the data selection circuit 11 selects the data signal d2 of the second latch 9a, and outputs the data signal d2 to the first shifter 12 and the second shifter 13.
Respectively. The first shifter 12 outputs the data signal d
Shift 2 right by one bit. On the other hand, the second shifter 1
3 is shifted to the right by 2 bits and applied to the adder 14 together. At this time, the input selection circuit 6 selects the value of the operation result register 4 and supplies it to the adder 14. The adder 14 adds both outputs 1/2 × d2 and 1/4 × d2 of the shifters 12 and 13 and the value of the operation result register 4, and in the next cycle T3, the result value 1/8 × d3 + 3 / 4 × d2 + 1/8 × d1 is stored in the operation result register 4. As described above, if the shift addition processing of the two different data signals d3 and d1 is performed at once in one cycle, the time required for the processing can be shortened.

【００２７】ＳＰＥ１で２ライン間の差分処理を行なう
場合には、データ選択回路１１により第２ラッチ９ａの
データ信号ｄ２及び第３ラッチ１０ａのデータ信号ｄ１
をそれぞれ選択し、シフタ１２，１３にはデータ選択回
路１１の各出力をそのまま加算器１４に入力させ、加算
器１４によりこれら２つのデータ信号ｄ２，ｄ１を減算
させるようにする。これにより、１サイクルで２ライン
間の差分処理を実行することができる。When the differential processing between two lines is performed by the SPE1, the data selection circuit 11 uses the data signal d2 of the second latch 9a and the data signal d1 of the third latch 10a.
Are respectively input to the shifters 12 and 13, and the respective outputs of the data selection circuit 11 are directly input to the adder 14, and the adder 14 subtracts these two data signals d2 and d1. Thereby, the difference processing between the two lines can be executed in one cycle.

【００２８】図７（ａ）及び図７（ｂ）は、それぞれ図
１の信号処理装置の拡張例を示している。図７（ａ）に
よれば、５つの信号処理要素１ａ，１ｂを用いて、３タ
ップの垂直フィルター処理と、３タップの水平フィルタ
ー処理と、７タップの別のフィルター処理とが実現され
る。図７（ａ）中の中央処理装置（Central Processing
Unit ：ＣＰＵ）１２０は、各信号処理要素１ａ，１ｂ
の制御レジスタ９１に個別に制御情報を設定するもので
ある。また、図７（ｂ）に示すように、同じ構成で、３
タップの垂直フィルター処理と、２つの５タップフィル
ター処理とを実現することもできる。FIGS. 7A and 7B show an example of an extension of the signal processing apparatus of FIG. 1, respectively. According to FIG. 7A, three-tap vertical filter processing, three-tap horizontal filter processing, and another seven-tap filter processing are realized using five signal processing elements 1a and 1b. The central processing unit (Central Processing) in FIG.
Unit: CPU) 120 includes the signal processing elements 1a and 1b.
The control information is individually set in the control register 91. In addition, as shown in FIG.
Vertical filter processing of taps and two 5-tap filter processing can also be realized.

【００２９】図８は、図１中の信号処理要素１ａ，１ｂ
の他の接続例を示している。図８によれば、複数の信号
処理要素１ｂの出力が信号処理要素１ａの各第１入力８
１に与えられ、３つのラインデータ信号をそれぞれ水平
フィルター処理した後に、各水平フィルター処理結果に
垂直フィルター処理が施される。FIG. 8 shows the signal processing elements 1a and 1b in FIG.
2 shows another connection example. According to FIG. 8, the outputs of the plurality of signal processing elements 1b are the first inputs 8 of the signal processing elements 1a.
1, after each of the three line data signals is subjected to horizontal filter processing, the result of each horizontal filter processing is subjected to vertical filter processing.

【００３０】図９は、図１中の信号処理要素１ｂの他の
接続例を示している。この例では、高品位テレビジョン
（High Definition Television：ＨＤＴＶ）の映像処理
に見られるように、動画処理した映像データ信号Ａと静
止画処理した映像データ信号Ｂとを動き量Ｍ（０≦Ｍ≦
１）に応じて混合する処理を行なっている。図９におい
て、１１０は動画処理ユニット、１１１は静止画処理ユ
ニット、１１２は混合処理ユニットである。動画処理ユ
ニット１１０の最終段の信号処理要素１ｂをＳＰＥ１、
静止画処理ユニット１１１の最終段の信号処理要素１ｂ
をＳＰＥ２、混合処理ユニット１１２を構成する３つの
信号処理要素１ｂをＳＰＥ３，ＳＰＥ４及びＳＰＥ５と
それぞれ呼ぶ。ＳＰＥ１は、動画処理された結果のデー
タ信号ＡをＳＰＥ３の第１入力１１３に与える。ＳＰＥ
２は、静止画処理された結果のデータ信号ＢをＳＰＥ４
の第１入力１１４に与える。混合処理とは、データ信号
Ａ、データ信号Ｂ及び動き量Ｍから混合結果Ａ×Ｍ＋Ｂ
×（１−Ｍ）を求める処理である。ＳＰＥ３では、動き
量Ｍを表わす数が第２入力１１５から乗算制御回路１５
に与えられ、乗算Ａ×Ｍが実行される。ＳＰＥ４では、
１−Ｍを表わす数が第２入力１１６から乗算制御回路１
５に与えられ、乗算Ｂ×（１−Ｍ）が実行される。ＳＰ
Ｅ３及びＳＰＥ４の乗算結果はそれぞれＳＰＥ５の第１
入力１１７及び第２入力１１８に与えられ、該ＳＰＥ５
で加算が実行される。このようにして、ＳＰＥ５の出力
１１９に混合結果Ａ×Ｍ＋Ｂ×（１−Ｍ）が得られる。FIG. 9 shows another connection example of the signal processing element 1b in FIG. In this example, as seen in video processing of high definition television (HDTV), a video data signal A subjected to moving image processing and a video data signal B subjected to still image processing are moved by a motion amount M (0 ≦ M ≦
A mixing process is performed according to 1). In FIG. 9, reference numeral 110 denotes a moving image processing unit, 111 denotes a still image processing unit, and 112 denotes a mixed processing unit. The signal processing element 1b at the final stage of the moving image processing unit 110 is SPE1,
Last-stage signal processing element 1b of still image processing unit 111
Are called SPE2, and the three signal processing elements 1b constituting the mixing processing unit 112 are called SPE3, SPE4, and SPE5, respectively. The SPE1 supplies the data signal A resulting from the moving image processing to the first input 113 of the SPE3. SPE
2 is a SPE4 which outputs the data signal B resulting from the still image processing.
To a first input 114. The mixing processing is a mixing result A × M + B based on the data signal A, the data signal B and the motion amount M
× (1−M). In the SPE 3, the number representing the amount of motion M is supplied from the second input 115 to the multiplication control circuit
And a multiplication A × M is performed. In SPE4,
A number representing 1-M is supplied from the second input 116 to the multiplication control circuit 1
5 and the multiplication B × (1-M) is performed. SP
The multiplication results of E3 and SPE4 are the first of SPE5, respectively.
The SPE5 is provided to an input 117 and a second input 118.
Is performed. In this way, the mixing result A × M + B × (1-M) is obtained at the output 119 of the SPE 5.

【００３１】（実施例２）図１０は、本発明の第２の実
施例に係る信号処理装置の全体構成を示している。この
信号処理装置は、５個の信号処理要素（ＳＰＥ）３０が
縦続接続されてなる信号処理ユニット９０を備えてい
る。１段目の信号処理要素３０をＳＰＥ１、２段目の信
号処理要素３０をＳＰＥ２、３段目の信号処理要素３０
をＳＰＥ３、４段目の信号処理要素３０をＳＰＥ４、５
段目の信号処理要素３０をＳＰＥ５とそれぞれ呼ぶこと
にする。ＳＰＥ１、ＳＰＥ２、ＳＰＥ３、ＳＰＥ４及び
ＳＰＥ５はそれぞれ、１つの第１入力８１と、１つの第
２入力１６とを有する。ＳＰＥ１の第２入力１６には０
が入力されるようになっている。(Embodiment 2) FIG. 10 shows the overall configuration of a signal processing apparatus according to a second embodiment of the present invention. This signal processing device includes a signal processing unit 90 in which five signal processing elements (SPEs) 30 are connected in cascade. The first-stage signal processing element 30 is SPE1, the second-stage signal processing element 30 is SPE2, and the third-stage signal processing element 30
Are SPE3, the fourth-stage signal processing element 30 is SPE4, 5,
The signal processing elements 30 at the stage are referred to as SPEs 5, respectively. Each of SPE1, SPE2, SPE3, SPE4, and SPE5 has one first input 81 and one second input 16. 0 is input to the second input 16 of SPE1.
Is entered.

【００３２】図１１は、図１０中の各ＳＰＥの内部構成
を示している。図１１のＳＰＥが有するデータ保持回路
３１は、第１入力８１から順次供給された２つのデータ
信号を保持するための第１ラッチ３３及び第２ラッチ３
４から構成されている。図１１のＳＰＥが有する積和演
算回路３２は、図４のデータ選択回路１１を備えておら
ず、第１ラッチ３３が保持しているデータ信号が無条件
で第１及び第２シフタ１２，１３に供給される。また、
図１１のＳＰＥは、図４の入力選択回路６及び乗算制御
回路１５を備えていない。その他の構成は図４のＳＰＥ
と同じであるので、該図４のＳＰＥと同じ機能を有する
ブロックには同じ符号を付して示し、その説明は省略す
る。なお、図１１のＳＰＥが有する処理制御回路５の中
の制御レジスタ９１の数は１である（図３参照）。FIG. 11 shows the internal configuration of each SPE in FIG. The data holding circuit 31 included in the SPE of FIG. 11 includes a first latch 33 and a second latch 3 for holding two data signals sequentially supplied from the first input 81.
4. The product-sum operation circuit 32 included in the SPE of FIG. 11 does not include the data selection circuit 11 of FIG. 4, and the data signal held by the first latch 33 is unconditionally supplied to the first and second shifters 12 and 13. Supplied to Also,
The SPE of FIG. 11 does not include the input selection circuit 6 and the multiplication control circuit 15 of FIG. Other configurations are shown in FIG.
Therefore, blocks having the same functions as those of the SPE of FIG. 4 are denoted by the same reference numerals, and description thereof will be omitted. Note that the number of control registers 91 in the processing control circuit 5 of the SPE of FIG. 11 is 1 (see FIG. 3).

【００３３】図１０の信号処理装置は、１個又は複数個
のＳＰＥで１タップのフィルター処理を実行する点で図
１の信号処理装置とは異なる。ここで、図１０の信号処
理装置を用いて実現される２つの具体的な処理例につい
て説明する。The signal processing device of FIG. 10 differs from the signal processing device of FIG. 1 in that one or a plurality of SPEs execute one-tap filter processing. Here, two specific processing examples realized using the signal processing device of FIG. 10 will be described.

【００３４】−処理例２．１− まず、係数が3/16， 5/8，3/16である３タップの水平フ
ィルター処理をＳＰＥ１、ＳＰＥ２及びＳＰＥ３で行な
う例を説明する。Processing Example 2.1 First, a description will be given of an example in which three-tap horizontal filter processing with coefficients of 3/16, 5/8, and 3/16 is performed by SPE1, SPE2, and SPE3.

【００３５】図１２は、本処理例を示すタイミング図で
ある。ＳＰＥ１では、サイクルＴ１で、データ保持回路
３１の第１ラッチ３３にデータ信号ｉ（３）を、第２ラ
ッチ３４にデータ信号ｉ（２）をそれぞれ保持する。そ
して、第１ラッチ３３のデータ信号ｉ（３）を第１シフ
タ１２により３ビット、また第２シフタ１３により４ビ
ットそれぞれ右にシフトして加算器１４に出力する。加
算器１４は０にシフタ１２，１３の両出力 1/8×ｉ
（３），1/16×ｉ（３）を加算し、次のサイクルＴ２で
その結果の値3/16×ｉ（３）を演算結果レジスタ４に格
納する。サイクルＴ２では、第１ラッチ３３の保持して
いたデータ信号ｉ（３）を第２ラッチ３４に転送する一
方、第１ラッチ３３には第１入力８１を介して新たなデ
ータ信号ｉ（４）を入力する。このデータ信号ｉ（４）
も同様にシフタ１２，１３により右に３ビット及び４ビ
ットずつシフトして、２つの値 1/8×ｉ（４），1/16×
ｉ（４）をそれぞれ加算器１４に出力する。そして、加
算器１４で加算された結果の値3/16×ｉ（４）は、次の
サイクルＴ３で演算結果レジスタ４に格納される。その
後、サイクルＴ３，Ｔ４，…毎に第１ラッチ３３のデー
タ信号ｉ（５），ｉ（６），…に対して同様の処理を順
次行なう。ＳＰＥ１は、１サイクル毎に、第２ラッチ３
４が保持しているデータ信号を出力選択回路７により選
択してＳＰＥ２へ出力する。FIG. 12 is a timing chart showing this processing example. In SPE1, in the cycle T1, the data signal i (3) is held in the first latch 33 of the data holding circuit 31, and the data signal i (2) is held in the second latch. Then, the data signal i (3) of the first latch 33 is shifted to the right by 3 bits by the first shifter 12 and 4 bits by the second shifter 13, and output to the adder. The adder 14 sets both outputs of the shifters 12 and 13 to 0 1/8 × i
(3) Add 1/16 × i (3) and store the resulting value 3/16 × i (3) in the operation result register 4 in the next cycle T2. In the cycle T2, the data signal i (3) held by the first latch 33 is transferred to the second latch 34, while a new data signal i (4) is supplied to the first latch 33 via the first input 81. Enter This data signal i (4)
Similarly, shift by 3 bits and 4 bits to the right by shifters 12 and 13, respectively, to obtain two values 1/8 × i (4), 1/16 ×
i (4) is output to the adder 14. Then, the value 3/16 × i (4) of the result added by the adder 14 is stored in the operation result register 4 in the next cycle T3. Thereafter, the same processing is sequentially performed on the data signals i (5), i (6),... Of the first latch 33 in each of the cycles T3, T4,. The SPE 1 outputs the second latch 3
4 selects the data signal held by the output selection circuit 7 and outputs it to the SPE 2.

【００３６】ＳＰＥ２では、サイクルＴ２のときに、第
１ラッチ３３に保持されていたデータ信号ｉ（１）を第
２ラッチ３４に転送する。一方、第１ラッチ３３には、
第１入力８１を介して、ＳＰＥ１において出力選択回路
７により選択した第２ラッチ３４のデータ信号ｉ（２）
を入力する。ＳＰＥ２では、第１ラッチ３３のデータ信
号ｉ（２）を、２つのシフタ１２，１３によりそれぞれ
右に３ビット及び１ビットずつシフトして加算器１４に
入力する。このとき、第２入力１６を介してＳＰＥ１の
演算結果レジスタ４の値3/16×ｉ（３）を加算器１４に
入力する。加算器１４は、第２入力１６から与えられた
値3/16×ｉ（３）にシフタ１２，１３からの２つの値 1
/8×ｉ（２）， 1/2×ｉ（２）を加算する。その結果の
値3/16×ｉ（３）＋ 5/8×ｉ（２）は、次のサイクルＴ
３で演算結果レジスタ４に格納される。サイクルＴ３で
は、ＳＰＥ２の第１ラッチ３３のデータ信号ｉ（２）を
第２ラッチ３４に転送する。このとき、ＳＰＥ１では出
力選択回路７により第２ラッチ３４のデータ信号ｉ
（３）を選択して出力し、ＳＰＥ２ではこのデータ信号
ｉ（３）を第１ラッチ３３に入力する。そして、このデ
ータ信号ｉ（３）についても、サイクルＴ２のときと同
様の処理を行なう。ＳＰＥ２は、１サイクル毎に、第２
ラッチ３４が保持しているデータ信号を出力選択回路７
により選択してＳＰＥ３へ出力する。In the SPE2, the data signal i (1) held in the first latch 33 is transferred to the second latch 34 in the cycle T2. On the other hand, the first latch 33 has
The data signal i (2) of the second latch 34 selected by the output selection circuit 7 in the SPE 1 via the first input 81
Enter In the SPE 2, the data signal i (2) of the first latch 33 is shifted to the right by 3 bits and 1 bit by the two shifters 12 and 13 and input to the adder 14. At this time, the value 3/16 × i (3) of the operation result register 4 of the SPE 1 is input to the adder 14 via the second input 16. The adder 14 adds two values 1 from the shifters 12 and 13 to the value 3/16 × i (3) given from the second input 16.
/ 8 × i (2) and 1/2 × i (2) are added. The resulting value 3/16 × i (3) + 5/8 × i (2) is the next cycle T
At 3, it is stored in the operation result register 4. In cycle T3, the data signal i (2) of the first latch 33 of SPE2 is transferred to the second latch. At this time, in the SPE 1, the data signal i of the second latch 34 is output by the output selection circuit 7.
(3) is selected and output, and the SPE 2 inputs this data signal i (3) to the first latch 33. Then, the same processing as in cycle T2 is performed for data signal i (3). SPE2 is set to the second
The data signal held by the latch 34 is output to the output selection circuit 7
And outputs it to SPE3.

【００３７】ＳＰＥ３では、サイクルＴ３のときに、第
１ラッチ３３のデータ信号を第２ラッチ３４に転送す
る。一方、ＳＰＥ３の第１ラッチ３３には、第１入力８
１を介して、ＳＰＥ２において出力選択回路７により選
択した第２ラッチ３４のデータ信号ｉ（１）を入力す
る。ＳＰＥ３では、第１ラッチ３３のデータ信号ｉ
（１）を、２つのシフタ１２，１３によりそれぞれ右に
３ビット及び４ビットずつシフトして加算器１４に入力
する。このとき、第２入力１６を介して、ＳＰＥ２の演
算結果レジスタ４が保持している部分和3/16×ｉ（３）
＋ 5/8×ｉ（２）を加算器１４に入力する。ＳＰＥ３の
加算器１４は、第２入力１６から与えられた部分和3/16
×ｉ（３）＋ 5/8×ｉ（２）と、シフタ１２，１３から
の２つの値1/16×ｉ（１）， 1/8×ｉ（１）とを加算
し、次のサイクルＴ４で結果の値3/16×ｉ（３）＋ 5/8
×ｉ（２）＋3/16×ｉ（１）を演算結果レジスタ４に格
納する。これが、３タップの水平フィルター処理の結果
である。そして、サイクルＴ４以降には、１サイクル毎
にフィルター処理の結果が順次得られる。ＳＰＥ３の演
算結果レジスタ４に格納された演算結果は該ＳＰＥ３の
出力選択回路７を介してＳＰＥ４のデータ保持回路３１
に与えられ、ＳＰＥ４及びＳＰＥ５により別のフィルタ
ー処理が引き続いて行なわれる。In the SPE3, the data signal of the first latch 33 is transferred to the second latch 34 in the cycle T3. On the other hand, the first latch 33 of the SPE 3 has the first input 8
1, the data signal i (1) of the second latch 34 selected by the output selection circuit 7 in the SPE 2 is input. In SPE3, the data signal i of the first latch 33
(1) is shifted to the right by 3 bits and 4 bits respectively by the two shifters 12 and 13 and input to the adder 14. At this time, the partial sum 3/16 × i (3) held by the operation result register 4 of the SPE 2 via the second input 16
+ 5/8 × i (2) is input to the adder 14. The adder 14 of the SPE 3 outputs the partial sum 3/16 given from the second input 16.
× i (3) + 5/8 × i (2) and two values 1/16 × i (1) and 1/8 × i (1) from the shifters 12 and 13 are added, and the next cycle is performed. Result value at T4 3/16 × i (3) +5/8
× i (2) + 3/16 × i (1) is stored in the operation result register 4. This is the result of the 3-tap horizontal filtering. After the cycle T4, the result of the filtering process is sequentially obtained for each cycle. The operation result stored in the operation result register 4 of the SPE 3 is transmitted to the data holding circuit 31 of the SPE 4 via the output selection circuit 7 of the SPE 3.
, Followed by another filtering by SPE4 and SPE5.

【００３８】−処理例２．２− 次に、係数が 11/64， 5/8， 11/64である３タップの水
平フィルター処理をＳＰＥ１、ＳＰＥ２、ＳＰＥ３、Ｓ
ＰＥ４及びＳＰＥ５で行なう例を説明する。係数 11/64
は３個の２のべき乗の数の和 1/8＋1/32＋1/64で与えら
れ、係数 5/8は２個の２のべき乗の数の和 1/2＋1/8 で
与えられる。そこで、係数が 11/64である１タップの処
理をＳＰＥ１及びＳＰＥ２で、係数が 5/8である他の１
タップの処理をＳＰＥ３で、係数が 11/64である更に他
の１タップの処理をＳＰＥ４及びＳＰＥ５でそれぞれ実
行する。Processing Example 2.2 Next, three-tap horizontal filter processing with coefficients 11/64, 5/8, and 11/64 is performed for SPE1, SPE2, SPE3, and SPE3.
An example performed in PE4 and SPE5 will be described. Coefficient 11/64
Is given by the sum of three powers of two 1/8 + 1/32 + 1/64, and the coefficient 5/8 is given by the sum of two powers of two 1/2 + 1/8. Therefore, processing of one tap having a coefficient of 11/64 is performed by SPE1 and SPE2, and processing of another tap having a coefficient of 5/8 is performed.
The processing of the tap is executed by SPE3, and the processing of another tap with the coefficient of 11/64 is executed by SPE4 and SPE5.

【００３９】図１３は、本処理例を示すタイミング図で
ある。ＳＰＥ１では、サイクルＴ１で、第１ラッチ３３
にデータ信号ｉ（３）を、第２ラッチ３４にデータ信号
ｉ（２）をそれぞれ保持する。そして、第１シフタ１２
及び第２シフタ１３により、第１ラッチ３３のデータ信
号ｉ（３）をそれぞれ右に３ビット及び５ビットずつシ
フトして加算器１４に出力する。更に、加算器１４によ
りシフタ１２，１３の両出力 1/8×ｉ（３），1/32×ｉ
（３）を加算して、次のサイクルＴ２で結果の値5/32×
ｉ（３）を演算結果レジスタ４に格納する。サイクルＴ
２では、ＳＰＥ１は、第１ラッチ３３のデータ信号ｉ
（３）を、第２ラッチ３４に転送するとともに、出力選
択回路７を介してＳＰＥ２の第１ラッチ３３にも出力す
る。また、ＳＰＥ１の第１ラッチ３３には新たなデータ
信号ｉ（４）を入力する。ＳＰＥ２では、第１ラッチ３
３のデータ信号ｉ（３）を両シフタ１２，１３にそれぞ
れ出力し、第１シフタ１２により右に６ビットだけシフ
トする。第２シフタ１３は０を出力する。このとき、第
２入力１６を介してＳＰＥ１の演算結果レジスタ４の値
5/32×ｉ（３）をＳＰＥ２の加算器１４に入力する。Ｓ
ＰＥ２の加算器１４では、ＳＰＥ１の演算結果レジスタ
４の値5/32×ｉ（３）と、各シフタ１２，１３からの２
つの値1/64×ｉ（３），０とを加算し、次のサイクルＴ
３で演算結果 11/64×ｉ（３）を演算結果レジスタ４に
格納する。サイクルＴ３では、ＳＰＥ３の第１ラッチ３
３に、ＳＰＥ２において出力選択回路７により選択した
第２ラッチ３４のデータ信号ｉ（２）を入力する。そし
て、ＳＰＥ３では、この第１ラッチ３３のデータ信号ｉ
（２）を、シフタ１２，１３によりそれぞれ右に１ビッ
ト及び３ビットずつシフトする。このとき、第２入力１
６を介してＳＰＥ２の演算結果レジスタ４の値 11/64×
ｉ（３）をＳＰＥ３の加算器１４に入力する。ＳＰＥ３
の加算器１４では、ＳＰＥ２の演算結果レジスタ４の値
11/64×ｉ（３）に、シフタ１２，１３からの２つの値
1/2×ｉ（２）， 1/8×ｉ（２）を加算する。その結果
の値 11/64×ｉ（３）＋ 5/8×ｉ（２）は、次のサイク
ルＴ４で演算結果レジスタ４に格納される。サイクルＴ
４では、図示は省略しているが、ＳＰＥ４の第１ラッチ
３３に、ＳＰＥ３において出力選択回路７により選択し
た第２ラッチ３４のデータ信号ｉ（１）を入力する。こ
の第１ラッチ３３のデータ信号ｉ（１）に対し、前記Ｓ
ＰＥ１及びＳＰＥ２の処理と同様の処理をＳＰＥ４及び
ＳＰＥ５で行なう。これにより、ＳＰＥ５の演算結果レ
ジスタ４に所望の３タップの水平フィルター処理の結果
が格納される。ＳＰＥ５の演算結果レジスタ４に格納さ
れた処理結果は該ＳＰＥ５の出力選択回路７を介して出
力される。FIG. 13 is a timing chart showing this processing example. In the SPE1, in the cycle T1, the first latch 33
, And the second latch 34 holds the data signal i (2). Then, the first shifter 12
And the second shifter 13 shifts the data signal i (3) of the first latch 33 rightward by 3 bits and 5 bits, respectively, and outputs it to the adder 14. Further, both outputs of the shifters 12 and 13 by the adder 14 are 1/8 × i (3), 1/32 × i
(3) is added, and in the next cycle T2, the value of the result is 5/32 ×
i (3) is stored in the operation result register 4. Cycle T
2, the SPE 1 outputs the data signal i of the first latch 33.
(3) is transferred to the second latch 34 and is also output to the first latch 33 of the SPE 2 via the output selection circuit 7. Further, a new data signal i (4) is input to the first latch 33 of the SPE1. In SPE2, the first latch 3
The third data signal i (3) is output to both shifters 12 and 13 and shifted by the first shifter 12 rightward by 6 bits. The second shifter 13 outputs 0. At this time, the value of the operation result register 4 of SPE1 is input via the second input 16.
5/32 × i (3) is input to the adder 14 of the SPE2. S
In the adder 14 of PE2, the value 5/32 × i (3) of the operation result register 4 of SPE1 and 2 from the shifters 12 and 13
One value 1/64 × i (3), 0 is added, and the next cycle T
In step 3, the operation result 11/64 × i (3) is stored in the operation result register 4. In cycle T3, the first latch 3 of SPE3
3, the data signal i (2) of the second latch 34 selected by the output selection circuit 7 in the SPE 2 is input. In the SPE 3, the data signal i of the first latch 33 is output.
(2) is shifted one bit and three bits to the right by the shifters 12 and 13, respectively. At this time, the second input 1
6, the value of the operation result register 4 of the SPE2 11/64 ×
i (3) is input to the adder 14 of SPE3. SPE3
, The value of the operation result register 4 of SPE2
11/64 × i (3), two values from shifters 12 and 13
Add 1/2 × i (2) and 1/8 × i (2). The resulting value 11/64 × i (3) + 5/8 × i (2) is stored in the operation result register 4 in the next cycle T4. Cycle T
At 4, the data signal i (1) of the second latch 34 selected by the output selection circuit 7 at SPE3 is input to the first latch 33 of SPE4, although not shown. In response to the data signal i (1) of the first latch 33, the S
Processing similar to the processing of PE1 and SPE2 is performed by SPE4 and SPE5. Thereby, the result of the desired 3-tap horizontal filter processing is stored in the operation result register 4 of the SPE 5. The processing result stored in the operation result register 4 of the SPE 5 is output via the output selection circuit 7 of the SPE 5.

【００４０】以上のとおり、上記第１及び第２の実施例
によれば、信号処理装置の処理の柔軟性が向上する。な
お、本発明は、フィルター処理以外に、行列演算など、
乗算と加算とを行なう様々な処理にも適用できる。As described above, according to the first and second embodiments, the processing flexibility of the signal processing device is improved. In addition, the present invention, in addition to the filter processing, such as matrix operation,
The present invention can be applied to various processes for performing multiplication and addition.

【００４１】[0041]

【発明の効果】以上説明してきたとおり、本発明によれ
ば、入力データ信号を転送するための第１パスと、入力
データ信号の処理結果を転送するための第２パスとを構
成するように縦続接続された複数の処理要素を備えた信
号処理装置において、第２パスから第１パスへのバイパ
スを各処理要素に設け、制御情報に応じて該バイパスを
使用しあるいは使用しないこととしたので、信号処理装
置の処理の柔軟性が向上する。As described above, according to the present invention, the first path for transferring the input data signal and the second path for transferring the processing result of the input data signal are configured. In a signal processing device having a plurality of cascaded processing elements, a bypass from the second path to the first path is provided for each processing element, and the bypass is used or not used according to control information. In addition, the flexibility of processing of the signal processing device is improved.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施例に係る信号処理装置の全
体の構成を示すブロック図である。FIG. 1 is a block diagram illustrating an overall configuration of a signal processing device according to a first embodiment of the present invention.

【図２】図１中の１段目の信号処理要素の内部構成を示
すブロック図である。FIG. 2 is a block diagram showing an internal configuration of a first-stage signal processing element in FIG. 1;

【図３】図２中の処理制御回路の内部構成を示すブロッ
ク図である。FIG. 3 is a block diagram illustrating an internal configuration of a processing control circuit in FIG. 2;

【図４】図１の中の２段目及び３段目の信号処理要素の
内部構成を示すブロック図である。FIG. 4 is a block diagram showing the internal configuration of the second and third signal processing elements in FIG. 1;

【図５】図１の信号処理装置による第１の処理例を示す
タイミング図である。FIG. 5 is a timing chart showing a first processing example by the signal processing device of FIG. 1;

【図６】図１の信号処理装置による第２の処理例を示す
タイミング図である。FIG. 6 is a timing chart showing a second processing example by the signal processing device of FIG. 1;

【図７】（ａ）及び（ｂ）は図１の信号処理装置の拡張
例をそれぞれ示すブロック図である。FIGS. 7A and 7B are block diagrams each showing an extended example of the signal processing device of FIG. 1;

【図８】図１中の信号処理要素の他の接続例を示すブロ
ック図である。FIG. 8 is a block diagram showing another connection example of the signal processing element in FIG. 1;

【図９】図１中の信号処理要素の更に他の接続例を示す
ブロック図である。FIG. 9 is a block diagram showing still another connection example of the signal processing elements in FIG. 1;

【図１０】本発明の第２の実施例に係る信号処理装置の
全体の構成を示すブロック図である。FIG. 10 is a block diagram illustrating an overall configuration of a signal processing device according to a second embodiment of the present invention.

【図１１】図１０中の各信号処理要素の内部構成を示す
ブロック図である。11 is a block diagram showing the internal configuration of each signal processing element in FIG.

【図１２】図１０の信号処理装置による第１の処理例を
示すタイミング図である。12 is a timing chart showing a first processing example by the signal processing device of FIG. 10;

【図１３】図１０の信号処理装置による第２の処理例を
示すタイミング図である。FIG. 13 is a timing chart showing a second processing example by the signal processing device of FIG. 10;

【符号の説明】[Explanation of symbols]

１ａ，１ｂ 信号処理要素（ＳＰＥ） ２ａ，２ｂ データ保持回路 ３ 積和演算回路 ４ 演算結果レジスタ ５ 処理制御回路 ６ 入力選択回路 ７ 出力選択回路 ８ａ，９ａ，１０ａ ラッチ ８ｂ，９ｂ，１０ｂ ラッチ １１ データ選択回路 １２，１３ シフタ（乗算回路） １４ 加算器 １５ 乗算制御回路 １６ 第２入力 ３０ 信号処理要素（ＳＰＥ） ３１ データ保持回路 ３２ 積和演算回路 ３３，３４ ラッチ ７０ ラインメモリ ８０ 信号処理ユニット ８１ 第１入力 ９０ 信号処理ユニット ９１ 制御レジスタ １２０ 中央処理装置（ＣＰＵ） 1a, 1b Signal processing element (SPE) 2a, 2b Data holding circuit 3 Product-sum operation circuit 4 Operation result register 5 Processing control circuit 6 Input selection circuit 7 Output selection circuit 8a, 9a, 10a Latch 8b, 9b, 10b Latch 11 Data Selection circuit 12, 13 Shifter (multiplication circuit) 14 Adder 15 Multiplication control circuit 16 Second input 30 Signal processing element (SPE) 31 Data holding circuit 32 Product sum operation circuit 33, 34 Latch 70 Line memory 80 Signal processing unit 81 1 input 90 signal processing unit 91 control register 120 central processing unit (CPU)

フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 17/10 H03H 17/02 655 H03H 17/02 681 ＪＩＣＳＴファイル（ＪＯＩＳ)Continuation of the front page (58) Field surveyed (Int.Cl. ⁶ , DB name) G06F 17/10 H03H 17/02 655 H03H 17/02 681 JICST file (JOIS)

Claims (16)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 複数の処理要素を備えた信号処理装置で
あって、 前記複数の処理要素は、前記信号処理装置の入力データ
信号を転送するための第１パスと、前記入力データ信号
の処理結果を転送するための第２パスとを構成するよう
に縦続接続されており、 前記複数の処理要素の各々は、 前記第１パス上に配置された第１入力と、 前記第１入力を介して供給されたデータ信号を保持する
ためのデータ保持回路と、 前記データ保持回路に保持されたデータ信号と他のデー
タ信号との演算結果を求めるための演算回路と、 前記演算回路に前記他のデータ信号を供給するために前
記第２パス上に配置された第２入力と、 前記演算回路で求められた演算結果を保持し、かつ該保
持した演算結果を前記第２パスへ供給するための演算結
果レジスタと、 前記データ保持回路に保持されたデータ信号と前記演算
結果レジスタに保持された演算結果とのうちのいずれか
を前記第１パスへ供給するための出力選択回路と、 前記データ保持回路、前記演算回路、前記演算結果レジ
スタ及び前記出力選択回路の各々の動作を制御するため
の処理制御回路とを備えたことを特徴とする信号処理装
置。1. A signal processing device comprising a plurality of processing elements, the plurality of processing elements comprising: a first path for transferring an input data signal of the signal processing device; and a processing of the input data signal. Cascaded to form a second path for transferring a result, wherein each of the plurality of processing elements is provided via a first input disposed on the first path and the first input. A data holding circuit for holding the supplied data signal, an operation circuit for obtaining an operation result of the data signal held in the data holding circuit and another data signal, and A second input arranged on the second path for supplying a data signal, and an operation result obtained by the operation circuit, and for supplying the held operation result to the second path. Operation result register An output selection circuit for supplying one of the data signal held in the data holding circuit and the operation result held in the operation result register to the first path; the data holding circuit; and the operation circuit And a processing control circuit for controlling the operation of each of the operation result register and the output selection circuit. 【請求項２】 請求項１記載の信号処理装置において、 前記複数の処理要素の各々の前記処理制御回路は、前記
データ保持回路、前記演算回路、前記演算結果レジスタ
及び前記出力選択回路の各々の動作を指定する制御情報
を保持するための少なくとも１個の制御レジスタを備え
たことを特徴とする信号処理装置。2. The signal processing device according to claim 1, wherein the processing control circuit of each of the plurality of processing elements includes a data holding circuit, an arithmetic circuit, an arithmetic result register, and the output selection circuit. A signal processing device comprising at least one control register for holding control information designating an operation. 【請求項３】 請求項２記載の信号処理装置において、 前記複数の処理要素の各々の前記制御レジスタに個別に
制御情報を設定するための手段を更に備え、 前記複数の処理要素の各々は、前記個別に設定された制
御情報に応じて機能が変更され得ることを特徴とする信
号処理装置。3. The signal processing device according to claim 2, further comprising: a unit configured to individually set control information in the control register of each of the plurality of processing elements, wherein each of the plurality of processing elements includes: A signal processing device, wherein a function can be changed according to the individually set control information. 【請求項４】 請求項１記載の信号処理装置において、 前記複数の処理要素のうちの少なくとも１個の特定処理
要素は、 １個の端子を前記第１入力として備え、かつ１個のシフ
トレジスタを構成するように、前記１個の端子を介して
順次供給された複数のデータ信号をそれぞれ保持するた
めの複数のラッチを前記データ保持回路として備えたこ
とを特徴とする信号処理装置。4. The signal processing device according to claim 1, wherein at least one specific processing element of the plurality of processing elements has one terminal as the first input, and one shift register. And a plurality of latches for respectively holding a plurality of data signals sequentially supplied through the one terminal as the data holding circuit. 【請求項５】 請求項４記載の信号処理装置において、 前記特定処理要素の前記出力選択回路は、前記複数のラ
ッチのうちの任意のラッチに保持されたデータ信号を前
記第１パスへ供給する機能を備えたことを特徴とする信
号処理装置。5. The signal processing device according to claim 4, wherein the output selection circuit of the specific processing element supplies a data signal held in an arbitrary one of the plurality of latches to the first path. A signal processing device having a function. 【請求項６】 請求項１記載の信号処理装置において、 前記複数の処理要素のうちの最前段の処理要素は、 複数の端子を前記第１入力として備え、かつ前記複数の
端子を介して同時に供給された複数のデータ信号をそれ
ぞれ保持するための複数のラッチを前記データ保持回路
として備えたことを特徴とする信号処理装置。6. The signal processing device according to claim 1, wherein the first processing element of the plurality of processing elements includes a plurality of terminals as the first input, and simultaneously receives the signals via the plurality of terminals. A signal processing apparatus comprising: a plurality of latches for respectively holding a plurality of supplied data signals as the data holding circuit. 【請求項７】 請求項６記載の信号処理装置において、 前記最前段の処理要素の前記複数の端子へ複数のデータ
信号を同時に供給するためのラインメモリを更に備えた
ことを特徴とする信号処理装置。7. The signal processing apparatus according to claim 6, further comprising a line memory for simultaneously supplying a plurality of data signals to the plurality of terminals of the foremost processing element. apparatus. 【請求項８】 請求項６記載の信号処理装置において、 前記最前段の処理要素の前記出力選択回路は、前記複数
のラッチのうちの任意のラッチに保持されたデータ信号
を前記第１パスへ供給する機能を備えたことを特徴とす
る信号処理装置。8. The signal processing device according to claim 6, wherein the output selection circuit of the foremost processing element transfers a data signal held in an arbitrary one of the plurality of latches to the first path. A signal processing device having a function of supplying. 【請求項９】 請求項１記載の信号処理装置において、 前記複数の処理要素のうちの少なくとも１個の特定処理
要素は、前記第２入力を介して供給されたデータ信号と
前記演算結果レジスタに保持された演算結果とのうちの
いずれかを前記他のデータ信号として前記演算回路へ供
給するための入力選択回路を更に備えたことを特徴とす
る信号処理装置。9. The signal processing device according to claim 1, wherein at least one specific processing element among the plurality of processing elements is provided to a data signal supplied through the second input and the operation result register. A signal processing device further comprising an input selection circuit for supplying any of the held operation results to the operation circuit as the other data signal. 【請求項１０】 請求項１記載の信号処理装置におい
て、 前記複数の処理要素のうちの少なくとも１個の特定処理
要素の中の前記演算回路は、 該特定処理要素の中の前記データ保持回路に保持された
データ信号と定数との積を求めるための乗算回路と、 前記求められた積と前記他のデータ信号との和を求める
ための加算器とを備えたことを特徴とする信号処理装
置。10. The signal processing device according to claim 1, wherein the arithmetic circuit in at least one specific processing element of the plurality of processing elements is provided in the data holding circuit in the specific processing element. A signal processing apparatus comprising: a multiplication circuit for obtaining a product of a held data signal and a constant; and an adder for obtaining a sum of the obtained product and the other data signal. . 【請求項１１】 請求項１０記載の信号処理装置におい
て、 前記乗算回路は、前記保持されたデータ信号に一定量の
シフト処理を施すためのシフタを備えたことを特徴とす
る信号処理装置。11. The signal processing device according to claim 10, wherein the multiplication circuit includes a shifter for performing a predetermined amount of shift processing on the held data signal. 【請求項１２】 請求項１１記載の信号処理装置におい
て、 前記特定処理要素の中の前記処理制御回路は、前記シフ
タにおけるシフト量を制御するための手段を備えたこと
を特徴とする信号処理装置。12. The signal processing apparatus according to claim 11, wherein the processing control circuit in the specific processing element includes a unit for controlling a shift amount in the shifter. . 【請求項１３】 請求項１１記載の信号処理装置におい
て、 前記特定処理要素は、前記第２入力を介して供給された
データ信号に応じて前記シフタにおけるシフト量を制御
するための乗算制御回路を更に備えたことを特徴とする
信号処理装置。13. The signal processing device according to claim 11, wherein the specific processing element includes a multiplication control circuit for controlling a shift amount in the shifter in accordance with a data signal supplied via the second input. A signal processing device further provided. 【請求項１４】 請求項１記載の信号処理装置におい
て、 前記複数の処理要素のうちの少なくとも１個の特定処理
要素の中の前記データ保持回路は、前記第１入力を介し
て供給された複数のデータ信号をそれぞれ保持するため
の複数のラッチを備え、かつ前記特定処理要素の中の前
記演算回路は、 前記複数のラッチに保持された複数のデータ信号のうち
の１個のデータ信号を選択するためのデータ選択回路
と、 前記選択された１個のデータ信号にそれぞれ一定量のシ
フト処理を施すための複数のシフタと、 前記複数のシフタの各々のシフト処理の結果の和を求め
るための加算器とを備えたことを特徴とする信号処理装
置。14. The signal processing device according to claim 1, wherein the data holding circuit in at least one specific processing element of the plurality of processing elements is supplied through the first input. A plurality of latches respectively for holding the data signals, and the arithmetic circuit in the specific processing element selects one of the plurality of data signals held in the plurality of latches A plurality of shifters for performing a fixed amount of shift processing on each of the selected one data signal, and a sum of results of the shift processing of each of the plurality of shifters. A signal processing device comprising: an adder. 【請求項１５】 請求項１記載の信号処理装置におい
て、 前記複数の処理要素のうちの少なくとも１個の特定処理
要素の中の前記データ保持回路は、前記第１入力を介し
て供給された複数のデータ信号をそれぞれ保持するため
の複数のラッチを備え、かつ前記特定処理要素の中の前
記演算回路は、 前記複数のラッチに保持された複数のデータ信号のうち
の複数個のデータ信号を選択するためのデータ選択回路
と、 前記選択された複数個のデータ信号にそれぞれ一定量の
シフト処理を施すための複数のシフタと、 前記複数のシフタの各々のシフト処理の結果の和を求め
るための加算器とを備えたことを特徴とする信号処理装
置。15. The signal processing device according to claim 1, wherein the data holding circuit in at least one specific processing element of the plurality of processing elements is supplied through the first input. A plurality of latches for respectively holding the data signals, and the arithmetic circuit in the specific processing element selects a plurality of data signals among the plurality of data signals held in the plurality of latches A plurality of shifters for performing a predetermined amount of shift processing on each of the plurality of selected data signals, and a sum of results of the shift processing of each of the plurality of shifters. A signal processing device comprising: an adder. 【請求項１６】 入力データ信号を転送するための第１
パスと、前記入力データ信号の処理結果を転送するため
の第２パスとを備えた信号処理装置を構成するための信
号処理要素であって、 前記第１パス上に配置された第１入力と、 前記第１入力を介して供給されたデータ信号を保持する
ためのデータ保持回路と、 前記データ保持回路に保持されたデータ信号と他のデー
タ信号との演算結果を求めるための演算回路と、 前記演算回路に前記他のデータ信号を供給するために前
記第２パス上に配置された第２入力と、 前記演算回路で求められた演算結果を保持し、かつ該保
持した演算結果を前記第２パスへ供給するための演算結
果レジスタと、 前記データ保持回路に保持されたデータ信号と前記演算
結果レジスタに保持された演算結果とのうちのいずれか
を前記第１パスへ供給するための出力選択回路と、 前記データ保持回路、前記演算回路、前記演算結果レジ
スタ及び前記出力選択回路の各々の動作を制御するため
の処理制御回路とを備えたことを特徴とする信号処理要
素。16. A first method for transferring an input data signal.
A signal processing element for configuring a signal processing device including a path and a second path for transferring a processing result of the input data signal, the signal processing element comprising: a first input disposed on the first path; A data holding circuit for holding a data signal supplied via the first input; an arithmetic circuit for obtaining an operation result of the data signal held by the data holding circuit and another data signal; A second input disposed on the second path for supplying the another data signal to the arithmetic circuit, holding an arithmetic result obtained by the arithmetic circuit, and storing the held arithmetic result in the second An operation result register for supplying to the second path; and an output for supplying one of the data signal held in the data holding circuit and the operation result held in the operation result register to the first path. Selection Circuit and the data holding circuit, said arithmetic circuit, the operation result register and the signal processing element, characterized in that it comprises a processing control circuit for controlling the operation of each of the output selection circuit.