JP2919228B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2919228B2 JP2919228B2 JP5163703A JP16370393A JP2919228B2 JP 2919228 B2 JP2919228 B2 JP 2919228B2 JP 5163703 A JP5163703 A JP 5163703A JP 16370393 A JP16370393 A JP 16370393A JP 2919228 B2 JP2919228 B2 JP 2919228B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- row decoder
- memory cell
- amplifier circuit
- sense amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【0001】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にボンディングパッドを配置するためのアレイ構成に
関する。
特にボンディングパッドを配置するためのアレイ構成に
関する。
【0002】
【従来の技術】従来の半導体チップの第1の部分を示す
図3の平面図と、この第1の部分の破線部と共通する破
線部を有する第2の部分を示す図4の平面図とを組み合
わせて参照すると、この半導体チップ1は、チップの横
中心軸に沿ってX行デコーダ21があり、縦方向にY列
デコーダ20があり、上下サイドにはそれぞれデータア
ンプ回路5とセンス増幅器駆動回路3とが交互に配列さ
れ、データアンプ回路5にはI/O線I1,I2,I
3,I4,…が接続され、メモリセルマトリックス領域
7がX行デコーダ21の両側に配列され、センス増幅器
群4も両側に配列され、行デコーダ21とセンス増幅器
との交差部6があり、ボンディングパッドB1〜B18
は半導体チップ1の上下サイドにはなく左右のサイドに
配置される。パッドB5,B14は、他のパッド配列か
ら若干ずれている。
図3の平面図と、この第1の部分の破線部と共通する破
線部を有する第2の部分を示す図4の平面図とを組み合
わせて参照すると、この半導体チップ1は、チップの横
中心軸に沿ってX行デコーダ21があり、縦方向にY列
デコーダ20があり、上下サイドにはそれぞれデータア
ンプ回路5とセンス増幅器駆動回路3とが交互に配列さ
れ、データアンプ回路5にはI/O線I1,I2,I
3,I4,…が接続され、メモリセルマトリックス領域
7がX行デコーダ21の両側に配列され、センス増幅器
群4も両側に配列され、行デコーダ21とセンス増幅器
との交差部6があり、ボンディングパッドB1〜B18
は半導体チップ1の上下サイドにはなく左右のサイドに
配置される。パッドB5,B14は、他のパッド配列か
ら若干ずれている。
【0003】図3,図4に示す半導体チップ1をパッケ
ージ上に配置した図7,図8の平面図を参照すると、こ
のパッケージ2は、ボンディングパッドB1〜B9にそ
れぞれボンディングワイヤで接続されたインナーリード
L1〜L9を備え、このうちインナーリードL4,L
5,L6は半導体チップ1の上方のスペースに配置され
ているが、このスペースが小さいと、ここにリードを設
けることができない。
ージ上に配置した図7,図8の平面図を参照すると、こ
のパッケージ2は、ボンディングパッドB1〜B9にそ
れぞれボンディングワイヤで接続されたインナーリード
L1〜L9を備え、このうちインナーリードL4,L
5,L6は半導体チップ1の上方のスペースに配置され
ているが、このスペースが小さいと、ここにリードを設
けることができない。
【0004】尚、図7,図8の破線部が組み合わされ、
パッケージ2が示され、一点鎖線の上方の部分のみリー
ドが示され、下方の部分ではリードL10〜L18の端
部のみを示している。この一点鎖線を中心軸として線対
称にリードが配列されている。
パッケージ2が示され、一点鎖線の上方の部分のみリー
ドが示され、下方の部分ではリードL10〜L18の端
部のみを示している。この一点鎖線を中心軸として線対
称にリードが配列されている。
【0005】このような従来の半導体記憶装置は、長方
形状の半導体チップ1の一中心軸に沿ってX行デコーダ
21を配置した行デコーダ領域の両側に、センス増幅器
群4の両側にそれぞれ複数のメモリセルを含むメモリセ
ルマトリックス領域7を配置したメモリセルアレイを複
数個、それぞれのメモリマトリックス領域を隣接させて
配置し、さらにメモリセルアレイの外側のX行デコーダ
21と平行な面に接するように、データアンプ回路5と
センス増幅器群駆動回路3を配置していた。
形状の半導体チップ1の一中心軸に沿ってX行デコーダ
21を配置した行デコーダ領域の両側に、センス増幅器
群4の両側にそれぞれ複数のメモリセルを含むメモリセ
ルマトリックス領域7を配置したメモリセルアレイを複
数個、それぞれのメモリマトリックス領域を隣接させて
配置し、さらにメモリセルアレイの外側のX行デコーダ
21と平行な面に接するように、データアンプ回路5と
センス増幅器群駆動回路3を配置していた。
【0006】さらに、ボンディングパッドB1〜B18
は、半導体チップ1上のある箇所に集中して配置したほ
うが、無駄な空間も出来ず効率が良いことから、長方形
状の半導体チップ1の端辺のみに沿って配置していた。
は、半導体チップ1上のある箇所に集中して配置したほ
うが、無駄な空間も出来ず効率が良いことから、長方形
状の半導体チップ1の端辺のみに沿って配置していた。
【0007】次に、半導体チップ1がパッケージ2に比
較して大きな面積を示す場合の図9,図10の平面図を
参照すると、この半導体チップ1は図5,図6に示す面
積の大きなチップであり、ボンディングパッドA4,A
5,A6,A13,A14,A15は上方下方に配列さ
れ、それぞれリードM4,M5,M6,M13,M1
4,M15にワイヤで接続されている。
較して大きな面積を示す場合の図9,図10の平面図を
参照すると、この半導体チップ1は図5,図6に示す面
積の大きなチップであり、ボンディングパッドA4,A
5,A6,A13,A14,A15は上方下方に配列さ
れ、それぞれリードM4,M5,M6,M13,M1
4,M15にワイヤで接続されている。
【0008】図9,図10に示す半導体チップ1の面積
がさらに大きくなると、図示されたリードM4,M5,
M6,M13,M14,M15の位置にはリードを設け
るスペースがなくなる。
がさらに大きくなると、図示されたリードM4,M5,
M6,M13,M14,M15の位置にはリードを設け
るスペースがなくなる。
【0009】このようにパッケージ2が半導体チップ1
に比べて大きい場合、このパッケージ外形面と半導体チ
ップ1との間に十分な空間ができ、この空間をつかっ
て、リードフレームのインナーリードL4,L5,L6
がボンディングパッドB1,B2,B3の側に引き回す
ことが可能であったが、大容量化によりチップサイズが
ますます大きくなるのに反して、パッケージ自体の寸法
は変わらないか、せいぜい若干大きくなる程度である。
に比べて大きい場合、このパッケージ外形面と半導体チ
ップ1との間に十分な空間ができ、この空間をつかっ
て、リードフレームのインナーリードL4,L5,L6
がボンディングパッドB1,B2,B3の側に引き回す
ことが可能であったが、大容量化によりチップサイズが
ますます大きくなるのに反して、パッケージ自体の寸法
は変わらないか、せいぜい若干大きくなる程度である。
【0010】よって、大きなサイズの半導体チップをパ
ッケージに収めようとすると、リードフレームのインナ
ーリードM4,M5,M6を引き回す空間が無くなり、
その代わりにボンディングパッドA4,A5,A6をリ
ードフレームのインナーリードM4,M5,M6の側に
持っていくことになる。
ッケージに収めようとすると、リードフレームのインナ
ーリードM4,M5,M6を引き回す空間が無くなり、
その代わりにボンディングパッドA4,A5,A6をリ
ードフレームのインナーリードM4,M5,M6の側に
持っていくことになる。
【0011】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、半導体チップの長辺に沿ってボンディング
パッドを配置させるため、短辺サイズを広げなければな
らないなどのチップサイズが大きくなる欠点がある。
記憶装置は、半導体チップの長辺に沿ってボンディング
パッドを配置させるため、短辺サイズを広げなければな
らないなどのチップサイズが大きくなる欠点がある。
【0012】
【課題を解決するための手段】本発明の半導体記憶装置
の構成は、半導体チップの一中心軸に沿って行デコーダ
を有し、この行デコーダ領域の並び方向と垂直な方向の
両側に配置されたセンス増幅器群と、このセンス増幅器
群の前記中心軸方向の両側に隣接して配置されたそれぞ
れの複数のメモリセルを含むメモリセルマトリックス領
域とを有する半導体記憶装置において、前記メモリセル
マトリックス領域,前記センス増幅器群の一側にデータ
アンプ回路を配置し、前記中心軸に関して前記データア
ンプ回路と反対の側にボンディングパッドを配置したこ
とを特徴とする。
の構成は、半導体チップの一中心軸に沿って行デコーダ
を有し、この行デコーダ領域の並び方向と垂直な方向の
両側に配置されたセンス増幅器群と、このセンス増幅器
群の前記中心軸方向の両側に隣接して配置されたそれぞ
れの複数のメモリセルを含むメモリセルマトリックス領
域とを有する半導体記憶装置において、前記メモリセル
マトリックス領域,前記センス増幅器群の一側にデータ
アンプ回路を配置し、前記中心軸に関して前記データア
ンプ回路と反対の側にボンディングパッドを配置したこ
とを特徴とする。
【0013】
【実施例】本発明の一実施例の半導体チップのうち第1
の部分を示す図1、第2の部分を示す図2を参照する
と、列デコーダ20のとなりのX行デコーダ21から見
て上側のメモリセルアレイの外側にデータアンプ回路5
を配置し、また、行デコーダ領域とセンス増幅器群4の
交差部6のところは何ら回路を配置する必要のない箇所
なので、この箇所にI/O信号増幅回路8を配置し、セ
ンス増幅器につながりセンス増幅器群4を縦断するI/
O線(以下I/O線)で、下側のメモリセルアレイのI
/O線I2は先のI/O信号増幅回路8を介して、デー
タアンプ回路5につながる上側のメモリセルアレイのI
/O線I1につなげる。
の部分を示す図1、第2の部分を示す図2を参照する
と、列デコーダ20のとなりのX行デコーダ21から見
て上側のメモリセルアレイの外側にデータアンプ回路5
を配置し、また、行デコーダ領域とセンス増幅器群4の
交差部6のところは何ら回路を配置する必要のない箇所
なので、この箇所にI/O信号増幅回路8を配置し、セ
ンス増幅器につながりセンス増幅器群4を縦断するI/
O線(以下I/O線)で、下側のメモリセルアレイのI
/O線I2は先のI/O信号増幅回路8を介して、デー
タアンプ回路5につながる上側のメモリセルアレイのI
/O線I1につなげる。
【0014】以下同様に、次の2個のメモリセルアレイ
はX行デコーダ21から見て下側のメモリセルアレイの
外側にデータアンプ回路5を配置し、上側のメモリセル
アレイのI/O線I3は、行デコーダ領域とセンス増幅
器群4の交差部6に配置されるI/O信号増幅回路8を
介して、データアンプ回路5につながる下側のメモリセ
ルアレイのI/O線I4につなげる。
はX行デコーダ21から見て下側のメモリセルアレイの
外側にデータアンプ回路5を配置し、上側のメモリセル
アレイのI/O線I3は、行デコーダ領域とセンス増幅
器群4の交差部6に配置されるI/O信号増幅回路8を
介して、データアンプ回路5につながる下側のメモリセ
ルアレイのI/O線I4につなげる。
【0015】以後全てのメモリセルアレイに対して交互
にデータアンプ回路5を配置し、I/O線が同様な構成
になるようにする。
にデータアンプ回路5を配置し、I/O線が同様な構成
になるようにする。
【0016】次に、X行デコーダ21を挟んだデータア
ンプ回路5と対称な位置にできるなにもない空間でボン
ディングしやすい位置を選択して、ボンディングパッド
A4,A5,A6,A13,A14,A15を配置して
いる。
ンプ回路5と対称な位置にできるなにもない空間でボン
ディングしやすい位置を選択して、ボンディングパッド
A4,A5,A6,A13,A14,A15を配置して
いる。
【0017】
【発明の効果】以上説明したように本発明は、データア
ンプ回路のない側のメモリセルアレイのI/O線とデー
タアンプ回路のある側のメモリセルアレイのI/O線を
つなぐことによって、I/O線の長さが2倍になってい
るが、I/O線同士の接続部でI/O信号増幅回路を介
しているので、データアンプ回路にかかる負荷は従来の
メモリセルアレイのI/O線のみの場合と同等とな
り、、データアンプ回路を従来と同じにできる。
ンプ回路のない側のメモリセルアレイのI/O線とデー
タアンプ回路のある側のメモリセルアレイのI/O線を
つなぐことによって、I/O線の長さが2倍になってい
るが、I/O線同士の接続部でI/O信号増幅回路を介
しているので、データアンプ回路にかかる負荷は従来の
メモリセルアレイのI/O線のみの場合と同等とな
り、、データアンプ回路を従来と同じにできる。
【0018】よって、行デコーダを挟んだデータアンプ
回路と対称な位置にできるなにもない空間でボンディン
グしやすい位置を選択してボンディングパッドを配置す
ることによって、単純に長辺にボンディングパッドを挿
入した半導体チップよりチップサイズを小さくすること
が出来る。
回路と対称な位置にできるなにもない空間でボンディン
グしやすい位置を選択してボンディングパッドを配置す
ることによって、単純に長辺にボンディングパッドを挿
入した半導体チップよりチップサイズを小さくすること
が出来る。
【図1】本発明の一実施例の半導体チップの第1の部分
の平面図である。
の平面図である。
【図2】この第1の部分に組み合わされる第2の部分の
平面図である。
平面図である。
【図3】従来の半導体チップの一例の第1の部分を示す
平面図である。
平面図である。
【図4】図3の第1の部分に組み合わされる第2の部分
を示す平面図である。
を示す平面図である。
【図5】従来の半導体チップの他例の第1の部分を示す
平面図である。
平面図である。
【図6】図5の第1の部分に組み合わされる第2の部分
を示す平面図である。
を示す平面図である。
【図7】従来の半導体チップの一例をパッケージに配し
た状態の第1の部分を示す平面図である。
た状態の第1の部分を示す平面図である。
【図8】図7の第1の部分に組み合わされる第2の部分
を示す平面図である。
を示す平面図である。
【図9】従来の他例をパッケージに配した第1の部分を
示す平面図である。
示す平面図である。
【図10】図9の第1の部分に組み合わされる第2の部
分を示す平面図である。
分を示す平面図である。
1 半導体チップ 2 パッケージ 3 センス増幅器駆動回路 4 センス増幅器 5 データアンプ回路 6 行デコーダとセンス増幅器の交差部 7 メモリセルマトリックス領域 8 I/O信号増幅回路 A1〜A18,B1〜B18 ボンディングパッド I1〜I4 I/O線 L1〜L18,M1〜M18 リードフレームのイン
ナーリード 21 X行デコーダ 20 Y列デコーダ
ナーリード 21 X行デコーダ 20 Y列デコーダ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 27/04 H01L 21/82 H01L 21/822 H01L 27/108
Claims (1)
- 【請求項1】 半導体チップの一中心軸に沿って行デコ
ーダを有し、この行デコーダ領域の並び方向と垂直な方
向の両側に配置されたセンス増幅器群と、このセンス増
幅器群の前記中心軸方向の両側に隣接して配置されたそ
れぞれの複数のメモリセルを含むメモリセルマトリック
ス領域とを有する半導体記憶装置において、 前記メモリセルマトリックス領域,前記センス増幅器群
の一側にデータアンプ回路を配置し、前記中心軸に関し
て前記データアンプ回路と反対の側にボンディングパッ
ドを配置したことを特徴とする半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5163703A JP2919228B2 (ja) | 1993-07-02 | 1993-07-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5163703A JP2919228B2 (ja) | 1993-07-02 | 1993-07-02 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0722588A JPH0722588A (ja) | 1995-01-24 |
JP2919228B2 true JP2919228B2 (ja) | 1999-07-12 |
Family
ID=15779021
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5163703A Expired - Fee Related JP2919228B2 (ja) | 1993-07-02 | 1993-07-02 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2919228B2 (ja) |
-
1993
- 1993-07-02 JP JP5163703A patent/JP2919228B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0722588A (ja) | 1995-01-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4660174A (en) | Semiconductor memory device having divided regular circuits | |
US5361223A (en) | Semiconductor memory device comprising a plurality of memory arrays with improved peripheral circuit location and interconnection arrangement | |
JP2863661B2 (ja) | 読出専用メモリ | |
JPS6216295A (ja) | ダイナミツクランダムアクセスメモリ | |
JPS6155198B2 (ja) | ||
US8305833B2 (en) | Memory chip architecture having non-rectangular memory banks and method for arranging memory banks | |
JP2828955B2 (ja) | 半導体メモリ装置 | |
JP2894635B2 (ja) | 半導体記憶装置 | |
JP2996324B2 (ja) | 半導体集積回路装置 | |
US5184321A (en) | Semiconductor memory device comprising a plurality of memory arrays with improved peripheral circuit location and interconnection arrangement | |
JP2919228B2 (ja) | 半導体記憶装置 | |
JPH07114258B2 (ja) | 半導体メモリ | |
JP2954165B1 (ja) | 半導体装置 | |
US5307307A (en) | Semiconductor memory device having improved bit line arrangement | |
JPH02154462A (ja) | 半導体記憶装置 | |
JPH036596B2 (ja) | ||
JPH0566744B2 (ja) | ||
US6104628A (en) | Integrated-circuit device with microprocessor of prescribed shape | |
JP3048963B2 (ja) | 半導体メモリ装置 | |
US5748549A (en) | Semiconductor memory device | |
JP2000243933A (ja) | デコーダ接続装置 | |
JPH04162664A (ja) | 半導体記憶装置 | |
JP2567855B2 (ja) | 半導体記憶装置 | |
JP3144946B2 (ja) | 半導体装置 | |
JPH04186671A (ja) | 半導体メモリ装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990323 |
|
LAPS | Cancellation because of no payment of annual fees |