JP2919228B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2919228B2 JP2919228B2 JP5163703A JP16370393A JP2919228B2 JP 2919228 B2 JP2919228 B2 JP 2919228B2 JP 5163703 A JP5163703 A JP 5163703A JP 16370393 A JP16370393 A JP 16370393A JP 2919228 B2 JP2919228 B2 JP 2919228B2
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- JP
- Japan
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- semiconductor chip
- row decoder
- memory cell
- amplifier circuit
- sense amplifier
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にボンディングパッドを配置するためのアレイ構成に
関する。
特にボンディングパッドを配置するためのアレイ構成に
関する。
【０００２】
【従来の技術】従来の半導体チップの第１の部分を示す
図３の平面図と、この第１の部分の破線部と共通する破
線部を有する第２の部分を示す図４の平面図とを組み合
わせて参照すると、この半導体チップ１は、チップの横
中心軸に沿ってＸ行デコーダ２１があり、縦方向にＹ列
デコーダ２０があり、上下サイドにはそれぞれデータア
ンプ回路５とセンス増幅器駆動回路３とが交互に配列さ
れ、データアンプ回路５にはＩ／Ｏ線Ｉ１，Ｉ２，Ｉ
３，Ｉ４，…が接続され、メモリセルマトリックス領域
７がＸ行デコーダ２１の両側に配列され、センス増幅器
群４も両側に配列され、行デコーダ２１とセンス増幅器
との交差部６があり、ボンディングパッドＢ１〜Ｂ１８
は半導体チップ１の上下サイドにはなく左右のサイドに
配置される。パッドＢ５，Ｂ１４は、他のパッド配列か
ら若干ずれている。
図３の平面図と、この第１の部分の破線部と共通する破
線部を有する第２の部分を示す図４の平面図とを組み合
わせて参照すると、この半導体チップ１は、チップの横
中心軸に沿ってＸ行デコーダ２１があり、縦方向にＹ列
デコーダ２０があり、上下サイドにはそれぞれデータア
ンプ回路５とセンス増幅器駆動回路３とが交互に配列さ
れ、データアンプ回路５にはＩ／Ｏ線Ｉ１，Ｉ２，Ｉ
３，Ｉ４，…が接続され、メモリセルマトリックス領域
７がＸ行デコーダ２１の両側に配列され、センス増幅器
群４も両側に配列され、行デコーダ２１とセンス増幅器
との交差部６があり、ボンディングパッドＢ１〜Ｂ１８
は半導体チップ１の上下サイドにはなく左右のサイドに
配置される。パッドＢ５，Ｂ１４は、他のパッド配列か
ら若干ずれている。
【０００３】図３，図４に示す半導体チップ１をパッケ
ージ上に配置した図７，図８の平面図を参照すると、こ
のパッケージ２は、ボンディングパッドＢ１〜Ｂ９にそ
れぞれボンディングワイヤで接続されたインナーリード
Ｌ１〜Ｌ９を備え、このうちインナーリードＬ４，Ｌ
５，Ｌ６は半導体チップ１の上方のスペースに配置され
ているが、このスペースが小さいと、ここにリードを設
けることができない。
ージ上に配置した図７，図８の平面図を参照すると、こ
のパッケージ２は、ボンディングパッドＢ１〜Ｂ９にそ
れぞれボンディングワイヤで接続されたインナーリード
Ｌ１〜Ｌ９を備え、このうちインナーリードＬ４，Ｌ
５，Ｌ６は半導体チップ１の上方のスペースに配置され
ているが、このスペースが小さいと、ここにリードを設
けることができない。
【０００４】尚、図７，図８の破線部が組み合わされ、
パッケージ２が示され、一点鎖線の上方の部分のみリー
ドが示され、下方の部分ではリードＬ１０〜Ｌ１８の端
部のみを示している。この一点鎖線を中心軸として線対
称にリードが配列されている。
パッケージ２が示され、一点鎖線の上方の部分のみリー
ドが示され、下方の部分ではリードＬ１０〜Ｌ１８の端
部のみを示している。この一点鎖線を中心軸として線対
称にリードが配列されている。
【０００５】このような従来の半導体記憶装置は、長方
形状の半導体チップ１の一中心軸に沿ってＸ行デコーダ
２１を配置した行デコーダ領域の両側に、センス増幅器
群４の両側にそれぞれ複数のメモリセルを含むメモリセ
ルマトリックス領域７を配置したメモリセルアレイを複
数個、それぞれのメモリマトリックス領域を隣接させて
配置し、さらにメモリセルアレイの外側のＸ行デコーダ
２１と平行な面に接するように、データアンプ回路５と
センス増幅器群駆動回路３を配置していた。
形状の半導体チップ１の一中心軸に沿ってＸ行デコーダ
２１を配置した行デコーダ領域の両側に、センス増幅器
群４の両側にそれぞれ複数のメモリセルを含むメモリセ
ルマトリックス領域７を配置したメモリセルアレイを複
数個、それぞれのメモリマトリックス領域を隣接させて
配置し、さらにメモリセルアレイの外側のＸ行デコーダ
２１と平行な面に接するように、データアンプ回路５と
センス増幅器群駆動回路３を配置していた。
【０００６】さらに、ボンディングパッドＢ１〜Ｂ１８
は、半導体チップ１上のある箇所に集中して配置したほ
うが、無駄な空間も出来ず効率が良いことから、長方形
状の半導体チップ１の端辺のみに沿って配置していた。
は、半導体チップ１上のある箇所に集中して配置したほ
うが、無駄な空間も出来ず効率が良いことから、長方形
状の半導体チップ１の端辺のみに沿って配置していた。
【０００７】次に、半導体チップ１がパッケージ２に比
較して大きな面積を示す場合の図９，図１０の平面図を
参照すると、この半導体チップ１は図５，図６に示す面
積の大きなチップであり、ボンディングパッドＡ４，Ａ
５，Ａ６，Ａ１３，Ａ１４，Ａ１５は上方下方に配列さ
れ、それぞれリードＭ４，Ｍ５，Ｍ６，Ｍ１３，Ｍ１
４，Ｍ１５にワイヤで接続されている。
較して大きな面積を示す場合の図９，図１０の平面図を
参照すると、この半導体チップ１は図５，図６に示す面
積の大きなチップであり、ボンディングパッドＡ４，Ａ
５，Ａ６，Ａ１３，Ａ１４，Ａ１５は上方下方に配列さ
れ、それぞれリードＭ４，Ｍ５，Ｍ６，Ｍ１３，Ｍ１
４，Ｍ１５にワイヤで接続されている。
【０００８】図９，図１０に示す半導体チップ１の面積
がさらに大きくなると、図示されたリードＭ４，Ｍ５，
Ｍ６，Ｍ１３，Ｍ１４，Ｍ１５の位置にはリードを設け
るスペースがなくなる。
がさらに大きくなると、図示されたリードＭ４，Ｍ５，
Ｍ６，Ｍ１３，Ｍ１４，Ｍ１５の位置にはリードを設け
るスペースがなくなる。
【０００９】このようにパッケージ２が半導体チップ１
に比べて大きい場合、このパッケージ外形面と半導体チ
ップ１との間に十分な空間ができ、この空間をつかっ
て、リードフレームのインナーリードＬ４，Ｌ５，Ｌ６
がボンディングパッドＢ１，Ｂ２，Ｂ３の側に引き回す
ことが可能であったが、大容量化によりチップサイズが
ますます大きくなるのに反して、パッケージ自体の寸法
は変わらないか、せいぜい若干大きくなる程度である。
に比べて大きい場合、このパッケージ外形面と半導体チ
ップ１との間に十分な空間ができ、この空間をつかっ
て、リードフレームのインナーリードＬ４，Ｌ５，Ｌ６
がボンディングパッドＢ１，Ｂ２，Ｂ３の側に引き回す
ことが可能であったが、大容量化によりチップサイズが
ますます大きくなるのに反して、パッケージ自体の寸法
は変わらないか、せいぜい若干大きくなる程度である。
【００１０】よって、大きなサイズの半導体チップをパ
ッケージに収めようとすると、リードフレームのインナ
ーリードＭ４，Ｍ５，Ｍ６を引き回す空間が無くなり、
その代わりにボンディングパッドＡ４，Ａ５，Ａ６をリ
ードフレームのインナーリードＭ４，Ｍ５，Ｍ６の側に
持っていくことになる。
ッケージに収めようとすると、リードフレームのインナ
ーリードＭ４，Ｍ５，Ｍ６を引き回す空間が無くなり、
その代わりにボンディングパッドＡ４，Ａ５，Ａ６をリ
ードフレームのインナーリードＭ４，Ｍ５，Ｍ６の側に
持っていくことになる。
【００１１】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、半導体チップの長辺に沿ってボンディング
パッドを配置させるため、短辺サイズを広げなければな
らないなどのチップサイズが大きくなる欠点がある。
記憶装置は、半導体チップの長辺に沿ってボンディング
パッドを配置させるため、短辺サイズを広げなければな
らないなどのチップサイズが大きくなる欠点がある。
【００１２】
【課題を解決するための手段】本発明の半導体記憶装置
の構成は、半導体チップの一中心軸に沿って行デコーダ
を有し、この行デコーダ領域の並び方向と垂直な方向の
両側に配置されたセンス増幅器群と、このセンス増幅器
群の前記中心軸方向の両側に隣接して配置されたそれぞ
れの複数のメモリセルを含むメモリセルマトリックス領
域とを有する半導体記憶装置において、前記メモリセル
マトリックス領域，前記センス増幅器群の一側にデータ
アンプ回路を配置し、前記中心軸に関して前記データア
ンプ回路と反対の側にボンディングパッドを配置したこ
とを特徴とする。
の構成は、半導体チップの一中心軸に沿って行デコーダ
を有し、この行デコーダ領域の並び方向と垂直な方向の
両側に配置されたセンス増幅器群と、このセンス増幅器
群の前記中心軸方向の両側に隣接して配置されたそれぞ
れの複数のメモリセルを含むメモリセルマトリックス領
域とを有する半導体記憶装置において、前記メモリセル
マトリックス領域，前記センス増幅器群の一側にデータ
アンプ回路を配置し、前記中心軸に関して前記データア
ンプ回路と反対の側にボンディングパッドを配置したこ
とを特徴とする。
【００１３】
【実施例】本発明の一実施例の半導体チップのうち第１
の部分を示す図１、第２の部分を示す図２を参照する
と、列デコーダ２０のとなりのＸ行デコーダ２１から見
て上側のメモリセルアレイの外側にデータアンプ回路５
を配置し、また、行デコーダ領域とセンス増幅器群４の
交差部６のところは何ら回路を配置する必要のない箇所
なので、この箇所にＩ／Ｏ信号増幅回路８を配置し、セ
ンス増幅器につながりセンス増幅器群４を縦断するＩ／
Ｏ線（以下Ｉ／Ｏ線）で、下側のメモリセルアレイのＩ
／Ｏ線Ｉ２は先のＩ／Ｏ信号増幅回路８を介して、デー
タアンプ回路５につながる上側のメモリセルアレイのＩ
／Ｏ線Ｉ１につなげる。
の部分を示す図１、第２の部分を示す図２を参照する
と、列デコーダ２０のとなりのＸ行デコーダ２１から見
て上側のメモリセルアレイの外側にデータアンプ回路５
を配置し、また、行デコーダ領域とセンス増幅器群４の
交差部６のところは何ら回路を配置する必要のない箇所
なので、この箇所にＩ／Ｏ信号増幅回路８を配置し、セ
ンス増幅器につながりセンス増幅器群４を縦断するＩ／
Ｏ線（以下Ｉ／Ｏ線）で、下側のメモリセルアレイのＩ
／Ｏ線Ｉ２は先のＩ／Ｏ信号増幅回路８を介して、デー
タアンプ回路５につながる上側のメモリセルアレイのＩ
／Ｏ線Ｉ１につなげる。
【００１４】以下同様に、次の２個のメモリセルアレイ
はＸ行デコーダ２１から見て下側のメモリセルアレイの
外側にデータアンプ回路５を配置し、上側のメモリセル
アレイのＩ／Ｏ線Ｉ３は、行デコーダ領域とセンス増幅
器群４の交差部６に配置されるＩ／Ｏ信号増幅回路８を
介して、データアンプ回路５につながる下側のメモリセ
ルアレイのＩ／Ｏ線Ｉ４につなげる。
はＸ行デコーダ２１から見て下側のメモリセルアレイの
外側にデータアンプ回路５を配置し、上側のメモリセル
アレイのＩ／Ｏ線Ｉ３は、行デコーダ領域とセンス増幅
器群４の交差部６に配置されるＩ／Ｏ信号増幅回路８を
介して、データアンプ回路５につながる下側のメモリセ
ルアレイのＩ／Ｏ線Ｉ４につなげる。
【００１５】以後全てのメモリセルアレイに対して交互
にデータアンプ回路５を配置し、Ｉ／Ｏ線が同様な構成
になるようにする。
にデータアンプ回路５を配置し、Ｉ／Ｏ線が同様な構成
になるようにする。
【００１６】次に、Ｘ行デコーダ２１を挟んだデータア
ンプ回路５と対称な位置にできるなにもない空間でボン
ディングしやすい位置を選択して、ボンディングパッド
Ａ４，Ａ５，Ａ６，Ａ１３，Ａ１４，Ａ１５を配置して
いる。
ンプ回路５と対称な位置にできるなにもない空間でボン
ディングしやすい位置を選択して、ボンディングパッド
Ａ４，Ａ５，Ａ６，Ａ１３，Ａ１４，Ａ１５を配置して
いる。
【００１７】
【発明の効果】以上説明したように本発明は、データア
ンプ回路のない側のメモリセルアレイのＩ／Ｏ線とデー
タアンプ回路のある側のメモリセルアレイのＩ／Ｏ線を
つなぐことによって、Ｉ／Ｏ線の長さが２倍になってい
るが、Ｉ／Ｏ線同士の接続部でＩ／Ｏ信号増幅回路を介
しているので、データアンプ回路にかかる負荷は従来の
メモリセルアレイのＩ／Ｏ線のみの場合と同等とな
り、、データアンプ回路を従来と同じにできる。
ンプ回路のない側のメモリセルアレイのＩ／Ｏ線とデー
タアンプ回路のある側のメモリセルアレイのＩ／Ｏ線を
つなぐことによって、Ｉ／Ｏ線の長さが２倍になってい
るが、Ｉ／Ｏ線同士の接続部でＩ／Ｏ信号増幅回路を介
しているので、データアンプ回路にかかる負荷は従来の
メモリセルアレイのＩ／Ｏ線のみの場合と同等とな
り、、データアンプ回路を従来と同じにできる。
【００１８】よって、行デコーダを挟んだデータアンプ
回路と対称な位置にできるなにもない空間でボンディン
グしやすい位置を選択してボンディングパッドを配置す
ることによって、単純に長辺にボンディングパッドを挿
入した半導体チップよりチップサイズを小さくすること
が出来る。
回路と対称な位置にできるなにもない空間でボンディン
グしやすい位置を選択してボンディングパッドを配置す
ることによって、単純に長辺にボンディングパッドを挿
入した半導体チップよりチップサイズを小さくすること
が出来る。
【図１】本発明の一実施例の半導体チップの第１の部分
の平面図である。
の平面図である。
【図２】この第１の部分に組み合わされる第２の部分の
平面図である。
平面図である。
【図３】従来の半導体チップの一例の第１の部分を示す
平面図である。
平面図である。
【図４】図３の第１の部分に組み合わされる第２の部分
を示す平面図である。
を示す平面図である。
【図５】従来の半導体チップの他例の第１の部分を示す
平面図である。
平面図である。
【図６】図５の第１の部分に組み合わされる第２の部分
を示す平面図である。
を示す平面図である。
【図７】従来の半導体チップの一例をパッケージに配し
た状態の第１の部分を示す平面図である。
た状態の第１の部分を示す平面図である。
【図８】図７の第１の部分に組み合わされる第２の部分
を示す平面図である。
を示す平面図である。
【図９】従来の他例をパッケージに配した第１の部分を
示す平面図である。
示す平面図である。
【図１０】図９の第１の部分に組み合わされる第２の部
分を示す平面図である。
分を示す平面図である。
１ 半導体チップ ２ パッケージ ３ センス増幅器駆動回路 ４ センス増幅器 ５ データアンプ回路 ６ 行デコーダとセンス増幅器の交差部 ７ メモリセルマトリックス領域 ８ Ｉ／Ｏ信号増幅回路 Ａ１〜Ａ１８，Ｂ１〜Ｂ１８ ボンディングパッド Ｉ１〜Ｉ４ Ｉ／Ｏ線 Ｌ１〜Ｌ１８，Ｍ１〜Ｍ１８ リードフレームのイン
ナーリード ２１ Ｘ行デコーダ ２０ Ｙ列デコーダ
ナーリード ２１ Ｘ行デコーダ ２０ Ｙ列デコーダ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/04 H01L 21/82 H01L 21/822 H01L 27/108
Claims (1)
- 【請求項１】 半導体チップの一中心軸に沿って行デコ
ーダを有し、この行デコーダ領域の並び方向と垂直な方
向の両側に配置されたセンス増幅器群と、このセンス増
幅器群の前記中心軸方向の両側に隣接して配置されたそ
れぞれの複数のメモリセルを含むメモリセルマトリック
ス領域とを有する半導体記憶装置において、 前記メモリセルマトリックス領域，前記センス増幅器群
の一側にデータアンプ回路を配置し、前記中心軸に関し
て前記データアンプ回路と反対の側にボンディングパッ
ドを配置したことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5163703A JP2919228B2 (ja) | 1993-07-02 | 1993-07-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5163703A JP2919228B2 (ja) | 1993-07-02 | 1993-07-02 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0722588A JPH0722588A (ja) | 1995-01-24 |
| JP2919228B2 true JP2919228B2 (ja) | 1999-07-12 |
Family
ID=15779021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5163703A Expired - Fee Related JP2919228B2 (ja) | 1993-07-02 | 1993-07-02 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2919228B2 (ja) |
-
1993
- 1993-07-02 JP JP5163703A patent/JP2919228B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0722588A (ja) | 1995-01-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990323 |
|
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