JP2917853B2 - コンボリューショナル・インターリーブ回路 - Google Patents
コンボリューショナル・インターリーブ回路Info
- Publication number
- JP2917853B2 JP2917853B2 JP7082390A JP8239095A JP2917853B2 JP 2917853 B2 JP2917853 B2 JP 2917853B2 JP 7082390 A JP7082390 A JP 7082390A JP 8239095 A JP8239095 A JP 8239095A JP 2917853 B2 JP2917853 B2 JP 2917853B2
- Authority
- JP
- Japan
- Prior art keywords
- write
- column address
- counter
- output
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Error Detection And Correction (AREA)
Description
し、特にデジタル衛星通信装置において必要とされるコ
ンボリューショナル・インターリーブ回路に関する。
リーブ回路は、例えば特願平5−313807号に示さ
れるように多段のシフトレジスタにより構成されてい
る。
ンターリーブ回路の一構成例である。端子40から入力
されたデータが並びかえられ、端子45から出力され
る。
が入力端子40から入力され、この入力データはシリア
ル/パラレル変換用のN段のシフトレジスタ42により
N段パラレル変換される。このシフトレジスタ42は、
クロック入力端子41から入力される高速クロック信号
fc(Hz)により読み込まれ、N分周回路43により
1/Nとなったクロック信号fc/N(Hz)によりN
段のパラレル(並列)信号を出力する。
は、それぞれのデータに遅延を与えるN−1のシフトレ
ジスタ44−1〜44−(N−1)へ入力される。この
シフトレジスタ44−1〜44−(N−1)の段数はそ
れぞれM,2M〜(N−1)×M段である。またこれら
シフトレジスタは前記fc/N(Hz)をクロック信号
として動作している。
ー(Nー1)により遅延されたN段のパラレルデータは
パラレル/シリアル変換シフトレジスタ47に入力され
る。シフトレジスタ47の出力データは入力端子40の
入力データをインターリーブしたデータとして出力端子
45から出力される。この際、N段パラレルデータのク
ロック周波数はfc/N(Hz)であったが、シフトレ
ジスタ47を再度クロック信号fcにて動作させること
によりデータ入力と同一速度のシリアルデータ出力が得
られる。
が……a(−1)、a(0)、a(1)、a(2)……
とするとN=4とするときのシフトレジスタ42の出力
データは図6に示す通りになる。
(−8)、a(−7)、a(−6)、a(−5)から順
次シフトレジスタ42の出力データとして出力されてい
る。
スタ44−1,44−2,44−3により2段、4段、
6段のシフトレジスタを通ることにより遅延され、その
ときの出力データを図7に示す。同図において、各デー
タの間隔は、7(2×4−1)となっており、また、シ
リアルデータ列としてa(−29)、a(−22)、a
(−15)、a(−8)から順次出力されることにな
る。
したが、任意の設定で同様に適用でき、一般には以下の
通りとなる。
の深さDは D=N (1) インターリーブの間隔Lは L=(N−1)+(M−1)*N =N*M−1 (2) となる。また、入力端子40の入力データを {a(n)} (n=0,1,2……) (3) とすると出力端子45から得られる出力データは a(k),a(k+N*M−1),a(k+2*(N*M−1)) ………a(k+(N−1)*(N*M−1)) (k=0,1,2) (4) となる。
ーブ回路では、多段のシフトレジスタを複数必要とす
る。例えば、図5の例ではN=12、M=17の場合、
シフトレジスタ44ー1、44ー2…44ー(Nー1)
の段数の合計は1122段(17+17*2+…+17
*11)となる。さらに、データをバイト単位で処理す
る場合には前記の段数は8976段(1122*8)に
も及び、周辺回路(データ多重、FEC等)も含めてゲ
ートアレイで実現する場合、コンボリューショナル・イ
ンターリーブ部の構成には71808ゲート(1段=8
ゲート)が必要となり、コンボリューショナル・インタ
ーリーブ部だけでも回路規模が非常に大きくなる。
更する等のためNとMの値を変えたい場合、回路の再設
計となり汎用性が無い。
るコンボリューショナル・インターリーブ回路を提供す
ることにある。
ブの深さと間隔の設定を回路を変更せずに自由になし得
る汎用性のあるコンボリューショナル・インターリーブ
回路を提供することにある。
め、本発明のコンボリューショナル・インターリーブ回
路は、デュアルポートRAMと、前記デュアルポートR
AMの書込及び読出用の行アドレスを生成する書込/読
出行アドレスカウンタ(書込/読出行アドレス生成カウ
ンタ11)と、前記デュアルポートRAMの書込用の列
アドレスを生成する書込列アドレスカウンタ(書込列ア
ドレス生成カウンタ12)と、インターリーブの所望の
深さと間隔に対応する前記書込列アドレスからの遅延値
を繰返し生成する列アドレスカウンタ(列アドレス遅延
値生成カウンタ13)と、前記書込列アドレスカウンタ
の出力と前記列アドレスカウンタの出力とを加算し読出
用の列アドレスを生成する加算器(全加算器14)とを
有する。
記列アドレスカウンタは前記書込/読出行アドレスカウ
ンタの出力により制御される構成を有する。
ーリーブ回路は、前記書込/読出行アドレスカウンタは
2n 進カウンタと該2n 進カウンタの所定計数値を検出
するデコーダと前記デコーダの出力により前記2n 進カ
ウンタに初期値を入力する設定器とを有する。
/読出行アドレスカウンタの出力により初期値を入力す
る設定器を有し、前記初期値から所定値単位で減算する
カウンタにより構成される。
ナル・インターリーブ回路の一実施例の回路図である。
(random access memory)とデュ
アルポートRAMへのアドレスを生成する制御回路に分
かれる。図1はデュアルポートRAMの構成である。デ
ュアルポートRAM1は書込及び読出をそれぞれのアド
レスデータを入力することにより独立して行えるRAM
メモリであり、データの入力端子及び出力端子2、3、
データの入出力用アドレス端子4、5を有する。
込むと共に、書込みとは異なる順序で書込データを読み
出すことでインターリーブを実現することができる。
域とRAMの書込/読出を行うためのアドレスの制御の
一例を示すものである。ここではデュアルポートRAM
として4Kbyteの容量があるものとし、行及び列ア
ドレス12×256の例を示している。
の書込及び読出しのアドレス制御について説明する。
それぞれのアドレス入力端子に行アドレスと列アドレス
とを与え1つの書込又は読出データが対応する1つの行
列アドレス箇所について行われる。図2に示すように入
力データは、そのデータクロックにより順次0列アドレ
スの上から下の行アドレス箇所に書込まれる。一方、図
の例では、書込がアドレス(0、0)に行われる時に読
出はアドレス(0、239)で行われ、以下同様に書込
と読出にアドレスの遅延値を持つアドレスの位置関係の
(1、0)(1、222)、(2、0)(2、20
5)、…(11、0)(11、52)の順で行われる。
また、次の列アドレス1列の書込及び読出のアドレス制
御では、読出アドレスは列アドレスを+1更新し(0、
240)から同様に(0、1)(0、240)、(1、
1)(1、223)…の順で行われる。このようにして
コンボリューショナル・インターリーブが実現される。
回路の一例である。本実施例のアドレス生成回路は、入
力データ速度のクロック信号が印加されるクロック端子
10と、前記クロック信号を計数し書込と読出の行アド
レス制御に共用される書込/読出行アドレス生成カウン
タ11と、書込列アドレス生成カウンタ12と、列アド
レス遅延値生成カウンタ13と、前記書込列アドレス生
成カウンタ12の計数出力データ19と前記列アドレス
遅延値生成カウンタ13の計数出力データとを加算する
全加算器14と、前記書込/読出行アドレス生成カウン
タ11及び列アドレス遅延値生成カウンタ13の計数初
期値を設定する設定器15、16、及びデコーダ17か
ら構成されている。
11の出力の書込/読出行アドレス18は、前記RAM
の書込及び読出の行アドレスデータとして用いられる。
更に、列アドレス生成カウンタ12の出力の書込列アド
レス19は、前記RAMの書込の列アドレスデータとし
て用いられ、前記全加算器14の出力の読出列アドレス
20は前記RAMの読出の列アドレスデータと用いられ
る。
明する。
11は、出力計数値が所定値で前記カウンタ11をリセ
ットするデコーダ17と、該カウンタ11のリセット時
に計数の初期値、例えば0を入力する設定器15により
N進カウンタを構成する。本実施例ではクロック信号を
計数し出力計数値が11のときリセット信号を出力し、
次のクロック信号で初期値を設定器15から読込む。こ
の初期値を0とすることにより12進カウンタに設定し
書込及び読出の行アドレスを生成する。
256進カウンタを構成しており、前記デコーダ17の
出力リセット信号を次のクロックでカウントし行アドレ
スの1周期毎に書込の列アドレスを更新出力する。
る時点における書込列アドレスに対し読出列アドレスが
遅延値(間隔)を有するように機能するアドレスカウン
タである。設定器16から初期値が与えられた後、所定
値ずつクロック毎に減算動作を繰り返すカウンタであ
る。本実施例の場合は、前記デコーダ17の出力リセッ
ト信号の発生した次のクロック時点で設定器16から2
39を読込みその後クロック毎に17づつ減算を繰り返
す。このため、列アドレス遅延値生成カウンタ13は1
7づつメモリ領域における遅延した記憶位置を表す列ア
ドレスデータを生成する。このデータは常に…239、
222、205…69、52、239、222、205
…69、52…のような繰り返しとなる。
タ11への初期値はインターリーブの深さDを、又前記
減算の所定値はインターリーブの間隔を決定することに
なる。
返しアドレスデータの前記列アドレス遅延値生成カウン
タ13の計数出力に書込列アドレス生成カウンタ12の
計数出力を加算することで、前記書込/読出行アドレス
生成カウンタ11の行の計数の1周期毎に+1づつ増加
して、出力として…239、222、205…69、5
2、240、223…70、53…のようにアドレスを
変換し、図2のアドレス順序の読出列アドレスデータを
生成する。
18、書込列アドレス19及び読出列アドレス20が生
成され、これらのアドレスデータを用いてデュアルポー
トRAMの書込/読出の動作を行う。
アルポートRAMの書込/読出の動作を説明する。
ルポートRAMへ入力される。この時、データと同時に
書込アドレスがデュアルポートRAMへ与えられる。こ
の時の書込アドレスは、書込/読出行アドレス生成カウ
ンタ11と書込列アドレス生成カウンタ12により生成
され、書込/読出行アドレス18と書込列アドレス19
が出力され、書込アドレス入力端子4に入力される。こ
の書込/読出行アドレス生成カウンタ11は、データ入
力端子2から入力されるデータと同じ速度でカウントし
ているので、常に1つのアドレスに対し、1つのデータ
を書き込んでいる。
を参照すると、書込アドレスは行列表現をすると(0、
0)、(1、0)、(2、0)…(11、0)(0、
1)、(1、1)、(2、1)…の順序で与えられてい
る。
は書込側と同様に書込/読出行アドレス生成カウンタ1
1により生成され、読出アドレス入力端子5に与えられ
る。一方、読出列アドレスは、加算器14から読出列ア
ドレス20として出力され、読出アドレス入力端子5に
与えられる。図2及び図3においては列アドレス遅延生
成カウンタ13の出力値はクロック信号の1カウント毎
に17づつ減算するので遅延値は17である。
(0、239)、(1、222)、(2、205)、…
(10、69)、(11、52)、(0、240)、
(1、223)、(2、206)、…(10、70)…
(11、53)…の順序で与えられる。
書込/読出行アドレス生成カウンタ11が桁上がり(列
アドレスが1つ増加)する時に初期値(239)を読み
込むため、一定の値のみ繰り返し出力する。従って、書
込列アドレスと読出列アドレスの遅延は常に一定である
ため、読み出しのアドレスは書き込みのアドレスを追い
抜くことはない。
11の初期値と列アドレス遅延生成カウンタ13の初期
値及びその減算数を変えることによりインターリーブの
深さDとインターリーブの間隔L等を自由に変えられ
る。
ウンタ5個と8ビットアダー1個で実現した回路の例を
図4に示す。
は、16進カウンタの出力にノット回路とナンド回路に
よるデコーダ35を設けており、その出力にD型フリッ
プフロップ36を介してリセット信号を生成している。
D型フリップフロップ36は、デコーダが不要なハザー
ド(髭状ノイズパルス)を発生し、16進及び後段のカ
ウンタ等の誤動作の原因になるのを防止する目的で設け
ている。この回路の場合、16進カウンタはクロックを
10計数したときデコーダ35が出力をだし、この出力
状態が次のクロックでD型フリップフロップにラッチさ
れ、更に次のクロックで16進カウンタが初期値(0)
を取り込む動作を行うように構成され12進カウンタと
なっている。
16進カウンタに帰還をかけ256進カウンタを構成し
ている。列アドレス遅延値生成カウンタ33は2個の1
6進カウンタにより構成し、さらに加算器34は8ビッ
トフルアダーで構成している。
進カウンタを採用することにより構成でき、ゲートアレ
イ化によるゲート数の増大を有効に回避することができ
る。
行アドレス生成カウンタ、書込列アドレス生成カウン
タ、列アドレス遅延値生成カウンタ、nビットフルアダ
ー、デュアルポートRAMにより汎用性の高いコンボリ
ューショナル・インターリーブ回路を構成している。
出行アドレス生成カウンタ、書込列アドレス生成カウン
タ、列アドレス遅延値生成カウンタ、nビットフルアダ
ー、デュアルポートRAMによりコンボリューショナル
・インターリーブ回路を構成する点にある。
自由に設定でき、かつ回路規模を小さくする事ができる
という効果を奏する。
示す図である。
ス順序の1例を示す図である。
である。
ロック図である。
回路のブロック図である。
回路のシフトレジスタ42の出力データである。
回路のシフトレジスタ47の出力データである。
Claims (4)
- 【請求項1】1個のデュアルポートRAMと、前記デュ
アルポートRAMの書込及び読出用の行アドレスを生成
する書込/読出行アドレスカウンタと、前記デュアルポ
ートRAMの書込用の列アドレスを生成する書込列アド
レスカウンタと、インターリーブの所望の間隔に対応す
る前記書込列アドレスからの遅延値を繰返し生成する列
アドレスカウンタと、前記書込列アドレスカウンタの出
力と前記列アドレスカウンタの出力とを加算し読出用の
列アドレスを生成する加算器とを有するコンボリューシ
ョナル・インターリーブ回路であって、 前記書込/読出行アドレスカウンタは2n進カウンタと
該2n進カウンタの所定計数値を検出するデコーダと前
記デコーダの出力により前記2n進カウンタに初期値を
入力する設定器とを有することを特徴とするコンボリュ
ーショナル・インターリーブ回路。 - 【請求項2】1個のデュアルポートRAMと、前記デュ
アルポートRAMの書込及び読出用の行アドレスを生成
する書込/読出行アドレスカウンタと、前記デュアルポ
ートRAMの書込用の列アドレスを生成する書込列アド
レスカウンタと、インターリーブの所望の間隔に対応す
る前記書込列アドレスからの遅延値を繰返し生成する列
アドレスカウンタと、前記書込列アドレスカウンタの出
力と前記列アドレスカウンタの出力とを加算し読出用の
列アドレスを生成する加算器とを有するコンボリューシ
ョナル・インターリーブ回路であって、 前記書込列アドレスカウンタ及び前記列アドレスカウン
タは前記書込/読出行アドレスカウンタの出力により制
御されることを特徴とするコンボリューショナル・イン
ターリーブ回路。 - 【請求項3】 前記書込/読出行アドレスカウンタは2
n 進カウンタと該2n 進カウンタの所定計数値を検出す
るデコーダと前記デコーダの出力により前記2n 進カウ
ンタに初期値を入力する設定器とを有することを特徴と
する請求項2記載のコンボリューショナル・インターリ
ーブ回路。 - 【請求項4】 前記列アドレスカウンタは前記書込/読
出行アドレスカウンタの出力により初期値を入力する設
定器を有し、前記初期値から所定値単位で減算するカウ
ンタにより構成されることを特徴とする請求項1又は請
求項3のい ずれかの請求項に記載されたコンボリューシ
ョナル・インターリーブ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7082390A JP2917853B2 (ja) | 1995-04-07 | 1995-04-07 | コンボリューショナル・インターリーブ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7082390A JP2917853B2 (ja) | 1995-04-07 | 1995-04-07 | コンボリューショナル・インターリーブ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08279766A JPH08279766A (ja) | 1996-10-22 |
JP2917853B2 true JP2917853B2 (ja) | 1999-07-12 |
Family
ID=13773260
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7082390A Expired - Lifetime JP2917853B2 (ja) | 1995-04-07 | 1995-04-07 | コンボリューショナル・インターリーブ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2917853B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100255304B1 (ko) * | 1997-04-08 | 2000-05-01 | 김영환 | 디지탈 통신기기의 컨벌루셔널 디인터리버 |
JP3359291B2 (ja) | 1998-07-17 | 2002-12-24 | 株式会社ケンウッド | デインターリーブ回路 |
KR100338635B1 (ko) * | 1999-07-13 | 2002-05-30 | 윤종용 | 다단계 채널 인터리버/디인터리버에 사용하기 위한어드레스 생성 장치 및 방법 |
KR100413421B1 (ko) * | 1999-10-08 | 2003-12-31 | 엘지전자 주식회사 | 이중 인터리빙 방법 |
KR100762612B1 (ko) * | 2001-12-07 | 2007-10-01 | 삼성전자주식회사 | 터보 복호화 장치에서 인터리버와 디인터리버간 메모리공유 장치 및 방법 |
FR2839222B1 (fr) | 2002-04-26 | 2004-09-10 | St Microelectronics Sa | Procede et circuit d'entrelacement de donnnees numeriques pour la reduction d'erreurs de transmission |
US7657818B2 (en) * | 2005-06-22 | 2010-02-02 | Adaptive Spectrum And Signal Alignment, Inc. | Dynamic minimum-memory interleaving |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04124995A (ja) * | 1990-09-17 | 1992-04-24 | Hitachi Ltd | 2ポートメモリ及びその基本メモリセル並びにそれを用いた直並列変換器及び時間スイッチ |
JPH04168811A (ja) * | 1990-11-01 | 1992-06-17 | Hitachi Denshi Ltd | デインターリーブ回路 |
JPH05219488A (ja) * | 1992-01-31 | 1993-08-27 | Matsushita Electric Ind Co Ltd | 映像信号送信装置及び映像信号受信装置 |
JPH06216882A (ja) * | 1993-01-19 | 1994-08-05 | Matsushita Electric Ind Co Ltd | 誤り訂正送信装置及び受信装置 |
-
1995
- 1995-04-07 JP JP7082390A patent/JP2917853B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH08279766A (ja) | 1996-10-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3992874B2 (ja) | データプロセッサ、同期ram、周辺装置とシステムクロックを含むシステム | |
JPS63276795A (ja) | 可変長シフトレジスタ | |
US4337518A (en) | Recursive-type digital filter with reduced round-off noise | |
US5276827A (en) | Data buffer for the duration of cyclically recurrent buffer periods | |
JPH01310433A (ja) | 倍密度走査用ラインメモリ | |
EP0303009B1 (en) | Signal generator for circular addressing | |
EP0117756A2 (en) | Data interpolating circuit | |
US6138262A (en) | Memory address generator in convolutional interleaver/deinterleaver | |
JP2917853B2 (ja) | コンボリューショナル・インターリーブ回路 | |
EP0290042A2 (en) | Memory circuit with improved serial addressing scheme | |
US5465261A (en) | RAM based architecture for ECC circuits | |
JP3249280B2 (ja) | インターリーブ回路 | |
US5291457A (en) | Sequentially accessible non-volatile circuit for storing data | |
JP2827978B2 (ja) | インターリーブ装置 | |
JPH06176561A (ja) | 並列化差分フラッグ論理 | |
US5276846A (en) | Fast access memory structure | |
JPH04326138A (ja) | 高速メモリic | |
JP3057728B2 (ja) | 半導体記憶装置 | |
JPH08335887A (ja) | 複数インタリーブ・マトリクスのインタリーブアドレス生成回路 | |
JP3103746B2 (ja) | 半導体遅延装置 | |
JPS6148189A (ja) | 半導体記憶装置 | |
JPH10116226A (ja) | 半導体記憶装置のアドレス整列装置 | |
JPH0310198B2 (ja) | ||
JP3277305B2 (ja) | 可変インタリーブ回路 | |
KR19980073359A (ko) | 디지털 필터의 가변탭 구조 및 그의 곱셈회로 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990323 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080423 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090423 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100423 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110423 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120423 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120423 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130423 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130423 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140423 Year of fee payment: 15 |
|
EXPY | Cancellation because of completion of term |