JP2915507B2 - 電界効果トランジスタ - Google Patents

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、電界効果トランジスタに係り、特に、活性
層として砒化ガリウム（GaAs）などのIII−Ｖ族化合物
半導体を用いたショットキーゲート型電界効果トランジ
スタに関する。

（従来の技術） 半絶縁性のGaAs基板を用いたショットキー接合ゲート
型電界効果トランジスタ（以下MESFET）は、GaAsのもつ
高い電子移動度のために、シリコン基板を用いた集積回
路では得られない超高速動作を可能とするGaAsIC,LSIの
基本素子として注目されている。

このGaAs電界効果トランジスタは、例えば第７図に一
例を示すように、半絶縁性のGaAs基板１内にｎ型活性層
２が形成され、この上層に高融点金属からなるゲート電
極３が形成され、このゲート電極３に自己整合的にソー
スドレインを構成する高濃度のn⁺層5,6が形成されてい
る。

このようなGaAs電界効果トランジスタを用いた集積回
路の高集積化には活性層幅の縮小が有効であるが、この
縮小を行うと、閾値電圧が正側にシフトする等のFET特
性の変動が生じる狭チャネル効果が問題となる。

この狭チャネル効果は、次に示す通りである。

MESFETにおいては、活性層幅方向にゲート電極が活性
層よりも突き出るように形成するゲート電極突き出し部
がプロセスマージン上必要である。

そしてこのゲート電極突きだし部からのショットキー
障壁によるポテンシャルの活性層に対する影響が活性層
に対する活性層幅を狭める程大きくなり、その結果活性
層領域を狭め、閾値電圧を正側にシフトさせる。このた
め、活性層幅の異なるFETにおいては、活性層を同じチ
ャネル濃度で形成しても、閾値電圧に差が生じることに
なる。

（発明が解決しようとする課題） このように、従来のGaAsFETでは、高集積化に際して
ゲート幅を縮小しようとすると、いわゆる狭チャネル効
果により、特性にばらつきが生じるという問題があっ
た。

本発明は、前記実情に鑑みてなされたもので、狭チャ
ネル効果を完全に抑制し、高性能のMESFETを提供するこ
とを目的とする。

〔発明の効果〕

（課題を解決するための手段） そこで本発明では、基板表面に形成された第１導電型
の半導体層からなる活性層を横切るようにこの活性層の
表面に形成されたショットキーゲート電極と、活性層の
両側に形成されたソース領域およびドレイン領域とを具
備した電界効果トランジスタにおいて、活性層の下でか
つショットキーゲート電極上から見て活性層のエッジよ
りも内側に、中性領域を形成する不純物濃度の第２の導
電型領域を配設している。

ここで、第２導電型領域がｐ型領域であるときは、望
ましくはアクセプタ濃度が１×10¹⁶cm^-3乃至１×10²⁰cm
^-3とし、さらに望ましくは、１×10¹⁶cm^-3乃至１×10¹⁷
cm_-3とする。

しかも基板の濃度よりも１桁以上高い事が望ましい。

さらに、ｐ型層が内側に入る幅は0.05〜0.5μｍがよ
い。

（作用） 通常のMESFETにおいては、第６図（ａ）に示すように
活性層幅方向にゲート電極が活性層よりも突き出るよう
に形成するゲート電極突き出し部がプロセスマージン上
必要である。

この活性層より突き出ているこのゲート電極突きだし
部におけるショットキー障壁からの影響が活性層まで及
ぶことになる。この影響により活性層近傍のポテンシャ
ルが上昇して活性層領域を狭める。つまりポテンシャル
の上昇が活性層幅を狭める程大きくなり、その結果チャ
ネル領域を狭め、閾値を正側にシフトさせる狭チャネル
効果を生じさせていた。

これに対し、第６図（ｂ）に示すように、活性層幅以
上に低濃度の逆導電型層（ｐ層）を形成した場合、ゲー
ト電極突きだし部からのショットキー障壁による影響が
シールドされ活性層まで及ばない。しかしながら、破線
の矢印で示したようなｐ層における活性層からの突き出
し部より活性層へ影響を及ぼすため、チャネル端近傍の
ポテンシャルが上昇し、その分だけ閾値電圧が正側へシ
フトしてしまう。

そこで、このｐ層の幅を活性層の幅の近傍で変化さ
せ、閾値電圧を測定した結果、第３図に示すように、ｐ
層の幅を活性層の幅よりもやや小さくしたところから、
閾値電圧のシフトか大幅に低下することを発見した。

すなわち、このシフトはｐ層の幅を活性層の幅と同一
にしても生じてしまい、ｐ層を活性層に対して狭く形成
することにより、はじめて閾値電圧の正側へのシフトを
抑えることができる。

一方、前記構成−活性層の下に活性槽のエッジよりも
やや内側に第２の導電型領域を配設する−により、狭チ
ャネル効果を抑制することはできるが、ゲート長の短い
素子においては、この構成がかえって短チャネル効果発
生の原因となる。

そこで、前記構成に加え、さらに活性層とソース・ド
レイン領域との間に不純物濃度が活性層よりも高く、ソ
ース・ドレイン領域よりも低い中間濃度層を介在させる
ことにより、実質的に高濃度領域間の距離を長くし短チ
ャネル効果の発生を抑制することができ、短チャネル効
果および狭チャネル効果の両方の影響をうけない良好な
MESFETを形成することが可能となる。

また、前記構成により、閾値電圧のシフトを抑制する
とともに、これに加え、活性層とソース領域との間に不
純物濃度が活性層よりも高く、ソース領域よりも低い中
間濃度層を形成し、一方、ドレイン領域は活性層に直接
接続するようにすれば、前記構成（LDD構造のFET）で
は、ゲートに自己整合的に形成される中間濃度層の濃度
および深さは、ゲート・ソース間の寄生抵抗と、ゲート
・ドレイン間の逆方向耐圧という相反するパラメータ間
の最適化を必要としていたが、中間濃度層はソース側の
みに形成されているため、より短チャネル効果を抑制す
ることがでる。また、濃度深さ等の設計の際にドレイン
耐圧を考慮する必要がなく、設計に自由度が拡がり、結
果としてゲート・ソース間抵抗Rsをより小さくすること
ができる。

また、LDD構造の場合に比べ、ドレイン側の中間濃度
層がないため、ゲート長を短縮することができゲート容
量Cgを低減すると同時に電流駆動力Gmを向上させること
が可能となる。

また、このトランジスタは、ゲート・ドレイン間の容
量が特に重大な因子となるSLCF回路やDCFL回路など、第
１の電界効果トランジスタと第２電界効果トランジスタ
とを直接接続して、この第１のトランジスタをインバー
タのスイッチング素子に用いて集積回路を形成する際に
有効である。すなわちゲートドレイン間容量は、このDC
FL回路のスイッチングFETの場合、入力−出力間の帰還
容量として働く。このため、これを低減することはゲー
トソース間のそれに比べ高速動作性に対しては２倍程度
の寄与がありその効果は極めて大きいものとなる。

このように本発明の構成によれば、短チャネル効果お
よび狭チャネル効果のない極めて信頼性の高いMESFETを
得ることが可能となる。

（実施例） 以下、本発明の実施例について図面を参照しつつ詳細
に説明する。

実施例１ 第１図（ａ）乃至第１図（ｃ）は、本発明の実施例に
かかるGaAs−MESFETの平面図、そのＡ−Ａ′断面図およ
びそのＢ−Ｂ′断面図である。

このGaAs−MESFETは、半絶縁性のGaAs基板１内にｎ型
活性層２が形成され、この下層に活性層２のエッジより
もやや内側にエッジがくるようにｐ型層９を配設したこ
とを特徴とするもので、このｎ型活性層２の上層には窒
化タングステン（WN）からなるゲート電極３が形成さ
れ、このゲート電極３に自己整合的にソースドレインを
構成する高濃度のn⁺層5,6が形成されている。４はゲー
トの側壁に形成される絶縁膜であり、7,8は、AuGe/Au層
からなるソース・ドレイン電極である。

次にこのGaAs−MESFETの製造工程について説明する。

まず、半絶縁性のGaAs基板１の第１図（ａ）に破線で
しめすｐ型層９の形成領域に窓を有するレジストパター
ンを形成し、選択的イオン注入法により、Mgイオンを例
えば加速電圧180KeV,ドーズ量２×10¹²cm^-2でイオン注
入を行いｐ型層９を形成する。ここでこのｐ型層９の形
成は固相拡散法等他の方法を用いても良い。

次に活性層形成用のレジストパターンを形成し、Siイ
オンを例えば加速電圧25KeV,ドーズ量７×10¹²cm^-2でイ
オン注入を行いFETの活性層となるn^-型層２を形成す
る。

こののち、レジストパターンを除去し、スパッタ法に
より窒化タングステン（WN）からなるゲート金属を膜厚
3000Åとなるように堆積し、反応性イオンエッチングに
よりパターン形成を行い、ゲート電極３を形成する。

次に、レジストパターンを除去し、プラズマCVD法な
ど段差被覆性に優れた方法で酸化シリコン膜を膜厚0.4
μｍ程度堆積した後、反応性インエッチング（RIE）等
の異方性エッチングにより垂直方向に膜厚相当分だけエ
ッチングすることにより、ゲート電極の側壁にのみ酸化
シリコン膜４を残置させる。

そしてさらに、ソース・ドレイン領域を含む素子形成
領域に窓をもつレジストパターンを形成して、この酸化
シリコン膜とレジストパターンとゲート電極とをマスク
としてSiイオンを例えば加速電圧80KeV,ドーズ量３×10
¹³cm^-2でイオン注入を行いn⁺型層5,6を形成する。

そして最後に、AuGe/Au層を形成し、リフトオフ法に
よりソース電極７およひドレイン電極８を形成し、イオ
ン注入層活性化のためのアニールを行い（800〜900℃）
本発明実施例のFETが完成する。このようなイオン注入
条件て各不純物層を形成することにより、ｐ型層９内に
は確実に中性領域が形成される。この領域はアクセプタ
とホールがほぼ同数存在するようなものである。

このMESFETによれば、閾値電圧のシフトがなく極めて
信頼性の高い集積回路を得ることが可能である。

この構造のMESFETの活性層幅Wgと閾値電圧Vthとの関
係を測定した結果を第２図に曲線ａで示す。曲線ｂはｐ
型層をもたない従来例のFETの活性層幅Wgと閾値電圧Vth
との関係を示す。ここでゲート長Lgは1.0μｍとした。
この図からもあきらかなように、従来例のFETでは、活
性層幅Wgが小さくなると閾値電圧Vthの平均値は正方向
に大きく変化しているのに対し、本発明実施例のFETの
場合、活性層幅Wgの変化に対しても閾値電圧Vthの平均
値は変化していない。

また、閾値電圧のばらつきについても、従来例のFET
では、活性層幅Wgが小さくなるにつれてばらつきが大き
くなっているのに対し、本発明のFETではそれほど大き
なばらつきを示さないことが分かる。

また、活性層幅からのｐ層の突出量を変化させて、こ
の突出量W_pnと閾値電圧のシフト量ΔVthとの関係を測定
した結果を第３図に示す。ここで縦軸は狭チャネル効果
の生じていない活性層幅20μｍの閾値電圧に対する活性
層幅が１μｍの閾値電圧シフト量ΔVthを示し、横軸は
活性層幅方向におけるｐ層の活性層からの突出量W_pnを
示している。

この図から、突出量W_pnが−0.1μｍのときすなわち活
性層幅よりもｐ層を0.1μｍ内側に形成したとき、狭チ
ャネル効果を完全に抑制することができ、閾値電圧シフ
ト量ΔVthを０にすることができる。

実施例２ 次に本発明の第２の実施例として、ゲート幅を小さく
したときに生じ易い短チャネル効果を防ぐための構造に
ついて説明する。以下の説明では実施例１と同様の部分
は詳しい説明を省略する。

第４図は、本発明の第２の実施例のFET構造を示す断
面図である。このｐ型層９にこ中世領域が先の実施例と
同様に形成されている。これは実施例１において第１図
（ｂ）に示した断面に相当するものである。

この構造では、ソース・ドレイン領域5,6と活性層２
との間に、ソース・ドレイン領域5,6よりも不純物濃度
が低く、活性層２よりも高い中間濃度領域2nを介在さ
せ、LDD構造としたことを特徴とするものである。

この構造では、深い高濃度のn⁺層5,6の間隔がゲート
長さよりも中間濃度層分だけ拡がることにより短チャネ
ル効果が抑制されると同時に、中間濃度層であるｎ型層
4a,4bの存在により、ソース抵抗Rsの増大も抑えること
ができる。

このMESFETは、中間濃度層を形成する以外は実施例１
で示したものと同じ製造方法によって形成できる。

この中間濃度層の形成方法の一例を以下に説明する。

ゲートの側壁に形成される絶縁物４を堆積する前に、
ソース・ドレイン領域を含む素子形成領域に窓を持つレ
ジストパターンを形成して、このレジストパターンとゲ
ート電極とをマスクとして、Siイオンを例えば加速電圧
50keV、ドーズ量１×10¹³cm^-2でイオン注入を行う。

実施例３ しかし実施例２の構造においても、中間濃度層のｎ型
層2nの濃度は活性層２の２〜10倍と大きいため、ゲート
・ドレイン間の容量は増大してしまう。また、Rsをさら
に低減しようとして中間濃度層2nの濃度を増すと、ゲー
トドレイン間容量が増大してしまうと同時に、ゲートド
レイン間耐圧も低下してしまうという問題があり、これ
らのパラメータ間での最適化を行わねばならず、デバイ
ス設計の自由度が小さいという問題があった。

そこで本発明の第３の実施例として、第５図に示すよ
うに、活性層２とソース領域５との間に不純物濃度が活
性層２よりも高く、ソース領域よりも低い中間濃度層2n
を形成し、ドレイン領域６は活性層２に直接接続したこ
とを特徴としている。

このMESFETは実施例２で示した中間濃度層の形成方法
において示したソース・ドレイン領域を含む素子形成領
域に窓をもつレジストパターンにすれば可能である。つ
まり、上記レジストパターンの窓をドレイン側まで広げ
ていたものをゲート電極上までに狭めて形成するように
すればよい。

このFETは短チャネル効果および狭チャネル効果の両
方を抑制することができる。

すなわち、このFETは高濃度で深いn⁺層であるソース
ドレイン領域5,6間がゲート長さL_gに加えd1＋d2だけ離
れて形成されるため、半絶縁性基板を通してソースドレ
イン領域5,6間を流れるリーク電流が低減される。この
ためゲート長の短縮が可能となり、ゲート容量Cgが低減
されると共に、電流駆動力g_mが向上する。

また、ゲート電極３とソース領域５の間に中間濃度層
2nが存在するため、ソース抵抗Rsが低減され、電流駆動
力g_mが向上する。

ゲート電極のドレイン端に注目すると、ソース端は活
性層２に比べて高濃度の中間濃度層2nに接しているのに
対し、ドレイン端では中間濃度層2nが存在せず、比較的
低濃度の活性層２に接しているのみである。このため、
中間濃度層2nが存在する場合に比べてゲート電極のドレ
イン端の不純物濃度が大幅に低減されていることにな
り、その結果ゲート・ドレイン間の接合容量が大幅に低
減される。このゲート・ドレイン間容量は、DCFL回路の
スイッチングFETの場合、入力−出力間の帰還容量とし
て働くため、これを低減することはゲート・ソース間の
それに比べ高速動作性に対しては２倍程度の寄与があり
その効果は大である。

このように、このトランジスタは、ゲート・ドレイン
間の容量が特に重大な因子となるSLCF回路やDCFL回路な
ど、第１の電界効果トランジスタと第２の電界効果トラ
ンジスタとを直接接続して、この第１のトランジスタを
インバータのスイッチング素子に用いて集積回路を形成
する際に有効である。

さらにゲート電極のドレイン端の不純物濃度が大幅に
低減されている結果、ゲート・ドレイン間のショットキ
ー逆方向特性、特にブレークダウン電圧が大幅に向上す
るという効果がある。

また、従来のLDD構造では中間濃度層の深さや濃度の
設定がソース側の直列抵抗Rsとドレイン側のゲート逆方
向耐圧の両者を考慮して決定されなければならなかった
ため、自由度が小さかったのに対し、本発明の構造で
は、ドレイン側のゲート耐圧を考慮する必要がなく、設
計の自由度が大きいという利点もある。

なお、前記実施例に限定されることなく、本発明の趣
旨を逸脱しない範囲で適宜変更可能である。

〔発明の効果〕

以上説明してきたように、本発明のMESFETによれば、
第１導電型の活性層の下にこの幅よりもやや狭い領域に
第２導電型の層を設け、中性濃度領域が存在するように
しているため、狭チャネル効果を抑制し、信頼性の高い
半導体集積回路を提供することが可能となる。

【図面の簡単な説明】

第１図（ａ）乃至第１図（ｃ）は本発明の第１の実施例
のGaAsMESFETを示す図、第２図は本発明実施例のMESFET
と従来例のMESFETの活性層幅Wgと閾値電圧Vthとの関係
を示す図、第３図は活性層幅からのｐ層の突出量W_pnと
閾値電圧のシフト量ΔVthとの関係を示す図、第４図は
本発明の第２の実施例のMESFETを示す図、第５図は本発
明の第３の実施例のMESFETを示す図、第６図（ａ）およ
び第６図（ｂ）は本発明の動作原理を説明するための
図、第７図は従来例のMESFETを示す図である。 １…半絶縁性のGaAs基板、２…活性層（ｎ層）、2n…中
間濃度層、３…ゲート電極、４…絶縁膜、５…ソース領
域、６…ドレイン領域、７…ソース電極、８…ドレイン
電極、９…ｐ型層。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 H01L 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】基板表面に形成された第１導電型の半導体
   層からなる活性層と、前記活性層を横切るように前記活
   性層の表面に形成されたショットキーゲート電極と、前
   記活性層の両側に形成されたソース領域およびドレイン
   領域とを具備した電界効果トランジスタにおいて、 前記活性層の下でかつ前記ショットキーゲート電極上か
   ら見て活性層のエッジよりも内側に、中性領域を形成す
   る不純物濃度の第２の導電型領域を配設したことを特徴
   とする電界効果トランジスタ。