JP2915330B2 - Graphic display generation apparatus and method, rendering LSI - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、ディスプレイ上でコン
ピュータ・グラフィックス（Ｃｏｍｐｕｔｅｒ Ｇｒａ
ｐｈｉｃｓ）の生成及び表示を行うためのグラフィック
表示生成装置及び方法、レンダリングＬＳＩに係り、特
に、３次元オブジェクトの表面を小さなポリゴン（多角
形）に分割して近似表現することによって３次元グラフ
ィックスを生成及び表示するタイプのグラフィック表示
生成装置及び方法、レンダリングＬＳＩに関する。更に
詳しくは、本発明は、線形補間（いわゆるグーロー・シ
ェーディング（Ｇｏｕｒａｕｄ Ｓｈａｄｉｎｇ）法）
によってポリゴン内部の色や奥行きなどの各画素データ
を補間（ｉｎｔｅｒｐｏｌａｔｅ）してレンダリング
（ｒｅｎｄｅｒｉｎｇ：描画）するタイプのグラフィッ
ク表示生成装置及び方法、レンダリングＬＳＩに関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to computer graphics on a display.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a graphic display generating apparatus and method for generating and displaying phis) and a rendering LSI. The present invention relates to an apparatus and method for generating and displaying a graphic display, and a rendering LSI. More specifically, the present invention relates to a linear interpolation (so-called Gouraud Shading method).
The present invention relates to a graphic display generation apparatus and method of a type that renders by interpolating each pixel data such as a color and a depth inside a polygon by using a rendering LSI.

【０００２】[0002]

【従来の技術】昨今の技術革新に伴い、コンピュータの
利用分野も拡大してきた。コンピュータによる図形や画
像（いわゆる「コンピュータ・グラフィックス」）の作
成や処理はその一例である。最近では、コンピュータの
表示能力の強化やグラフィックス処理の高機能化に伴っ
て、３次元オブジェクトの２次元的イメージを生成し表
示するという「３次元グラフィックス」が脚光を浴びる
ようになってきた。ここでいう３次元グラフィックスと
は、３次元オブジェクトが光源によって照らされたとき
などの光学現象を数式モデルで表現し、該モデルに基づ
いてオブジェクト表面に陰影（シェーディング：ｓｈａ
ｄｉｎｇ）若しくは濃淡をつけた画像を生成して、３次
元的なイメージとして表示する、というものである。陰
影は人間の視覚系統が奥行き形状を認識するための手が
かりになる。したがって、３次元グラフィックスの究極
目的は、人間が眼で見たときと同じ画像を生成すること
にある、と言うこともできよう。このような３次元グラ
フィックス技術は、科学、工学、製造その他の応用分野
でのＣＡＤ/ＣＡＭや、各種ソフトウェア開発などの分
野において、ますます重要になってきている。2. Description of the Related Art With the recent technological innovation, the field of use of computers has expanded. The creation and processing of figures and images (so-called "computer graphics") by a computer is one example. Recently, with the enhancement of computer display capabilities and advanced graphics processing, “three-dimensional graphics” for generating and displaying two-dimensional images of three-dimensional objects have come into the spotlight. . Here, the three-dimensional graphics represent an optical phenomenon such as when a three-dimensional object is illuminated by a light source using a mathematical model, and based on the model, a shadow (shading: sha) is formed on the object surface.
ding) or a shaded image is generated and displayed as a three-dimensional image. Shading is a key for the human visual system to recognize the depth shape. Thus, it can be said that the ultimate goal of three-dimensional graphics is to generate the same image as seen by human eyes. Such three-dimensional graphics technology is becoming more and more important in fields such as CAD / CAM in science, engineering, manufacturing and other application fields, and in various software development.

【０００３】３次元グラフィックス処理は、当該分野で
は周知なように、３次元オブジェクトの表面を多数の小
さなポリゴン（ｐｏｌｙｇｏｎ：通常は３角形又は４角
形）に分割して（ポリゴンを構成する画素数は５０ピク
セル乃至１０００ピクセル程度の大きさである）、ポリ
ゴンを定義する各頂点ごとに算出された色や奥行き等の
データに基づいてポリゴン内部の画像を近似表現して行
うのが一般的である。３次元オブジェクトをポリゴン化
して扱う理由は、３角形などの一定の形式に面をそろえ
ると、一律の処理によってさまざまな曲面を表現でき、
取扱いデータや計算量を減ずることができるので、処理
手順をハードウェア化し易くなるからである。In the three-dimensional graphics processing, as is well known in the art, the surface of a three-dimensional object is divided into a number of small polygons (polygon: usually a triangle or a quadrangle) (the number of pixels constituting a polygon). Is approximately 50 pixels to 1000 pixels). Generally, an image inside the polygon is approximated based on data such as color and depth calculated for each vertex defining the polygon. . The reason for handling a 3D object as a polygon is that if you arrange the surfaces in a fixed format such as a triangle, you can express various curved surfaces by uniform processing,
This is because the handling data and the amount of calculation can be reduced, so that the processing procedure can be easily implemented in hardware.

【０００４】図９には、コンピュータ・システムによっ
て３次元グラフィックスを生成し表示する際に必要とな
る処理手順を示している。該処理手順は、ジオメトリ段
階と、レンダリング（ｒｅｎｄｅｒｉｎｇ：描画）段階
の２段階に大別される。FIG. 9 shows a processing procedure required for generating and displaying three-dimensional graphics by a computer system. The processing procedure is roughly divided into a geometry stage and a rendering (rendering) stage.

【０００５】ジオメトリ段階では、まず、ポリゴンを定
義する各頂点ごと奥行き、色（ＲＧＢ）などの描画に必
要なパラメータを求める。ジオメトリ段階は、さらに、
座標変換と、クリッピングと、光源計算の各段階に細分
化される。座標変換ルーチンでは、画像ソースから与え
られた３次元オブジェクトを複数の微小なポリゴンに分
割し、ポリゴンを定義する頂点ごとに各パラメータ
（ｘ，ｙ，ｚなどの座標値やＲ，Ｇ，Ｂなどの色データ
など）を取り出して、さらに各頂点の座標を視点の位置
に合わせて変換する。クリッピング・ルーチンでは、３
次元オブジェクトのうちディスプレイ画面に表示されな
い部分を検出して切り除く。光源計算ルーチンでは、光
源との位置関係をもとに各頂点の輝度を求める。この光
源計算によって、各頂点の色データなどは、奥行きや光
源からの距離・角度に応じた陰影処理（すなわち濃淡度
の調整）がなされる。但し、画像ソースによっては、３
次元オブジェクトの生データとしてではなく、既にポリ
ゴンの各頂点ごとに各パラメータを計算して与えるだけ
のもの、あるいはＤＡＳＤ（直接アクセス記憶装置：フ
ロッピ・ディスク，ハード・ディスク，ＣＤ−ＲＯＭ，
ＭＯなど）に各頂点の画素データを予め格納しておくも
のもある。このような場合の３次元グラフィックス処理
では、ジオメトリ段階は当然省略可能である。In the geometry stage, first, parameters necessary for drawing, such as depth and color (RGB), are obtained for each vertex defining a polygon. The geometry stage
It is subdivided into each stage of coordinate transformation, clipping, and light source calculation. In the coordinate conversion routine, a three-dimensional object given from an image source is divided into a plurality of minute polygons, and each parameter (coordinate values such as x, y, z, R, G, B, etc.) is defined for each vertex defining the polygon. , Etc.), and then convert the coordinates of each vertex according to the position of the viewpoint. In the clipping routine, 3
A portion of the dimensional object that is not displayed on the display screen is detected and cut off. In the light source calculation routine, the brightness of each vertex is obtained based on the positional relationship with the light source. By this light source calculation, the color data and the like of each vertex are subjected to shading processing (that is, the adjustment of shading) according to the depth and the distance and angle from the light source. However, depending on the image source, 3
Instead of using as raw data of a dimensional object, one that simply calculates and gives each parameter for each vertex of a polygon, or DASD (direct access storage device: floppy disk, hard disk, CD-ROM,
In some cases, pixel data of each vertex is stored in advance in an MO or the like. In the three-dimensional graphics processing in such a case, the geometry stage can be naturally omitted.

【０００６】次いで、レンダリング段階では、３次元オ
ブジェクトの２次元イメージを生成する。より詳しく
は、ジオメトリ段階にて求められたポリゴンの各頂点の
パラメータをもとにして、ポリゴン内部の各画素（ピク
セルともいう）のパラメータを補間して求める訳であ
る。レンダリング段階は、さらに、ポリゴンを構成する
各画素のデータを補間（ｉｎｔｅｒｐｏｌａｔｅ）する
ラスタライジング・ルーチンと、手前にある画素をフレ
ーム・バッファに書き込む隠面処理ルーチンの各段階に
細分化している。ラスタライジング・ルーチンにおける
補間は、ポリゴンの各頂点の色データとＺ値（奥行き：
ｄｅｐｔｈともいう）などをもとにして行う。また、隠
面処理は、各画素のＺ値を大小比較して、手前にある画
素のデータをフレーム・バッファに書き込むことによっ
て行う。Next, in the rendering stage, a two-dimensional image of the three-dimensional object is generated. More specifically, the parameters of each pixel (also referred to as a pixel) inside the polygon are interpolated based on the parameters of each vertex of the polygon obtained at the geometry stage. The rendering stage is further subdivided into a rasterizing routine for interpolating the data of each pixel constituting the polygon and a hidden surface processing routine for writing the preceding pixel to the frame buffer. The interpolation in the rasterizing routine is based on the color data and the Z value (depth:
depth). The hidden surface processing is performed by comparing the Z value of each pixel, and writing the data of the preceding pixel to the frame buffer.

【０００７】そして、レンダリングによって生成された
各画素のデータは、一旦フレーム・バッファに格納され
た後、Ｄ−Ａ変換器によってアナログ信号に変換され、
ＣＲＴディスプレイ上に表示される。[0007] The data of each pixel generated by the rendering is temporarily stored in a frame buffer and then converted into an analog signal by a DA converter.
It is displayed on the CRT display.

【０００８】３次元グラフィックス処理は、勿論ソフト
ウェア的な手法によっても実現可能である。但し、最近
では、演算量が膨大なことやリアルタイム性が求められ
ていることなどから、３次元グラフィックス・ボードの
ような専用のハードウェアを用いることによって高速化
が図られている。図１０には、３次元グラフィックス処
理を行うシステムのアーキテクチャを模式的に示してい
る。図１０(a)では、３次元グラフィックス・ボード
は、座標変換等を行うジオメトリＬＳＩ（LargeScale I
ntegrated Circuit：以下同様）と、レンダリング処理
を行うレンダリングＬＳＩとを含んでいる。ジオメトリ
ＬＳＩは、例えば浮動小数点演算性能を持つ演算用プロ
セッサである。また、レンダリングＬＳＩは、与えられ
たポリゴンの各頂点の画素データをもとに画素データを
補間しながらポリゴンを塗りつぶす機能を備えたＬＳＩ
である。例えば日本アイ・ビー・エム（株）が市販する
ワークステーションＲＳ／６０００は、図１０(a)のよ
うな方式を採用している。ジオメトリＬＳＩやレンダリ
ングは、例えばＡＳＩＣ（Application Specific Integ
rated Circuit）の形態で製造される。一方、図１０(b)
では、ジオメトリ演算をメイン・ボード上のＭＰＵ（Mi
cro Processing Unit）で実行するようになっている。
この場合、メイン・ボードとレンダリングＬＳＩとは、
例えばＰＣＩ（Peripheral Component Interconnect）
バスのような高速バスによって接続されている。[0008] Of course, three-dimensional graphics processing can also be realized by a software technique. However, recently, due to the enormous amount of calculation and the demand for real-time performance, the speed has been increased by using dedicated hardware such as a three-dimensional graphics board. FIG. 10 schematically illustrates the architecture of a system that performs three-dimensional graphics processing. In FIG. 10A, the three-dimensional graphics board includes a geometry LSI (LargeScale I) for performing coordinate conversion and the like.
integrated circuit: the same applies hereinafter) and a rendering LSI for performing a rendering process. The geometry LSI is, for example, an arithmetic processor having floating-point arithmetic performance. The rendering LSI has a function of filling a polygon while interpolating pixel data based on pixel data of each vertex of a given polygon.
It is. For example, a workstation RS / 6000 marketed by IBM Japan, Ltd. employs a system as shown in FIG. For example, an ASIC (Application Specific Integ
rated circuit). On the other hand, FIG.
Then, the geometry operation is performed by the MPU (Mi
cro Processing Unit).
In this case, the main board and the rendering LSI
For example, PCI (Peripheral Component Interconnect)
They are connected by a high-speed bus such as a bus.

【０００９】ところで、レンダリング段階で行われるポ
リゴン内部の各画素の補間方法としては、３角形内の全
ての画素を特定あるいは任意の頂点の色で代表して一色
で塗りつぶしてしまうという『フラット・シェーディン
グ』や、３角形内部の色を各頂点の色で線形的に補間す
るという『グーロー・シェーディング（Ｇｏｕｒａｕｄ
Ｓｈａｄｉｎｇ）』などがある。フラット・シェーデ
ィングは計算速度の点で優れているが、表示される２次
元イメージは、当然、モザイク状の、粗くて平面的なも
のになってしまう。これに対して、グーロー・シェーデ
ィングは、計算量はある程度多くなってしまうものの、
陰影効果を充分備え、かなり滑らかでリアルな色づけを
することができる。したがって、高品位な３次元グラフ
ィックスを必要とする場合は、グーロー・シェーディン
グ法が採用されることが多い。By the way, as a method of interpolating each pixel in a polygon performed in the rendering stage, a method of “flat shading” is to paint all pixels in a triangle with one color by representing a specific or arbitrary vertex color. And “Gouraud shading” in which the colors inside a triangle are linearly interpolated with the colors at each vertex.
Shading)]. Although flat shading is superior in terms of computational speed, the displayed two-dimensional image naturally becomes mosaic, coarse, and planar. In contrast, Gouraud shading requires a certain amount of computation,
It has a lot of shading effects and can give a fairly smooth and realistic coloring. Therefore, when high-quality three-dimensional graphics are required, the Gouraud shading method is often employed.

【００１０】ここで、線形補間によるパラメータの算出
方法を、図１１を参照しながら簡単に説明しておく。同
図において、世界空間（Ｗｏｒｌｄ−Ｓｐａｃｅ）は、
ＸＹＺの３軸からなる世界座標系（Ｗｏｒｌｄ−Ｃｏｏ
ｒｄｉｎａｔｅ）で表現される。そのＸＹ平面は、所定
の座標変換によってディスプレイ上の画素と一対一の関
係にあり、いわゆる「視面（Ｖｉｅｗｐｌａｎｅ）」と
等価な平面である。また、Ｚ軸は視面からの距離（若し
くは奥行き）と等価である。いま、ディスプレイ（若し
くは視面ＸＹ）上の３つの頂点Ｐ（ｘ₁，ｙ₁），Ｑ（ｘ
₂，ｙ₂），及びＲ（ｘ₃，ｙ₃）で定義される３角形の内
部における点Ｓ（ｘ_s，ｙ_s）の奥行きｚ_Sを求めたいと
する。３つの頂点Ｐ，Ｑ，ＲのＸＹＺ世界座標系におけ
る各座標値Ｐ_W（ｘ₁，ｙ₁，ｚ₁），Ｑ_W（ｘ₂，ｙ₂，
ｚ₂），Ｒ_W（ｘ₃，ｙ₃，ｚ₃）は、ジオメトリ段階で既
に算出されている（前述）。また、３角形ＰＱＲは、Ｘ
ＹＺ世界座標系における３角形Ｐ_WＱ_WＲ_WをＸＹ平面に
投影させたものであり、同様に点Ｓは、３角形Ｐ_WＱ_WＲ
_W内の点Ｓ_W（ｘ_s，ｙ_s，ｚ_s）をＸＹ平面上に投影させ
た点である、ということは自明であろう。したがって、
点Ｓの奥行きｚ_Sは、Ｚ軸に平行な直線α_Z： Ｘ＝ｘ_S，Ｙ＝ｙ_S …（１） と、３角形Ｐ_WＱ_WＲ_Wを含む平面β_Z： Ａ_Z・（Ｘ−ｘ₁）＋Ｂ_Z・（Ｙ−ｙ₁）＋Ｃ_Z・（Ｚ−ｚ₁）＝０ …（２） との交点のＺ座標値でもある。但し、点（ｘ₁，ｙ₁，ｚ
₁）は平面β_Z上の任意の点であり、例えば３角形の１つ
の頂点Ｐ_Wの座標値でもよい。ベクトル（Ａ_Z，Ｂ_Z，
Ｃ_Z）は、３角形Ｐ_WＱ_WＲ_Wを含む該平面β_Zの法線ベク
トルであり、幾何学上の既知の公式に基づき、以下の３
式（１），（２），及び（３）のように表すことができ
る。Here, a method of calculating parameters by linear interpolation will be briefly described with reference to FIG. In the figure, the world space (World-Space) is
World coordinate system consisting of three axes of XYZ (World-Coo
rdinate). The XY plane has a one-to-one relationship with pixels on the display by a predetermined coordinate transformation, and is a plane equivalent to a so-called “view plane”. The Z axis is equivalent to the distance (or depth) from the viewing plane. Now, three vertices P (x ₁ , y ₁ ) and Q (x
₂ , y ₂ ) and R (x ₃ , y ₃ ), the depth z _S of a point S (x _s , y _s ) inside a triangle is determined. Each coordinate value P _W (x ₁ , y ₁ , z ₁ ), Q _W (x ₂ , y ₂ , 3) of the three vertices P, Q, and R in the XYZ world coordinate system
z ₂ ) and R _W (x ₃ , y ₃ , z ₃ ) have already been calculated at the geometry stage (described above). Also, the triangular PQR is X
The triangle P _W Q _W R _W in the YZ world coordinate system is projected onto the XY plane. Similarly, the point S is a triangle P _W Q _W R
Points in _W S _W lies in that _{(x s, y s, z} s) is projected into the XY plane, that will be obvious. Therefore,
The depth z _S of the point S, parallel to the Z-axis linear _{α Z: X = x S,} Y = y S ... (1), triangle P _W Q _W plane including _{R W β Z: A Z ·} ( X−x ₁ ) + B _Z · (Y−y ₁ ) + C _Z · (Z−z ₁ ) = 0 (2) However, the point (x ₁ , y ₁ , z
₁₎ is an arbitrary point on the plane beta _Z, for example, it may be a coordinate value of one vertex P _W of the triangle. Vectors (A _Z , B _Z ,
C _Z ) is a normal vector of the plane β _Z including the triangle P _W Q _W R _W , based on a known geometric formula,
Expressions (1), (2), and (3) can be used.

【００１１】 Ａ_Z ＝（ｚ₂−ｚ₃）×（ｙ₂−ｙ₁）−（ｚ₂−ｚ₁）×（ｙ₂−ｙ₃） …（３） Ｂ_Z ＝（ｚ₂−ｚ₁）×（ｘ₂−ｘ₃）−（ｚ₂−ｚ₃）×（ｘ₂−ｘ₁） …（４） Ｃ_Z ＝（ｘ₂−ｘ₃）×（ｙ₂−ｙ₁）−（ｘ₂−ｘ₁）×（ｙ₂−ｙ₃） …（５） _AZ = (z ₂ −z ₃ ) × (y ₂ −y ₁ ) − (z ₂ −z ₁ ) × (y ₂ −y ₃ ) (3) B _Z = (z ₂ −z ₁₎ ) × (x ₂ −x ₃ ) − (z ₂ −z ₃ ) × (x ₂ −x ₁ ) (4) C _Z = (x ₂ −x ₃ ) × (y ₂ −y ₁ ) − (x ₂ −x ₁ ) × (y ₂ −y ₃ ) (5)

【００１２】また、上式（２）の定数成分Ｃ_Z×ｚ₁が容
易に求まることは当業者には自明であろう。したがっ
て、ｚ_Sは、直線α_Zと平面β_Zとの交点を直接的に解く
ことによって求められ、下式（６）のように表される。It will be obvious to those skilled in the art that the constant component C _Z × z _{1 of} the above equation (2) can be easily obtained. Therefore, z _S is obtained by directly solving the intersection between the straight line α _Z and the plane β _Z and is represented by the following equation (6).

【００１３】[0013]

【数１】 (Equation 1)

【００１４】要するに、補間すべき画素データＺ，Ｒ，
Ｇ，Ｂ…は、このような線形方程式に点Ｓの座標値（ｘ
_S，ｙ_S）を代入して解くことによって容易に求まる。ま
た、３角形ＰＱＲ内の全ての画素の画素データは、該線
形方程式（６）に当該画素の座標値（ｘ_S，ｙ_S）を逐次
代入していくことで求まる訳である。なお、補間データ
が奥行きＺではなく、Ｒ，Ｇ，Ｂなど別のパラメータを
求める場合は、先述のＺ軸をそれぞれＲ軸、Ｇ軸、また
はＢ軸といった具合に適宜置き換えれて、ＸＹＲ，ＸＹ
Ｇ，ＸＹＢ各座標系における直線α_Rと平面β_R，直線α
_Gと平面β_G，又は直線α_Bと平面β_B，の交点を求めてい
けばよいだけである（図１１(b)参照）。In short, the pixel data Z, R,
G, B... Are represented by the coordinate values (x
_S , y _S ) can be easily obtained by substituting and solving. Further, the pixel data of all the pixels in the triangle PQR can be obtained by sequentially substituting the coordinate values (x _S , y _S ) of the pixels into the linear equation (6). When the interpolation data is not the depth Z but another parameter such as R, G, B, etc., the aforementioned Z axis is appropriately replaced with an R axis, a G axis, or a B axis, respectively, and XYR, XY
Straight line α _R and plane β _R , straight line α in each of the G and XYB coordinate systems
It is only necessary to find the intersection between _G and the plane β _G or between the straight line α _B and the plane β _B (see FIG. 11B).

【００１５】一方、このような３次元グラフィックス処
理に必要とされるパラメータの数は、表示の高品位化と
ともに増大してきた。例えば、旧態依然とした２次元グ
ラフィックスでは、２次元座標位置を示すｘ，ｙの他
に、対応する画素の色を示すＲ，Ｇ，Ｂという合計５個
のデータで充分であった。ところが、最近の３次元グラ
フィックスでは、座標パラメータとしてｘ，ｙの他に奥
行きｚが必要となる。また、単なるＲ，Ｇ，Ｂという色
データの他に、ポリゴンが半透明のガラス板越しに存在
しているか否かをしめすａ（ａｌｐｈａ），霧か否かを
示すｆ（ｆｏｇ），テクスチャ（すなわち山あいや波の
リアリティ）を表現するためのｔ（ｔｅｘｔｕｒｅ）な
ど、多数のパラメータを持つようになっている。On the other hand, the number of parameters required for such three-dimensional graphics processing has increased as display quality has increased. For example, in the two-dimensional graphics in the old state, in addition to x and y indicating the two-dimensional coordinate position, a total of five data of R, G, and B indicating the color of the corresponding pixel were sufficient. However, recent three-dimensional graphics require a depth z in addition to x and y as coordinate parameters. Further, in addition to the color data of only R, G, and B, a (alpha) indicating whether or not the polygon exists through the translucent glass plate, f (fog) indicating whether it is fog, and texture ( That is, it has a large number of parameters such as t (texture) for expressing mountain peaks and wave reality).

【００１６】このようにパラメータ数が増大するに伴っ
て、当然、演算時間が長くなるとともに、レンダリング
処理を行うためのＬＳＩ（レンダリングＬＳＩ）の使用
セル数も増大することになる。なぜならば、例えば上述
したレンダリング処理では、各画素毎にこれら各パラメ
ータＺ，Ｒ，Ｇ，Ｂ，ａ，ｆ…の全ての値を線形補間し
ていかなければならないからである。特に、直線αと平
面βとの交点を直接的に解くような場合、上式（６）を
見ても分かるように２つの乗算と２つの加算を含んでい
る。したがって、３次元グラフィックス用ＬＳＩは、そ
のレンダリング部分だけでも２つの乗算器と２つの加算
器を備えなければならない。ＡＳＩＣチップ上で乗算器
を実装するためには、非常に多くのセル数を要する（例
えば２０Ｋセル程度）。もし、線形方程式を上式（６）
に従って直接解くようにレンダリングＬＳＩを設計した
のであれば、乗算器部分だけでチップの実装面積はあふ
れてしまうであろう。As the number of parameters increases, the calculation time naturally increases, and the number of cells used by the LSI (rendering LSI) for performing the rendering process also increases. This is because, for example, in the above-described rendering processing, all values of these parameters Z, R, G, B, a, f... Must be linearly interpolated for each pixel. In particular, when the intersection of the straight line α and the plane β is directly solved, two multiplications and two additions are included as can be seen from the above equation (6). Therefore, the three-dimensional graphics LSI must be provided with two multipliers and two adders only in its rendering part. Mounting a multiplier on an ASIC chip requires a very large number of cells (eg, about 20K cells). If the linear equation is
If the rendering LSI is designed so as to directly solve according to the above, the mounting area of the chip will overflow with only the multiplier part.

【００１７】[0017]

【発明が解決しようとする課題】グラフィックスの高品
位化のために各画素のパラメータの数は増大してたが
（前述）、これに伴ってレンダリングＬＳＩの処理速度
の高速化も急務となってきている。Although the number of parameters of each pixel has been increased to improve the quality of graphics (as described above), it has become urgent to increase the processing speed of the rendering LSI. Is coming.

【００１８】計算速度を向上させる一般的手法の１つ
は、パイプライン化である。ポリゴンの各頂点データか
ら内部の画素を補間するというタイプのレンダリング自
体は、パイプライン処理に適用し易い側面を持ってい
る。なぜならば、平面方程式を解くことは、一定の処理
手順の繰り返しに過ぎないからである。したがって、パ
イプライン形式のグラフィック表示生成装置及び方法、
レンダリングＬＳＩが好ましいと言えよう。One common approach to increasing computation speed is pipelining. Rendering itself of a type in which internal pixels are interpolated from each vertex data of a polygon has an aspect easily applicable to pipeline processing. This is because solving a plane equation is only a repetition of a certain processing procedure. Therefore, a pipeline type graphic display generating apparatus and method,
It can be said that a rendering LSI is preferable.

【００１９】本発明の目的は、３次元オブジェクトの表
面を小さなポリゴンに分割して近似表現することによっ
て３次元グラフィックスを生成及び表示するタイプの、
優れたグラフィック表示生成装置及び方法、レンダリン
グＬＳＩを提供することにある。An object of the present invention is to generate and display three-dimensional graphics by dividing the surface of a three-dimensional object into small polygons and approximating them.
An object of the present invention is to provide an excellent graphic display generating apparatus and method, and a rendering LSI.

【００２０】本発明の更なる目的は、線形補間（いわゆ
るグーロー・シェーディング（Ｇｏｕｒａｕｄ Ｓｈａ
ｄｉｎｇ））によってポリゴン内部の各画素の色等を補
間してレンダリング（ｒｅｎｄｅｒｉｎｇ：描画）する
タイプの、優れたグラフィック表示生成装置及び方法、
レンダリングＬＳＩを提供することにある。It is a further object of the present invention to provide linear interpolation (so-called Gouraud Shading).
ding), an excellent graphic display generating apparatus and method of a type that renders by interpolating the color and the like of each pixel inside the polygon (rendering).
It is to provide a rendering LSI.

【００２１】本発明の更なる目的は、ポリゴン内部の各
画素のデータを高能率且つ高速に補間してレンダリング
することができるグラフィック表示生成装置及び方法、
レンダリングＬＳＩを提供することにある。A further object of the present invention is to provide an apparatus and method for generating a graphic display capable of interpolating and rendering data of each pixel inside a polygon with high efficiency and high speed.
It is to provide a rendering LSI.

【００２２】本発明の更なる目的は、３次元グラフィッ
クスの生成及び表示を、使用セル数を極力少なくした構
成の３次元グラフィックス用ＬＳＩによって実現できる
グラフィック表示生成装置及び方法、レンダリングＬＳ
Ｉを提供することにある。A further object of the present invention is to provide a graphic display generating apparatus and method capable of realizing three-dimensional graphics generation and display by using a three-dimensional graphics LSI having a configuration in which the number of cells used is minimized, and a rendering LS.
I.

【００２３】本発明の更なる目的は、線形補間によって
ポリゴン内部の各画素のデータをレンダリングするタイ
プの３次元グラフィックスの生成及び表示において、レ
ンダリング段階をパイプライン処理化することができる
グラフィック表示生成装置及び方法、レンダリングＬＳ
Ｉを提供することにある。It is a further object of the present invention to generate and display three-dimensional graphics of the type that renders the data of each pixel inside a polygon by linear interpolation, wherein the rendering stage can be pipelined. Apparatus and method, rendering LS
I.

【００２４】[0024]

【課題を解決するための手段及び作用】本発明は、上記
課題を参酌してなされたものであり、その第１の側面
は、世界座標系ＸＹＺ（但し、ＸＹ座標平面は視面（表
示画面）と等価であり、Ｚ軸は補間すべき画素データと
等価）上の３角形Ｐ_WＱ_WＲ_Wを定義する各頂点Ｐ_W，
Ｑ_W，Ｒ_Wに与えられた画素データに基づいて該３角形Ｐ
_WＱ_WＲ_WのＸＹ平面への投影３角形ＰＱＲ内部の各画素
位置の画素データｚを補間するタイプのグラフィック表
示生成装置において、Ｙ軸方向に順次走査して該３角形
ＰＱＲ内部の各画素の座標位置を発生するｘｙ座標発生
手段と、世界座標系上における３角形Ｐ_WＱ_WＲ_Wの平面
方程式βの係数成分及び定数成分を求めて一時格納する
係数／定数計算・記憶手段と（ここで、平面方程式βを
Ａ・（ｘ−ｘ₁）＋Ｂ・（ｙ−ｙ₁）＋Ｃ・（ｚ−ｚ₁）
＝０とおく。但し、点（ｘ₁，ｙ₁，ｚ₁）は平面β上の
点である。この場合、係数成分はＡ，Ｂ，Ｃであり、定
数成分はｚ₁）、差ｘ−ｘ₁又はｙ−ｙ₁のいずれか一方
を選択的に求める引算手段と、Ａとｘ₁−ｘとの積又は
Ｂとｙ₁−ｙとの積のいずれか一方を求める乗算手段
と、積Ａ・（ｘ₁−ｘ）を一時格納するための第１のラ
ッチ手段と、積Ｂ・（ｙ₁−ｙ）を一時格納するための
第２のラッチ手段と、前記第１及び第２のラッチ手段の
保持データの和を求める第１の加算手段と、前記第１の
加算手段の出力データを係数Ｃで割るための割算手段
と、前記割算手段と定数成分ｚ₁との和を求める第２の
加算手段と、を含む特徴とするグラフィック表示生成装
置である。SUMMARY OF THE INVENTION The present invention has been made in consideration of the above problems, and has a first aspect in which a world coordinate system XYZ (where the XY coordinate plane is a visual plane (display screen)). ) and is equivalent, triangle P _W of the Z-axis pixel data equivalent to be interpolated) on Q _W R _W vertexes P _W that defines,
Based on the pixel data given to Q _W and R _W , the triangle P
_W Q _W R in the type of graphic display generation unit for interpolating the pixel data z of the projection triangle PQR each pixel position within the XY plane of _W, sequential scanning to the pixels inside the triangle PQR in the Y-axis direction and xy coordinate generating means for generating a coordinate position, and triangular P _W Q _W R _W coefficients / constants calculation and storage means for temporarily storing seeking coefficient component and a constant component of the plane equation β of on the world coordinate system ( Here, the plane equation β is expressed by A · (xx ₁ ) + B · (y−y ₁ ) + C · (z−z ₁ )
= 0. However, the point (x ₁ , y ₁ , z ₁ ) is a point on the plane β. In this case, the coefficient components are A, B, and C, the constant components are z ₁ ), subtraction means for selectively obtaining any _one of the difference xx ₁ or yy ₁ , and A and x ₁ − multiplication means for obtaining either the product of x or the product of B and y ₁ -y, first latch means for temporarily storing the product A · (x ₁ -x), and the product B · ( second latch means for temporarily storing y ₁ -y), first adder means for obtaining a sum of data held by the first and second latch means, and output data of the first adder means Is divided by a coefficient C, and second adding means for obtaining a sum of the dividing means and a constant component z ₁ is provided.

【００２５】また、本発明の第２の側面は、世界座標系
ＸＹＺ（但し、ＸＹ座標平面は視面（表示画面）と等価
であり、Ｚ軸は補間すべき画素データと等価）上の３角
形Ｐ_WＱ_WＲ_Wを定義する各頂点Ｐ_W，Ｑ_W，Ｒ_Wに与えられ
た画素データに基づいて該３角形Ｐ_WＱ_WＲ_WのＸＹ平面
への投影３角形ＰＱＲ内部の各画素位置の画素データｚ
を補間するタイプのグラフィック表示生成方法におい
て、Ｙ軸方向に順次走査して該３角形ＰＱＲ内部の各画
素の座標位置を発生するｘｙ座標発生段階と、世界座標
系上における３角形Ｐ_WＱ_WＲ_Wの平面方程式βの係数成
分及び定数成分を求めて一時格納する係数／定数計算・
記憶段階と（ここで、平面方程式βをＡ・（ｘ−ｘ₁）
＋Ｂ・（ｙ−ｙ₁）＋Ｃ・（ｚ−ｚ₁）＝０とおく。但
し、点（ｘ₁，ｙ₁，ｚ₁）は平面β上の点である。この
場合、係数成分はＡ，Ｂ，Ｃであり、定数成分は
ｚ₁）、差ｘ−ｘ₁又はｙ−ｙ₁のいずれか一方を選択的
に求める引算段階と、Ａとｘ₁−ｘとの積又はＢとｙ₁−
ｙとの積のいずれか一方を求める乗算段階と、積Ａ・
（ｘ₁−ｘ）を一時格納するための第１のラッチ段階
と、積Ｂ・（ｙ₁−ｙ）を一時格納するための第２のラ
ッチ段階と、前記第１及び第２のラッチ段階で得た両デ
ータの和を求める第１の加算段階と、前記第１の加算手
段の出力データを係数Ｃで割るための割算段階と、前記
割算段階で得たデータと定数成分ｚ₁との和を求める第
２の加算段階と、を含む特徴とするグラフィック表示生
成方法である。A second aspect of the present invention relates to a three-dimensional coordinate system on the world coordinate system XYZ (where the XY coordinate plane is equivalent to the viewing plane (display screen) and the Z axis is equivalent to pixel data to be interpolated). square P _W Q _W R _W vertexes P _W that defines, Q _W, each based on the pixel data given to R _W of the internal projection triangle PQR to the XY plane of the triangle P _W Q _W R _W Pixel data z at the pixel position
A xy coordinate generation step of sequentially scanning in the Y-axis direction to generate the coordinate position of each pixel inside the triangle PQR, and a triangle P _W Q _W on the world coordinate system. Coefficient / constant calculation for obtaining and temporarily storing the coefficient component and the constant component of the plane equation β of R _W
The memory stage and (where the plane equation β is A · (xx ₁ )
+ B · (y−y ₁ ) + C · (z−z ₁ ) = 0. However, the point (x ₁ , y ₁ , z ₁ ) is a point on the plane β. In this case, the coefficient components are A, B, and C, and the constant components are z ₁ ), a subtraction step of selectively obtaining any _one of the difference xx ₁ or yy ₁ , and A and x ₁ − The product of x or B and y ₁ −
a multiplication stage for finding one of the products of the product y
A first latch stage for temporarily storing (x ₁ -x), a second latch stage for temporarily storing the product B · (y ₁ -y), and the first and second latch stages A first addition step for obtaining the sum of the two data obtained in the above, a division step for dividing the output data of the first addition means by a coefficient C, and the data obtained in the division step and a constant component z ₁ And a second adding step of calculating the sum of the two.

【００２６】また、本発明の第３の側面は、世界座標系
ＸＹＺ（但し、ＸＹ座標平面は視面（表示画面）と等価
であり、Ｚ軸は補間すべき画素データと等価）上の３角
形Ｐ_WＱ_WＲ_Wを定義する各頂点Ｐ_W，Ｑ_W，Ｒ_Wに与えられ
た画素データに基づいて該３角形Ｐ_WＱ_WＲ_WのＸＹ平面
への投影３角形ＰＱＲ内部の各画素位置の画素データｚ
を補間するタイプのレンダリングＬＳＩにおいて、Ｙ軸
方向に順次走査して該３角形ＰＱＲ内部の各画素の座標
位置を発生するｘｙ座標発生回路と、世界座標系上にお
ける３角形Ｐ_WＱ_WＲ_Wの平面方程式βの係数成分及び定
数成分を求めて一時格納する係数／定数計算・記憶回路
と（ここで、平面方程式βをＡ・（ｘ−ｘ₁）＋Ｂ・
（ｙ−ｙ₁）＋Ｃ・（ｚ−ｚ₁）＝０とおく。但し、点
（ｘ₁，ｙ₁，ｚ₁）は平面β上の点である。この場合、
係数成分はＡ，Ｂ，Ｃであり、定数成分はｚ₁）、差ｘ
−ｘ₁又はｙ−ｙ₁のいずれか一方を選択的に求める引算
回路と、Ａとｘ₁−ｘとの積又はＢとｙ₁−ｙとの積のい
ずれか一方を求める乗算回路と、積Ａ・（ｘ₁−ｘ）を
一時格納するための第１のラッチ回路と、積Ｂ・（ｙ₁
−ｙ）を一時格納するための第２のラッチ回路と、前記
第１及び第２のラッチ回路の保持データの和を求める第
１の加算回路と、前記第１の加算回路の出力データを係
数Ｃで割るための割算回路と、前記割算回路と定数成分
ｚ₁との和を求める第２の加算回路と、を含む特徴とす
るレンダリングＬＳＩである。Further, a third aspect of the present invention relates to a 3D coordinate system on the world coordinate system XYZ (where the XY coordinate plane is equivalent to the viewing plane (display screen) and the Z axis is equivalent to pixel data to be interpolated). square P _W Q _W R _W vertexes P _W that defines, Q _W, each based on the pixel data given to R _W of the internal projection triangle PQR to the XY plane of the triangle P _W Q _W R _W Pixel data z at the pixel position
In the type of rendering LSI for interpolating, triangle P on the xy coordinate generating circuit and, on the world coordinate system are sequentially scanned in the Y-axis direction to generate the coordinate position of each pixel inside the triangle PQR _W Q _W R _W And a coefficient / constant calculation / storage circuit for calculating and temporarily storing the coefficient component and the constant component of the plane equation β of (where the plane equation β is expressed as A · (x−x ₁ ) + B ·
(Y−y ₁ ) + C · (z−z ₁ ) = 0. However, the point (x ₁ , y ₁ , z ₁ ) is a point on the plane β. in this case,
The coefficient components are A, B, and C, the constant component is z ₁ ), and the difference x
And one subtraction circuit one selectively determine the -x ₁ or y-y _1, a multiplying circuit for obtaining either the product of the product or B and y ₁ -y A and x ₁ -x , And a first latch circuit for temporarily storing the product A · (x ₁ −x), and the product B · (y ₁
-Y), a first adder circuit for calculating the sum of the data held in the first and second latch circuits, and a coefficient for converting the output data of the first adder circuit into a coefficient. a dividing circuit for dividing by C, a second adding circuit for obtaining the sum of the division circuit and the constant component z _1, a rendering LSI characterized including.

【００２７】また、本発明の第４の側面は、線形補間
（いわゆるグーロー・シエーディング）により３角形内
部の画素（ｘ，ｙ）の画素データｚを求めるタイプ（す
なわち線形方程式ｚ＝Ａ'・（ｘ₁−ｘ）＋Ｂ'・（ｙ₁−
ｙ）＋ｚ₁により画素データｚを求めるタイプ。但し、
点（ｘ₁，ｙ₁，ｚ₁）は該３角形を含め平面上の点）の
レンダリングＬＳＩにおいて、差ｘ₁−ｘ又は差ｙ₁−ｙ
のいずれか一方を選択的に求める引算回路と、積Ａ'・
（ｘ₁−ｘ）又は積Ｂ'・（ｙ₁−ｙ）のいずれか一方を
選択的に求める乗算回路と、積Ａ'・（ｘ₁−ｘ）を一時
的に格納する第１のラッチ回路と、積Ｂ'・（ｙ₁−ｙ）
を一時的に格納する第２のラッチ回路と、前記第１及び
第２のラッチ回路の保持データの和を求める第１の加算
回路と、前記第１の加算回路の出力データＡ'・（ｘ₁−
ｘ）＋Ｂ'・（ｙ₁−ｙ）と前記方程式の係数成分ｚ₁と
の和を求める第２の加算回路と、を含むことを特徴とす
るレンダリングＬＳＩである。A fourth aspect of the present invention is a type for obtaining pixel data z of a pixel (x, y) inside a triangle by linear interpolation (so-called Gouraud shading) (that is, a linear equation z = A ′ · ( x ₁ −x) + B ′ · (y ₁ −
type to determine the pixel data z by y) + z _1. However,
In a rendering LSI of a point (x ₁ , y ₁ , z ₁ is a point on a plane including the triangle), the difference x ₁ −x or the difference y ₁ −y
And a subtraction circuit for selectively obtaining one of
A multiplying circuit for selectively obtaining either (x ₁ −x) or the product B ′ · (y ₁ −y), and a first latch for temporarily storing the product A ′ · (x ₁ −x) Circuit and product B '· (y ₁ -y)
, A first adder for calculating the sum of the data held by the first and second latches, and output data A ′ · (x ₁ −
x) + B ′ · (y ₁ −y) and a second adding circuit for obtaining a sum of the coefficient component z _{1 of the} equation.

【００２８】しかして、本発明に係るグラフィック表示
生成装置及び方法、レンダリングＬＳＩによれば、ポリ
ゴン内部の画素を補間する際に、ただ１つの乗算手段、
乗算段階、若しくは乗算回路しか持たない。したがっ
て、ＬＳＩの使用セル数を極力少なくすることができ
る。Thus, according to the graphic display generation apparatus and method and the rendering LSI according to the present invention, when interpolating pixels inside a polygon, only one multiplication means is used.
It has only a multiplication stage or multiplication circuit. Therefore, the number of cells used in the LSI can be minimized.

【００２９】また、レンダリングのためのこのような各
手段、各段階、若しくは各回路は、分岐や条件分岐な
ど、処理を滞らせるルーチンを含まないで構成される。
また、３次元グラフィックス処理の高品位化のために、
扱うべきパラメータ数が増加しても、並列処理により比
較的容易に高速化を図ることができよう。Further, each means, each stage, or each circuit for rendering is configured without including a routine that delays processing such as branching or conditional branching.
In addition, to improve the quality of three-dimensional graphics processing,
Even if the number of parameters to be handled increases, the speed can be relatively easily increased by parallel processing.

【００３０】本発明のさらに他の目的、特徴や利点は、
後述する本発明の実施例や添付する図面に基づくより詳
細な説明によって明らかになるであろう。Still other objects, features and advantages of the present invention are:
It will become apparent from the following more detailed description based on the embodiments of the present invention and the accompanying drawings.

【００３１】[0031]

【実施例】以下、図面を参照しながら本発明の実施例を
詳解する。Embodiments of the present invention will be described below in detail with reference to the drawings.

【００３２】Ａ．コンピュータ・システム１００のハー
ドウェア構成 図１には、３次元グラフィックス処理を行うコンピュー
タ・システム１００のハードウェア構成を示している。 A. Computer system 100
1. Hardware Configuration FIG. 1 shows a hardware configuration of a computer system 100 that performs three-dimensional graphics processing.

【００３３】システム１００は、「グライックス・ワー
クステーション（ＷＳ）」と呼ばれるものである。ＷＳ
は、一般には、ネットワークにおける端末としての機能
と、１台でもさまざまな処理が行える機能とを兼ね備え
た、パーソナル・コンピュータ（ＰＣ）よりも性能的に
上位のコンピュータを指す。ＷＳとして機能するシステ
ム１００は、高速なＲＩＳＣ型ＭＰＵ（例えば米ＩＢＭ
社、米Ｍｏｔｏｒｏｌａ社及び米Ａｐｐｌｅ社が共同開
発したＰｏｗｅｒＰＣ ６０４／６２０（"Ｐｏｗｅｒ
ＰＣ"は米ＩＢＭ社の商標））１１と、大容量メモリ
（メイン・メモリ１２及びビデオＲＡＭ１５。メイン・
メモリ１２は１０ＭＢ以上）と、高解像度ビットマップ
・ディスプレイ（１０００×１０００以上）１３と、高
速ビデオ・アダプタ１４と、大容量ＤＡＳＤ（Direct A
ccess Storage Device：例えばハード・ディスク，ＣＤ
−ＲＯＭ，ＭＯなど）１６と、通信用アダプタ（例えば
Ｅｔｈｅｒｎｅｔインターフェース）１７とを備えてい
る。ＭＰＵ１１とこれらデバイス類１４…とは、アドレ
ス・バス、データ・バス、コントロール・バスなどから
なる共通信号伝送路（「バス」ともいう）１８を介して
相互に連絡している。なお、バス１８は、例えばＰＣＩ
（Peripheral Component Interconnect）バスでもよ
い。The system 100 is called a "Grix's workstation (WS)". WS
In general, a computer that has both a function as a terminal in a network and a function that can perform various processes by itself is higher in performance than a personal computer (PC). The system 100 functioning as a WS is a high-speed RISC type MPU (for example, IBM
PowerPC 604/620 jointly developed by Motorola, Inc. and Apple, Inc. ("Power
PC "is a trademark of IBM Corporation in the United States) 11 and a large-capacity memory (main memory 12 and video RAM 15; main memory).
The memory 12 has a capacity of 10 MB or more, a high-resolution bitmap display (1000 × 1000 or more) 13, a high-speed video adapter 14, and a large-capacity DASD (Direct A
ccess Storage Device: eg hard disk, CD
-ROM, MO, etc.) 16 and a communication adapter (for example, Ethernet interface) 17. The MPU 11 communicates with these devices 14 via a common signal transmission path (also referred to as a “bus”) 18 including an address bus, a data bus, a control bus, and the like. The bus 18 is, for example, a PCI
(Peripheral Component Interconnect) bus may be used.

【００３４】システム１００が特にグラフィックスＷＳ
として機能するためには、さらにグラフィックス機能を
拡充するためのグラフィックス・ボード５０を備え、且
つ、グラフィック処理用のアプリケーションを揃えてい
る（アプリケーションは、通常はＤＡＳＤ１６にされ、
使用時にメモリ１２にロードされる）。なお、グラフィ
ックス・ボード５０は、一般にはオプション部品であ
り、システム１００に装着した際には、高性能グラフィ
ックス処理を提供するとともに、ビデオ・アダプタ１４
の機能を吸収して通常のコンピュータ画面処理も行う
（詳細はＢ項、及びＣ項参照）。[0034] The system 100 may include, among others, a graphics WS.
In order to function as a PC, a graphics board 50 for further expanding the graphics function is provided, and an application for graphic processing is provided (the application is usually DASD 16;
It is loaded into the memory 12 when used). The graphics board 50 is generally an optional component, and when installed in the system 100, provides high-performance graphics processing and a video adapter 14
The functions described above are also absorbed to perform ordinary computer screen processing (for details, see sections B and C).

【００３５】システム１００は、その他、３次元オブジ
ェクトの画像データを生成する画像ソース（例えばＣＴ
スキャナなどの３次元物体計測装置やビデオ・カメラの
ような撮像装置）２０を、インターフェース回路２１経
由で接続していてもよい。The system 100 also includes an image source (for example, CT) for generating image data of a three-dimensional object.
A three-dimensional object measurement device such as a scanner or an imaging device such as a video camera) 20 may be connected via the interface circuit 21.

【００３６】このようなコンピュータ・システム１００
の具体例は、日本アイ・ビー・エム（株）が市販するワ
ークステーション"ＲＳ／６０００"である。なお、現在
市販されている殆どのＷＳは、参照番号１１乃至１８に
示すハードウェア・ブロックと等価なものを備えてい
る。また、ＷＳを構成するためには、図１に記載した以
外に多くのハードウェア構成要素が必要であるが、これ
らは当業者には周知なので、本明細書では説明の簡略化
のため省略してある。Such a computer system 100
Is a workstation "RS / 6000" marketed by IBM Japan, Ltd. It should be noted that most WSs currently on the market are equipped with hardware blocks indicated by reference numerals 11 to 18. Further, in order to configure the WS, many hardware components other than those described in FIG. 1 are necessary. However, since these components are well known to those skilled in the art, they are omitted in this specification for simplification of description. It is.

【００３７】Ｂ．グラフィックス・ボード５０のハード
ウェア構成 ＷＳがグラフィック機能を拡充する目的でグラフィック
ス・ボード２０をオプション的に装着する、ということ
は既にＡ項で述べた。この項では、ＷＳに対して３次元
グラフィックス機能を提供するグラフィックス・ボード
５０を詳細に説明する。図２には、グラフィックス・ボ
ード５０の構成を模式的に示してある。 B. Graphics board 50 hardware
It has already been mentioned in section A that the hardware configuration WS optionally mounts a graphics board 20 for the purpose of enhancing the graphics function. In this section, a graphics board 50 that provides a three-dimensional graphics function to WS is described in detail. FIG. 2 schematically shows the configuration of the graphics board 50.

【００３８】グラフィックス・ボード５０は、［従来の
技術］の項で既に述べたように、ジオメトリ部と、レン
ダリング部と、ＤＡ変換部とを含んでいる。ビデオ・ア
ダプタ１４の機能を提供する部分も含むが、本発明の要
旨とは関係ないので図２では省略してある。The graphics board 50 includes a geometry section, a rendering section, and a DA conversion section, as already described in the section of [Prior Art]. Although a part that provides the function of the video adapter 14 is also included, it is not shown in FIG. 2 because it has nothing to do with the gist of the present invention.

【００３９】ジオメトリ部６０は、３次元オブジェクト
を多数のポリゴンに分割し、ポリゴンを定義する各頂点
ごとに必要なパラメータを求めるようになっている。ジ
オメトリ部６０は、例えばＡＳＩＣ技術を用いてＬＳＩ
化されている。ジオメトリ処理自体は本発明の要旨とは
関係ないので、これ以上の詳しい説明はしない。算出さ
れた各頂点のパラメータは、ローカル・バッファ６１に
一時的に格納される。ローカル・バッファ６１内では、
後続のレンダリング部７０が３角形単位でパラメータを
取り出して処理する便宜のため、各３角形の３頂点ごと
に１つのレコードを割り当てられた形式のテーブル（図
３参照）によって、必要なパラメータを格納するように
してもよい。以下、本明細書では、このローカル・バッ
ファ６１のことを、頂点単位でデータを保管しているこ
とから、「頂点メモリ（Ｖｅｒｔｅｘ Ｍｅｍｏｒ
ｙ）」と呼ぶことにする。The geometry section 60 divides a three-dimensional object into a number of polygons, and obtains necessary parameters for each vertex defining the polygon. The geometry unit 60 is, for example, an LSI using ASIC technology.
Has been Since the geometry processing itself has nothing to do with the gist of the present invention, it will not be described in further detail. The calculated parameters of each vertex are temporarily stored in the local buffer 61. In the local buffer 61,
For convenience of the subsequent rendering unit 70 extracting and processing parameters in units of triangles, necessary parameters are stored in a table (see FIG. 3) in which one record is assigned to each of three vertices of each triangle. You may make it. Hereinafter, in this specification, since the local buffer 61 stores data in units of vertices, it is referred to as a “vertex memory (Vertex Memory)”.
y) ".

【００４０】レンダリング部７０は、３次元オブジェク
トの２次元イメージを生成する部分であるが、より具体
的には、頂点メモリ６１に格納されたポリゴンの各頂点
のパラメータをもとに、３角形内部の画素データの補間
を行うようになっている。補間して求められた各画素の
データは、フレーム・バッファ８０に書き込まれる。補
間された画素データと同じ位置（ＸＹ座標位置）に既に
データが書き込まれている場合には、奥行き（Ｚ座標
値）を比較して、手前側の画素データに逐次更新してい
く（隠面処理）。なお、レンダリング部７０は、例えば
ＡＳＩＣ（Application Specific Integrated Circui
t）技術を用いて１チップ化することもできる。本明細
書では、１チップ化されたレンダリング部のことを「レ
ンダリングＬＳＩ」と呼ぶことにする。レンダリングＬ
ＳＩの詳細な構成はＣ項を参照されたい。The rendering unit 70 is for generating a two-dimensional image of a three-dimensional object. More specifically, the rendering unit 70 generates a two-dimensional image of a three-dimensional object based on the parameters of each vertex of the polygon stored in the vertex memory 61. Is interpolated. The data of each pixel obtained by the interpolation is written to the frame buffer 80. If data has already been written at the same position (XY coordinate position) as the interpolated pixel data, the depth (Z coordinate value) is compared and the data is sequentially updated to the pixel data on the near side (hidden surface). processing). The rendering unit 70 is, for example, an ASIC (Application Specific Integrated Circuit).
t) It can be made into one chip using technology. In this specification, a rendering unit that is made into one chip will be referred to as a “rendering LSI”. Rendering L
See section C for the detailed configuration of the SI.

【００４１】ＤＡ変換器９０は、フレーム・バッファ８
０に書き込まれたデジタル・データをディスプレイ用の
アナログ信号に変換して、ＣＲＴディスプレイ１３に出
力するようになっている。ＤＡ変換器には、例えばＲＡ
ＭＤＡＣのような、高速変換可能なものが用いられる。The DA converter 90 includes the frame buffer 8
The digital data written in 0 is converted into an analog signal for display and output to the CRT display 13. In the DA converter, for example, RA
One that can perform high-speed conversion, such as MDAC, is used.

【００４２】Ｃ．レンダリングＬＳＩの構成 本実施例のレンダリングＬＳＩ７０は、ポリゴン単位で
レンダリング処理を行うためのＬＳＩである。すなわ
ち、レンダリングＬＳＩ７０は、頂点メモリ６１から
は、３角形単位で各頂点の画素データ（ｘ，ｙ，ｚ，
Ｒ，Ｇ，Ｂ，ａ，ｆ，ｔ，…）を読み出して、３角形内
に含まれる全ての画素の画素データを逐次補間していく
ようになっている。図４には、グラフィックス・ボード
５０上のレンダリングＬＳＩ７０の構成をより詳細に示
している。同図において、レンダリングＬＳＩ１０は、
ｘｙ発生器７１と、係数計算部７２と、定数抽出部７３
と、補間部７４と、ＦＩＦＯ７５と、Ｚ値比較部７６と
を含んでいる。 C. Configuration of Rendering LSI The rendering LSI 70 of this embodiment is an LSI for performing rendering processing in units of polygons. That is, the rendering LSI 70 outputs the pixel data (x, y, z, z,
R, G, B, a, f, t,...) Are read out and the pixel data of all the pixels included in the triangle are sequentially interpolated. FIG. 4 shows the configuration of the rendering LSI 70 on the graphics board 50 in more detail. In the figure, the rendering LSI 10
xy generator 71, coefficient calculator 72, constant extractor 73
, An interpolation unit 74, a FIFO 75, and a Z value comparison unit 76.

【００４３】ｘｙ発生器７１は、頂点メモリ６１から、
ある１つの３角形の各頂点のｘｙ座標値（すなわち１レ
コード分のデータ）を受け取ると、この３角形に含まれ
る画素のｘｙ座標値を順次発生して、補間部７４に出力
するようになっている。図５は、ｘｙ発生器７１の動作
特性を図解したものである。同図においてｘｙ平面は視
面（若しくはディスプレイの表示画面）と等価な平面で
ある。ｘｙ発生器７１は、ある１つの３角形の各頂点の
ｘｙ座標値Ｐ（ｘ₁，ｙ₁），Ｑ（ｘ₂，ｙ₂），及びＲ
（ｘ₃，ｙ₃）を、頂点メモリ６１より読み出すと、該３
角形ＰＱＲ内部に含まれる各画素のｘｙ座標値を順次出
力するようになっている。座標値を発生する順序は、例
えば図５中の矢印で示すように、ノン・インターレース
形式でＹ軸方向に逐次走査していく形式でもよい。ま
た、ｘｙ発生器７１は、１つの３角形内における処理の
開始（ｓｔａｒｔ）及び終了（ｅｎｄ），走査線上での
次の画素の座標値の出力（ｏｐｅｒａｔｉｏｎ），次の
走査線上の移行（ｘ−ｃｏｕｎｔｕｐ），出力なし（ｎ
ｏ−ｏｐｅｒａｔｉｏｎ）などの各状態を示すためのコ
マンドＣＭＤも後続の各部に出力するようになっている
（後述）。なお、本明細書では、ｉ番目の走査線上のｊ
番目の画素の座標値を（ｘ_i，ｙ_j）、同走査線上のｊ＋
１番目の画素の座標値を（ｘ_i，ｙ_j+1）というように、
添字を用いて表現することにする。The xy generator 71 outputs from the vertex memory 61
When the xy coordinate values of the vertices of a certain triangle are received (that is, data for one record), the xy coordinate values of the pixels included in the triangle are sequentially generated and output to the interpolation unit 74. ing. FIG. 5 illustrates the operating characteristics of the xy generator 71. In the figure, an xy plane is a plane equivalent to a viewing plane (or a display screen of a display). The xy generator 71 calculates the xy coordinate values P (x ₁ , y ₁ ), Q (x ₂ , y ₂ ), and R of each vertex of a certain triangle.
When (x ₃ , y ₃ ) is read from the vertex memory 61,
The xy coordinate values of each pixel included in the rectangular PQR are sequentially output. The order in which the coordinate values are generated may be a form in which scanning is sequentially performed in the Y-axis direction in a non-interlaced manner, as shown by an arrow in FIG. 5, for example. Further, the xy generator 71 starts (starts) and ends (end) the processing within one triangle, outputs the coordinate value of the next pixel on the scanning line (operation), and shifts (x) on the next scanning line. -Countup), no output (n
A command CMD for indicating each state such as o-operation) is also output to each subsequent unit (described later). In this specification, j on the i-th scanning line
The coordinate value of the pixel at the position (x _i , y _j ) is calculated as j +
The coordinate value of the first pixel is (x _i , y _{j + 1} ),
It will be expressed using subscripts.

【００４４】係数計算部７２は、頂点メモリ６１から順
次必要なデータを読み出して、ＸＹ軸とＺ，Ｒ，Ｇ，Ｂ
…各パラメータを第３軸とする各３次元空間ＸＹＺ，Ｘ
ＹＲ，ＸＹＧ，…における、各平面β_Z，β_R，β_G，β_B
…の平面方程式（式（２）参照）の係数成分（Ａ_Z，
Ｂ_Z，Ｃ_Z），（Ａ_R，Ｂ_R，Ｃ_R），（Ａ_G，Ｂ_G，Ｃ_G），
（Ａ_B，Ｂ_B，Ｃ_B）…を算出するようになっている。係
数計算部７２の詳細な構成は、Ｄ項で後述する。The coefficient calculation section 72 sequentially reads out necessary data from the vertex memory 61, and stores XY axes and Z, R, G, B
... Each three-dimensional space XYZ, X with each parameter as the third axis
Each plane β _Z , β _R , β _G , β _B in YR, XYG,.
The coefficient components ( _AZ ,) of the plane equation (see equation (2))
B _Z , C _Z ), (A _R , B _R , C _R ), (A _G , B _G , C _G ),
_{(A B, B B, C} B) and calculates the .... The detailed configuration of the coefficient calculator 72 will be described later in section D.

【００４５】定数抽出部７３は、各平面β_Z，β_R，
β_G，β_B…の各平面方程式（式（２）参照）の定数成分
を、補間部７４に渡すためのものである。ここでいう定
数成分とは、例えば先述の式（６）ではｚ₁であり（前
述）、パラメータＲのときはｒ₁、Ｇのときはｇ₁、Ｂの
ときはｂ₁…である。要するに、定数抽出部７３は、頂
点メモリ６１からレコード中の特定の１つの頂点のパラ
メータ値ｚ，ｒ，ｇ，ｂ…を順次読み出して、補間部７
４に渡すだけでよい。The constant extracting unit 73 calculates the planes β _Z , β _R ,
The constant components of the plane equations β _G , β _B ... (see equation (2)) are passed to the interpolation unit 74. The constant component here, for example, the foregoing equation (6) and the z ₁ (above), when the parameter R when the r _1, G when the g _1, B is a b ₁ .... In short, the constant extracting unit 73 sequentially reads the parameter values z, r, g, b... Of one specific vertex in the record from the vertex memory 61, and
You just need to pass it to 4.

【００４６】係数計算部７２及び定数計算部７３によっ
て、各平面β_Z，β_R，β_G，β_B…の平面方程式が求ま
る。補間部７４は、これら平面方程式をもとに、３角形
ＰＱＲ内の各画素位置におけるＺ，Ｒ，Ｇ，Ｂ…各々の
画素データ値を逐次補間していくためのものである。こ
の補間処理は、［従来の技術］の項で述べたように、各
パラメータの線形方程式を解くことによって行われる
（式（６）及び図１１参照）。補間部７４は、実際に
は、各パラメータＺ，Ｒ，Ｇ，Ｂ…ごとに、独立したＺ
値補間部７４−１，Ｒ値補間部７４−２，Ｇ値補間部７
４−３，Ｂ値補間部７４−４…が設けられている（図４
参照）。したがって、各画素データＺ，Ｒ，Ｇ，Ｂ…の
計算は、パイプライン化が図られている訳である。各補
間部７４−１，７４−２，７４−３，７４−４…は、と
もに略同一の構成をしているが、その詳細はＥ項で後述
する。The plane equations of the planes β _Z , β _R , β _G , β _B ... Are obtained by the coefficient calculation unit 72 and the constant calculation unit 73. The interpolation unit 74 is for sequentially interpolating pixel data values of Z, R, G, B... At each pixel position in the triangle PQR based on these plane equations. This interpolation processing is performed by solving a linear equation of each parameter as described in the section of [Prior Art] (see Equation (6) and FIG. 11). In practice, the interpolating unit 74 sets an independent Z for each of the parameters Z, R, G, B.
Value interpolator 74-1, R value interpolator 74-2, G value interpolator 7
4-3, B-value interpolation units 74-4.
reference). Therefore, the calculation of each pixel data Z, R, G, B... Is pipelined. Each of the interpolation units 74-1, 74-2, 74-3, 74-4,... Has substantially the same configuration, but details thereof will be described later in section E.

【００４７】ＦＩＦＯ７５は、いわゆる先入れ先出し
（First-In First-Out）メモリである。上述した各補間
部７４−１，７４−２，７４−３…は分岐や条件分岐な
ど処理を滞らせるような要因を排除した設計を採用して
おり（後述）、各々の演算速度はほぼ均一化されてい
る。但し、補間部内部の乗算器による僅かな演算時間の
ばらつきをがあるので、時間差を吸収して１画素単位で
まとめて画素データを送り出す目的で、ＦＩＦＯ７５は
設けられているのである。The FIFO 75 is a so-called first-in first-out memory. Each of the above-mentioned interpolators 74-1, 74-2, 74-3,... Adopts a design that eliminates factors such as branching and conditional branching that hinder the processing (described later), and the respective arithmetic speeds are substantially uniform. Has been However, since there is a slight variation in the operation time due to the multiplier inside the interpolation unit, the FIFO 75 is provided for the purpose of absorbing the time difference and sending out pixel data collectively in units of one pixel.

【００４８】隠面処理部７６は、３角形内の画素のうち
他の３角形が手前にあるために隠れてしまう部分の画素
データを取り除く処理を行うブロックである。隠面か否
かの判断は、一般には求めた画素データが手前側かどう
か、すなわちＺ値を大小比較することによって行われ
る。図６には、隠面処理部７６が行う処理ルーチンを概
略的に示している。隠面処理部７６は、ＦＩＦＯ７５か
ら画素データを受け取ると（ステップＳ１０）、フレー
ム・バッファ８０上の対応画素位置に既に画素データが
書き込まれているか否かを判断する（ステップＳ１
２）。もし、該画素位置がブランクであれば新しい画素
データをそのまま書き込む（ステップＳ１４）。逆に、
画素データが既に書き込み済みであれば、画素データの
うちＺ値を比較して、手前側のものに更新する（ステッ
プＳ１６）。The hidden surface processing unit 76 is a block for performing a process of removing pixel data of a part of the pixels within the triangle that is hidden because another triangle is in front. The determination as to whether or not the surface is a hidden surface is generally made by comparing the obtained pixel data to the near side, that is, by comparing the Z values. FIG. 6 schematically shows a processing routine performed by the hidden surface processing unit 76. Upon receiving the pixel data from the FIFO 75 (step S10), the hidden surface processing unit 76 determines whether the pixel data has already been written at the corresponding pixel position on the frame buffer 80 (step S1).
2). If the pixel position is blank, new pixel data is written as it is (step S14). vice versa,
If the pixel data has already been written, the Z value of the pixel data is compared and updated to the one on the near side (step S16).

【００４９】フレーム・バッファ８０は、ＣＲＴディス
プレイ１３に表示すべき画像情報を一旦格納するための
メモリである。フレーム・バッファ８０は、物理的には
平面的にアドレスが割り振られているが、図４では、理
解の便宜上、各パラメータごとに１プレーンを設けられ
た立体的な構造にして示してある。（各パラメータのた
めのバッファをそれぞれＺバッファ、Ｒバッファ…と呼
ぶことにする。）The frame buffer 80 is a memory for temporarily storing image information to be displayed on the CRT display 13. Although the frame buffer 80 is physically assigned addresses in a planar manner, FIG. 4 shows a three-dimensional structure in which one plane is provided for each parameter for the sake of easy understanding. (The buffers for each parameter will be referred to as a Z buffer, an R buffer, respectively.)

【００５０】Ｄ．係数計算部の構造 係数計算部７２は、各平面β_Z，β_R，β_G，β_B…の平面
方程式（式（２）参照）の係数部分（Ａ_Z，Ｂ_Z，
Ｃ_Z），（Ａ_R，Ｂ_R，Ｃ_R），（Ａ_G，Ｂ_G，Ｃ_G），
（Ａ_B，Ｂ_B，Ｃ_B）…を算出するためのブロックである
（上述）。既に［従来の技術］の項で述べたように、平
面方程式の係数成分は平面の法線ベクトルであり、式
（３）〜（５）に示すように、平面上の任意の２つのベ
クトルの外積で表される。 D. The structural coefficient calculation unit 72 of the coefficient calculation unit calculates the coefficient portions (A _Z , B _Z , B _Z , B _Z ) of the plane equation of each plane β _Z , β _R , β _G , β _B.
C _Z ), (A _R , B _R , C _R ), (A _G , B _G , C _G ),
(A _B , B _B , C _B )... (Described above). As already described in the section of [Prior Art], the coefficient component of the plane equation is a normal vector of the plane, and as shown in Expressions (3) to (5), any two vectors on the plane Expressed by cross product.

【００５１】本実施例の係数計算部７２は、各平面方程
式β_Z，β_Rz…ごとに個別に演算回路を設けることはせ
ず、外積を求めるための演算回路をただ１つだけ持ち、
各係数値Ａ_Z，Ｂ_Z，Ｃ_Z，Ａ_R，Ｂ_R，Ｃ_R，Ａ_G…を順次
算出して、各補間部７４−１，７４−２，７４−３…内
の係数記憶部（後述）に分配するようになっている。平
面方程式の係数部分の計算は、補間部７４における画素
の補間に比べて計算回数が少ないので、このように複数
の補間部７４−１…で１つの係数計算部７２を共有して
も、スループットへの影響はないと考えられる。The coefficient calculating section 72 of this embodiment does not provide an arithmetic circuit for each of the plane equations β _Z , β _R z... But has only one arithmetic circuit for calculating an outer product.
Each coefficient value _{A Z, B Z, C Z} , A R, B R, C R, A G ... are sequentially calculated, the coefficient storage unit of the interpolation section 74-1,74-2,74-3 ... in (Discussed below). Since the calculation of the coefficient portion of the plane equation is smaller in number of calculations than the interpolation of the pixels in the interpolation unit 74, even if one coefficient calculation unit 72 is shared by a plurality of interpolation units 74-1. It is thought that there is no effect on

【００５２】図７には、係数計算部７２の詳細な構造を
示している。同図において、係数計算部７２は、２つの
選択器７２−ａ，７２−ｂと、５つの引算器７２−ｃ，
７２−ｄ，７２−ｅ，７２−ｆ及び７２−ｉと、２つの
乗算器７２−ｇ，７２−ｈとを含んでいる。FIG. 7 shows a detailed structure of the coefficient calculator 72. In the figure, a coefficient calculator 72 includes two selectors 72-a and 72-b and five subtractors 72-c and
72-d, 72-e, 72-f and 72-i, and two multipliers 72-g and 72-h.

【００５３】２つの選択器７２−ａ，７２−ｂは、ある
１つの係数成分を計算するに必要なパラメータ値を頂点
メモリ６１から随時読み出して、後続の引算器７２−
ｃ，７２−ｄ，７２−ｅ，７２−ｆに渡すようになって
いる。例えば３角形ＰＱＲを含む平面の方程式について
の係数成分Ａ_Zを求めるとき、第１の選択器７２−ａ
は、成分ｚ₂及びｚ₃を読み出して第１の引算器７２−ｃ
に渡すとともに、成分ｙ₂及びｙ₁を読み出して第２の引
算器７２−ｄに渡す。また、第２の選択器７２−ｂは、
成分ｚ₂及びｚ₁を読み出して第３の引算器７２−ｅに渡
すとともに、成分ｙ₂及びｙ₃を読み出して第４の引算器
７２−ｆに渡す。第１の乗算器７２−ｇは第１及び第２
の引算器７２−ｃ，７２−ｄの各出力の積を求め、ま
た、第２の乗算器７２−ｈは第３及び第４の引算器７２
−ｅ，７２−ｆの各出力の積を求める。引算器７２−ｉ
は、各乗算器７２−ｇ，７２−ｈで求めた積の差分をと
って、所望の係数成分（この場合Ａ_Z＝（ｚ₂−ｚ₃）×
（ｙ₂−ｙ₁）−（ｚ₂−ｚ₁）×（ｙ₂−ｙ₃））を出力す
るようになっている。The two selectors 72-a and 72-b read parameter values necessary for calculating one certain coefficient component from the vertex memory 61 as needed, and read the subsequent subtractor 72-a.
c, 72-d, 72-e, 72-f. For example, when determining a coefficient component _AZ for a plane equation including a triangle PQR, the first selector 72-a
A first subtractor 72-c read the component z ₂ and z ₃
Together pass, pass to a second subtractor 72-d reads component y ₂ and y _1. Also, the second selector 72-b
Together passed to a third subtractor 72-e reads component z ₂ and z _1, and passes the fourth subtractor 72-f reads the component y ₂ and y _3. The first multiplier 72-g includes first and second multipliers 72-g.
The product of each output of the subtracters 72-c and 72-d is obtained, and the second multiplier 72-h outputs the third and fourth subtractors 72-c.
The product of each output of −e and 72−f is obtained. Subtractor 72-i
Is calculated by taking the difference between the products obtained by the multipliers 72-g and 72-h to obtain a desired coefficient component (A _Z = (z ₂ −z ₃ ) ×
(Y ₂ −y ₁ ) − (z ₂ −z ₁ ) × (y ₂ −y ₃ )).

【００５４】他の係数値Ｂ_Z，Ｃ_Z，Ａ_R，Ｂ_R，Ｃ_R，Ａ_G
…を求めるときは、選択器７２−ａ及び７２−ｂが頂点
メモリ６１中のレコードから随時所望の座標値を読み出
してくればよい。しかして、引算器７２−ｉの出力値
は、各補間部７４−１，７４−２に順次渡され、その係
数記憶部２０２（後述）に一時格納され、後続の画素補
間処理に利用されることになる。Other coefficient values B _Z , C _Z , A _R , B _R , C _R , A _G
.. Are obtained, the selectors 72-a and 72-b may read desired coordinate values from the records in the vertex memory 61 as needed. The output value of the subtractor 72-i is sequentially passed to each of the interpolation units 74-1 and 74-2, temporarily stored in the coefficient storage unit 202 (described later), and used for the subsequent pixel interpolation processing. Will be.

【００５５】Ｅ．補間部 補間部７４は、係数計算部７２及び定数抽出部７３によ
り求められた平面方程式β_Z，β_R，β_G，β_B…をもと
に、３角形ＰＱＲ内の各画素位置におけるＺ，Ｒ，Ｇ，
Ｂ…各々の画素データ値を逐次補間していくためのもの
であるが、実際には、各パラメータＺ，Ｒ，Ｇ，Ｂ…ご
とに、独立したＺ値補間部７４−１，Ｒ値補間部７４−
２，Ｇ値補間部７４−３，Ｂ値補間部７４−４…が設け
られている（前述）。各補間部７４−１，７４−２，７
４−３，７４−４…は、ともに略同一の構成をしてい
る。図８には、これらを代表して、Ｚ値補間部７４−２
の詳細な構成を示している。 E. The interpolating unit 74 calculates _Z , _Z at each pixel position in the triangle PQR based on the plane equations β _Z , β _R , β _G , β _B ... Obtained by the coefficient calculating unit 72 and the constant extracting unit 73. R, G,
B ... is for sequentially interpolating each pixel data value. In practice, however, an independent Z value interpolation unit 74-1 and R value interpolation are performed for each of the parameters Z, R, G, B ... Part 74-
2, a G value interpolation unit 74-3, a B value interpolation unit 74-4, etc. are provided (described above). Interpolators 74-1, 74-2, 7
4-3, 74-4... Have substantially the same configuration. FIG. 8 shows the Z value interpolator 74-2 as a representative of these.
3 shows a detailed configuration.

【００５６】図８に示すように、補間部７４−１は、入
力調節回路２０１と、係数記憶部２０２と、引算器２０
３と、乗算器２０４と、第１のラッチ２０５と、第２の
ラッチ２０６と、第１の加算器２０７と、割算器２０８
と、第２の加算器２０９とを含んでいる。As shown in FIG. 8, the interpolation section 74-1 includes an input adjustment circuit 201, a coefficient storage section 202, and a subtractor 20.
3, a multiplier 204, a first latch 205, a second latch 206, a first adder 207, and a divider 208.
And a second adder 209.

【００５７】ｘｙ発生器７１は、３角形ＰＱＲの各頂点
のｘｙ座標値を入力すると、図５中の矢印で示すよう
に、ノン・インターレース形式でＹ軸方向に１画素ずつ
逐次走査して、３角形ＰＱＲ内部に含まれる各画素の
ｘ，ｙ各座標値を同時出力するようになっている（前
述）。また、ｘｙ発生器７１は、それ以外にもコマンド
（ＣＭＤ）信号を出力するようになっている。このＣＭ
Ｄの内容は、１つの３角形内における処理の開始（ｓｔ
ａｒｔ）及び終了（ｅｎｄ），同一走査線上での次の画
素の座標値の出力（すなわちＹ軸方向への１画素のイン
クリメント：ｙ＿ｏｐｅｒａｔｉｏｎ），次の走査線上
の移行（すなわちＸ軸方向への１画素のインクリメン
ト：ｘ＿ｃｏｕｎｔｕｐ），出力なし（ｎｏ−ｏｐｅｒ
ａｔｉｏｎ）などである（前述）。When the xy generator 71 receives the xy coordinate values of the vertexes of the triangle PQR, as shown by arrows in FIG. 5, the xy generator 71 sequentially scans one pixel at a time in the Y-axis direction in a non-interlaced format. The x and y coordinate values of each pixel included in the triangle PQR are simultaneously output (described above). The xy generator 71 also outputs a command (CMD) signal. This CM
The content of D is the start (st) of processing within one triangle.
art), end (end), output of the coordinate value of the next pixel on the same scan line (ie, increment of one pixel in the Y-axis direction: y_operation), transition on the next scan line (ie, 1 in the X-axis direction) Pixel increment: x_countup, no output (no-oper)
ation) (described above).

【００５８】入力調節回路２０１は、ｘｙ発生器７１か
ら３角形内部の各画素のｘｙ座標値とコマンドＣＭＤと
を入力して、ＣＭＤの内容に応じて、ｘ又はｙいずれか
一方を出力するようになっている。入力調節回路２０１
の主なオペレーションは、１：ｘｙ発生回路７１が３角
形中の最初の画素のｘｙ座標値を出力したとき（ｓｔａ
ｒｔコマンドのとき）や、次の走査線に進んだとき（ｘ
＿ｃｏｕｎｔｕｐ）などのように、新しいｘ座標値を入
力したときは、同時入力したｘ，ｙ各座標値のうちまず
ｘ座標値を次いでｙ座標値を、順次出力する。２：同じ
走査線上で１画素ずつＹ軸方向にインクリメントしてい
るだけの間（ｙ＿ｏｐｅｒａｔｉｏｎコマンドのとき）
は、同時入力したｘ，ｙ各座標値のうちｙ座標値だけを
出力する。というものである。要するに、入力調節回路
２０１は、ｘｙ発生器７１から逐次入力するｘｙ座標値
を、後続の処理の便宜を図って調節する役目を果たして
いる訳である。The input adjusting circuit 201 receives the xy coordinate values of each pixel inside the triangle and the command CMD from the xy generator 71, and outputs either x or y according to the contents of the CMD. It has become. Input adjustment circuit 201
The main operation of (1) is when the xy generation circuit 71 outputs the xy coordinate value of the first pixel in the triangle (sta
rt command) or when moving to the next scanning line (x
When a new x-coordinate value is input, such as _countup), the x- and y-coordinate values of the x and y coordinate values that have been input simultaneously are output sequentially. 2: While only incrementing one pixel at a time in the Y-axis direction on the same scanning line (in the case of y_operation command)
Outputs only the y coordinate value of the x and y coordinate values input simultaneously. That is. In short, the input adjustment circuit 201 serves to adjust the xy coordinate values sequentially input from the xy generator 71 for the convenience of the subsequent processing.

【００５９】係数記憶部２０２は、各補間部７４−１，
７４−２，７４−３…間で共有する係数計算部より、処
理中の３角形の平面方程式β_Zの係数部分Ａ_Z，Ｂ_Z，Ｃ_Z
の分配を受けるとともに、定数抽出部７３から定数値ｚ
₁を受けると、該３角形内の補間処理が終了するまでは
（すなわちｘｙ発生器７１からＣＭＤ＝'ｅｎｄ'を受け
取るまでは）これらの係数値及び定数値を保持し続け
る。そして、乗算器２０４、割算器２０８及び加算器２
０９に対して、所定のタイミングで適宜これらの値を出
力するようになっている。The coefficient storage unit 202 stores each of the interpolation units 74-1,
74-2,74-3 ... from the coefficient calculator for sharing between, triangle plane equation beta _Z coefficient part A _Z being processed, B _Z, C _Z
And the constant value z
_When receiving ₁ , the coefficient value and the constant value are kept until the interpolation processing in the triangle ends (that is, until CMD = 'end' is received from the xy generator 71). Then, the multiplier 204, the divider 208 and the adder 2
These values are appropriately output at a predetermined timing with respect to 09.

【００６０】引算器２０３は、入力調節回路２０３より
ｘ座標値を受け取ると、差分（ｘ₁−ｘ）を計算し、他
方、ｙ座標値を受け取ると、差分（ｙ₁−ｙ）を計算す
るようになっている。ｘ又はｙのいずれを入力したか
は、ｘ＿ｖａｌｉｄ又はｙ＿ｖａｌｉｄいずれの信号線
が活性化されているかによって判断される。The subtracter 203 calculates the difference (x ₁ -x) when receiving the x coordinate value from the input adjustment circuit 203, and calculates the difference (y ₁ -y) when receiving the y coordinate value. It is supposed to. Whether x or y is input is determined based on which signal line x_valid or y_valid is activated.

【００６１】乗算器２０４は、引算器２０３よりｘ座標
値を受け取ると乗算Ａ_Z×（ｘ₁−ｘ）を行い、ｙ座標値
を受け取ると乗算Ｂ_Z×（ｙ₁−ｙ）を行うようになって
いる。各係数値Ａ_Z及びＢ_Zは、係数記憶部２０２より入
力される。また、ｘ又はｙのいずれを入力したかは、ｘ
＿ｖａｌｉｄ又はｙ＿ｖａｌｉｄいずれの信号線が活性
化されているかによって判断される。When the multiplier 204 receives the x coordinate value from the subtractor 203, it performs a multiplication _AZ × (x ₁ −x), and when it receives the y coordinate value, it performs a multiplication B _Z × (y ₁ −y). It has become. The coefficient values _AZ and _BZ are input from the coefficient storage unit 202. Whether x or y is input is determined by x
Judgment is made based on which of the signal lines _valid and y_valid is activated.

【００６２】第１のラッチ２０５は、信号線ｘ＿ｖａｌ
ｉｄが活性化されたときに入力された乗算値Ａ_Z×（ｘ₁
−ｘ）を、次の入力までの間保持し続ける。ｘｙ発生器
７１が同一走査線上を１画素ずつインクリメントしてい
る間はｘ＿ｖａｌｉｄは活性化されないので、第１のラ
ッチ２０５は同一走査線の間は乗算値Ａ_Z×（ｘ₁−ｘ）
を保持し続けることになる。The first latch 205 is connected to the signal line x_val
Multiplied value _AZ × (x ₁₎ input when id is activated
-X) is kept until the next input. While x_valid is not activated while the xy generator 71 is incrementing one pixel at a time on the same scan line, the first latch 205 sets the multiplication value _AZ × (x ₁ -x) during the same scan line.
Will continue to be held.

【００６３】第２のラッチ２０６は、信号線ｙ＿ｖａｌ
ｉｄが活性化されたときに入力された乗算値Ｂ_Z×（ｙ₁
−ｙ）を、次の入力までの間保持し続ける。ｘｙ発生器
７１がｙ軸方向に１画素インクリメントする度に新しい
ｙ座標値が入力され、その都度第２のラッチ２０６の値
は更新されることになる。The second latch 206 is connected to the signal line y_val
Multiplied value B _Z × (y ₁₎ input when id is activated
-Y) is kept until the next input. Each time the xy generator 71 increments one pixel in the y-axis direction, a new y-coordinate value is input, and the value of the second latch 206 is updated each time.

【００６４】第１の加算器２０７は、第１及び第２のラ
ッチ２０５，２０６の各出力値Ａ_Z×（ｘ₁−ｘ）及びＢ
_Z×（ｙ₁−ｙ）を加算するようになっている。The first adder 207 outputs the output values _AZ × (x ₁ −x) and B of the first and second latches 205 and 206 respectively.
_Z × (y ₁ −y) is added.

【００６５】割算器２０８は、加算器２０７の出力値Ａ
_Z×（ｘ₁−ｘ）＋Ｂ_Z×（ｙ₁−ｙ）を、係数記憶部２０
２から受け取った係数値Ｃ_Zで割算するようになってい
る。The divider 208 outputs the output value A of the adder 207.
_Z × (x ₁ −x) + B _Z × (y ₁ −y) is stored in the coefficient storage unit 20.
2 is divided by the coefficient value C _Z received from 2.

【００６６】第２の加算器２０９は、割算器２０８の出
力値｛Ａ_Z×（ｘ₁−ｘ）＋Ｂ_Z×（ｙ₁−ｙ）｝／Ｃ
_Zと、係数記憶部２０２から受け取った定数値ｚ₁とを加
算するようになっている。The second adder 209 outputs an output value {A _Z × (x ₁ −x) + B _Z × (y ₁ −y)} / C of the divider 208.
_Z and a constant value z ₁ received from the coefficient storage unit 202 are added.

【００６７】しかして、このようにして求められた加算
器２０９の出力値｛Ａ_Z×（ｘ₁−ｘ）＋Ｂ_Z×（ｙ₁−
ｙ）｝／Ｃ_Z＋ｚ₁は、視面（ｘｙ平面）上の３角形内の
点（ｘ，ｙ）におけるｚパラメータに他ならない（上式
（６）参照）。したがって、ｘｙ発生器７１より３角形
内部の各画素の座標値を受け取ることによって、その画
素の画素データを逐次出力できる訳なのである。[0067] Thus, the output value of the adder 209 obtained in this manner _{{A Z × (x 1 -x} ) + B Z × (y 1 -
y)｝ / C _Z + z ₁ is nothing but the z parameter at the point (x, y) in the triangle on the viewing plane (xy plane) (see equation (6) above). Therefore, by receiving the coordinate value of each pixel inside the triangle from the xy generator 71, the pixel data of that pixel can be sequentially output.

【００６８】本実施例におけるレンダリングＬＳＩで
は、各補間部７４−１，７４−２，７４−３…は図８と
同一の構成を採っており、その中には分岐や条件分岐な
どの処理時間を不均一化する要素を含んでいない。した
がって、各パラメータの計算処理を容易にパイプライン
化することができる訳である。また、２つのラッチ（図
８中ではラッチ２０５及び２０６）を備えることによっ
て、乗算器や割算器の個数を最低の各１個に抑えること
ができる。これによって、レンダリングＬＳＩをＡＳＩ
Ｃによって容易に実装することが可能になる。In the rendering LSI according to the present embodiment, each of the interpolators 74-1, 74-2, 74-3,... Has the same configuration as that shown in FIG. Does not contain any elements that make it uneven. Therefore, the calculation processing of each parameter can be easily pipelined. In addition, by providing two latches (the latches 205 and 206 in FIG. 8), the number of multipliers and dividers can be suppressed to at least one each. As a result, the rendering LSI
C allows easy implementation.

【００６９】Ｄ．追補 以上、特定の実施例を参照しながら、本発明について詳
解してきた。しかしながら、本発明の要旨を逸脱しない
範囲で当業者が該実施例の修正や代用を成し得ることは
自明である。すなわち、例示という形態で本発明を開示
してきたのであり、限定的に解釈されるべきではない。
本発明の要旨を判断するためには、冒頭に記載した特許
請求の範囲の欄を参酌すべきである。 D. The present invention has been described in detail with reference to specific embodiments. However, it is obvious that those skilled in the art can modify or substitute the embodiment without departing from the spirit of the present invention. That is, the present invention has been disclosed by way of example, and should not be construed as limiting.
In order to determine the gist of the present invention, the claims described at the beginning should be considered.

【００７０】[0070]

【発明の効果】以上詳記したように、本発明に係るグラ
フィック表示生成装置及び方法、レンダリングＬＳＩに
よれば、ポリゴン内部の画素を補間する際に、ただ１つ
の乗算手段、乗算段階、若しくは乗算回路しか持たない
なくて済む。したがって、ＬＳＩの使用セル数を極力少
なくすることができる。As described above in detail, according to the graphic display generating apparatus and method and the rendering LSI according to the present invention, when interpolating pixels inside a polygon, only one multiplication means, multiplication step or multiplication is required. You only need to have a circuit. Therefore, the number of cells used in the LSI can be minimized.

【００７１】また、本発明に係るグラフィック表示生成
装置及び方法、レンダリングＬＳＩによれば、レンダリ
ングのための各手段、各段階、若しくは各回路は、分岐
や条件分岐など、処理を滞らせるルーチンを含まないで
構成される。したがって、３次元グラフィックス処理の
高品位化のために、扱うべきパラメータ数が増加して
も、パイプライン処理により比較的容易に高速化を図る
ことができる。Further, according to the graphic display generating apparatus and method and the rendering LSI according to the present invention, each means for rendering, each stage or each circuit includes a routine for delaying processing such as branching or conditional branching. Not composed. Therefore, even if the number of parameters to be handled is increased due to the high quality of the three-dimensional graphics processing, the speed can be relatively easily increased by the pipeline processing.

【図面の簡単な説明】[Brief description of the drawings]

【図１】図１は、３次元グラフィックス処理を行うコン
ピュータ・システム１００のハードウェア構成を示した
図である。FIG. 1 is a diagram illustrating a hardware configuration of a computer system 100 that performs three-dimensional graphics processing.

【図２】図２は、３次元グラフィックス処理を好適に実
現するためのグラフィックス・ボード２０の構成を模式
的に示した図である。FIG. 2 is a diagram schematically showing a configuration of a graphics board 20 for suitably implementing three-dimensional graphics processing.

【図３】図３は、頂点メモリの構成を示した図である。FIG. 3 is a diagram illustrating a configuration of a vertex memory;

【図４】図４は、グラフィックス・ボード５０上のレン
ダリングＬＳＩ７０の構成をより詳細に示した図であ
る。FIG. 4 is a diagram showing a configuration of a rendering LSI 70 on a graphics board 50 in more detail.

【図５】図５は、ｘｙ発生器７１の動作特性を図解した
ものである。FIG. 5 illustrates the operating characteristics of the xy generator 71.

【図６】図６は、隠面処理部７６が行う処理ルーチンを
概略的に示した図である。FIG. 6 is a diagram schematically illustrating a processing routine performed by a hidden surface processing unit 76;

【図７】図７は、レンダリングＬＳＩ７０内の係数計算
部の構成をより詳細に示した図である。FIG. 7 is a diagram illustrating the configuration of a coefficient calculation unit in the rendering LSI 70 in more detail;

【図８】図８は、レンダリングＬＳＩ７０内の画素補間
部の構成をより詳細に示した図である。FIG. 8 is a diagram illustrating the configuration of a pixel interpolation unit in the rendering LSI 70 in more detail;

【図９】図９は、コンピュータ・システムがディスプレ
イ上で３次元グラフィックスを表示する際に必要となる
処理手順を示した図である。FIG. 9 is a diagram illustrating a processing procedure required when the computer system displays three-dimensional graphics on a display;

【図１０】図１０は、３次元グラフィックス処理を行う
システムのアーキテクチャを模式的に示した図である。FIG. 10 is a diagram schematically illustrating the architecture of a system that performs three-dimensional graphics processing.

【図１１】図１１は、線形補間によって画素データを求
める手法を説明するための図である。FIG. 11 is a diagram for explaining a method of obtaining pixel data by linear interpolation.

【符号の説明】[Explanation of symbols]

１１…ＭＰＵ、１２…メイン・メモリ、１３…ＣＲＴデ
ィスプレイ、１４…ビデオ・アダプタ、１５…ＶＲＡ
Ｍ、１６…ＤＡＳＤ、１７…通信用アダプタ、１８…バ
ス、２０画像ソース、２１…インターフェース回路、５
０…グラフィックス・ボード、６０…ジオメトリ部、６
１…ローカル・バッファ（頂点メモリ）、７０…レンダ
リング部、７１…ｘｙ発生器、７２…係数計算部、７３
…定数抽出部、７４…補間部、７５…ＦＩＦＯ、７６…
隠面処理（Ｚ値比較）部、８０…フレーム・バッファ、
９０…ＤＡ変換器、１００…ワークステーション、２０
１…入力調節回路、２０２…係数記憶部、２０３…引算
器、２０４…乗算器、２０５…第１のラッチ、２０６…
第２のラッチ、２０７…第１の加算器、２０８…割算
器、２０９…第２の加算器。11: MPU, 12: Main memory, 13: CRT display, 14: Video adapter, 15: VRA
M, 16: DASD, 17: Communication adapter, 18: Bus, 20 image sources, 21: Interface circuit, 5
0: Graphics board, 60: Geometry section, 6
DESCRIPTION OF SYMBOLS 1 ... Local buffer (vertex memory), 70 ... Rendering part, 71 ... xy generator, 72 ... Coefficient calculating part, 73
... constant extraction unit, 74 ... interpolation unit, 75 ... FIFO, 76 ...
Hidden surface processing (Z value comparison) unit, 80 ... frame buffer,
90 ... DA converter, 100 ... Work station, 20
DESCRIPTION OF SYMBOLS 1 ... Input adjustment circuit, 202 ... Coefficient storage part, 203 ... Subtractor, 204 ... Multiplier, 205 ... First latch, 206 ...
Second latch, 207: first adder, 208: divider, 209: second adder.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 神崎 英介 神奈川県大和市下鶴間1623番地14 日本 アイ・ビー・エム株式会社 大和事業所 内 (72)発明者 安田 浩明 神奈川県大和市下鶴間1623番地14 日本 アイ・ビー・エム株式会社 大和事業所 内 (56)参考文献 特開 昭62−256186（ＪＰ，Ａ) 特開 平４−220783（ＪＰ，Ａ) 特開 平５−250490（ＪＰ，Ａ) 特開 平５−89251（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06T 1/00 - 1/20 G06T 15/00 - 15/70 特許ファイル（ＰＡＴＯＬＩＳ) ＪＩＣＳＴファイル（ＪＯＩＳ)──────────────────────────────────────────────────の Continued on the front page (72) Inventor Eisuke Kanzaki 1623-14 Shimotsuruma, Yamato-shi, Kanagawa Prefecture IBM Japan Yamato Office (72) Inventor Hiroaki Yasuda 1623 Shimotsuruma, Yamato-shi, Kanagawa 14 IBM Japan, Ltd. Yamato Works (56) References JP-A-62-256186 (JP, A) JP-A-4-220783 (JP, A) JP-A 5-250490 (JP, A) JP-A-5-89251 (JP, A) (58) Fields investigated (Int. Cl. ⁶ , DB name) G06T 1/00-1/20 G06T 15/00-15/70 Patent file (PATOLIS) JICST File (JOIS)

Claims (4)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】世界座標系ＸＹＺ（但し、ＸＹ座標平面は
視面（表示画面）と等価であり、Ｚ軸は補間すべき画素
データと等価）上の３角形Ｐ_WＱ_WＲ_Wを定義する各頂点
Ｐ_W，Ｑ_W，Ｒ_Wに与えられた画素データに基づいて該３
角形Ｐ_WＱ_WＲ_WのＸＹ平面への投影３角形ＰＱＲ内部の
各画素位置の画素データｚを補間するタイプのグラフィ
ック表示生成装置において、Ｙ軸方向に順次走査して該
３角形ＰＱＲ内部の各画素の座標位置を発生するｘｙ座
標発生手段と、世界座標系上における３角形Ｐ_WＱ_WＲ_W
の平面方程式βの係数成分及び定数成分を求めて一時格
納する係数／定数計算・記憶手段と（ここで、平面方程
式βをＡ・（ｘ−ｘ₁）＋Ｂ・（ｙ−ｙ₁）＋Ｃ・（ｚ−
ｚ₁）＝０とおく。但し、点（ｘ₁，ｙ₁，ｚ₁）は平面β
上の点である。この場合、係数成分はＡ，Ｂ，Ｃであ
り、定数成分はｚ₁）、差ｘ−ｘ₁又はｙ−ｙ₁のいずれ
か一方を選択的に求める引算手段と、Ａとｘ₁−ｘとの
積又はＢとｙ₁−ｙとの積のいずれか一方を求める乗算
手段と、積Ａ・（ｘ₁−ｘ）を一時格納するための第１
のラッチ手段と、積Ｂ・（ｙ₁−ｙ）を一時格納するた
めの第２のラッチ手段と、前記第１及び第２のラッチ手
段の保持データの和を求める第１の加算手段と、前記第
１の加算手段の出力データを係数Ｃで割るための割算手
段と、前記割算手段と定数成分ｚ₁との和を求める第２
の加算手段と、を含む特徴とするグラフィック表示生成
装置1. A world coordinate system XYZ (however, XY coordinate plane is equivalent to the viewing plane (display screen), the Z-axis pixel data equivalent to be interpolated) define triangular P _W Q _W R _W on Based on the pixel data given to each vertex P _W , Q _W , R _W
In square P _W Q _W R _W type graphic display generator for interpolating pixel data z of the projection triangle PQR each pixel position within the XY plane, are sequentially scanned in the Y-axis direction of the inside of the triangle PQR Xy coordinate generating means for generating a coordinate position of each pixel, and a triangle P _W Q _W R _W on a world coordinate system
Coefficient / constant calculation / storage means for obtaining and temporarily storing the coefficient component and the constant component of the plane equation β of (where the plane equation β is expressed by A · (x−x ₁ ) + B · (y−y ₁ ) + C · (Z-
z ₁ ) = 0. Where the point (x ₁ , y ₁ , z ₁ ) is on the plane β
This is the point above. In this case, the coefficient components are A, B, and C, the constant components are z ₁ ), subtraction means for selectively obtaining any _one of the difference xx ₁ or yy ₁ , and A and x ₁ − a multiplying means for obtaining one of a product of x and a product of B and y ₁ -y, and a _first means for temporarily storing the product A · (x ₁ -x)
A second latch means for temporarily storing a product B · (y ₁ -y); a first adding means for obtaining a sum of data held by the first and second latch means; second obtaining and dividing means for dividing the output data by the coefficient C of the first addition means, the sum of the division means and the constant component z ₁
Graphic display generating apparatus comprising: 【請求項２】世界座標系ＸＹＺ（但し、ＸＹ座標平面は
視面（表示画面）と等価であり、Ｚ軸は補間すべき画素
データと等価）上の３角形Ｐ_WＱ_WＲ_Wを定義する各頂点
Ｐ_W，Ｑ_W，Ｒ_Wに与えられた画素データに基づいて該３
角形Ｐ_WＱ_WＲ_WのＸＹ平面への投影３角形ＰＱＲ内部の
各画素位置の画素データｚを補間するタイプのグラフィ
ック表示生成方法において、Ｙ軸方向に順次走査して該
３角形ＰＱＲ内部の各画素の座標位置を発生するｘｙ座
標発生段階と、世界座標系上における３角形Ｐ_WＱ_WＲ_W
の平面方程式βの係数成分及び定数成分を求めて一時格
納する係数／定数計算・記憶段階と（ここで、平面方程
式βをＡ・（ｘ−ｘ₁）＋Ｂ・（ｙ−ｙ₁）＋Ｃ・（ｚ−
ｚ₁）＝０とおく。但し、点（ｘ₁，ｙ₁，ｚ₁）は平面β
上の点である。この場合、係数成分はＡ，Ｂ，Ｃであ
り、定数成分はｚ₁）、差ｘ−ｘ₁又はｙ−ｙ₁のいずれ
か一方を選択的に求める引算段階と、Ａとｘ₁−ｘとの
積又はＢとｙ₁−ｙとの積のいずれか一方を求める乗算
段階と、積Ａ・（ｘ₁−ｘ）を一時格納するための第１
のラッチ段階と、積Ｂ・（ｙ₁−ｙ）を一時格納するた
めの第２のラッチ段階と、前記第１及び第２のラッチ段
階で得た両データの和を求める第１の加算段階と、前記
第１の加算手段の出力データを係数Ｃで割るための割算
段階と、前記割算段階で得たデータと定数成分ｚ₁との
和を求める第２の加算段階と、を含む特徴とするグラフ
ィック表示生成方法2. Define a triangle P _W Q _W R _W on a world coordinate system XYZ (where the XY coordinate plane is equivalent to a viewing plane (display screen) and the Z axis is equivalent to pixel data to be interpolated). Based on the pixel data given to each vertex P _W , Q _W , R _W
In square P _W Q _W R _W projected triangle PQR types of graphic display generation method for interpolating pixel data z for each pixel position within the XY plane, it is sequentially scanned in the Y-axis direction of the inside of the triangle PQR An xy coordinate generation step for generating the coordinate position of each pixel, and a triangle P _W Q _W R _W on the world coordinate system
A coefficient / constant calculation / storage step of obtaining and temporarily storing the coefficient component and the constant component of the plane equation β of (where the plane equation β is expressed as A · (x−x ₁ ) + B · (y−y ₁ ) + C · (Z-
z ₁ ) = 0. Where the point (x ₁ , y ₁ , z ₁ ) is on the plane β
This is the point above. In this case, the coefficient components are A, B, and C, and the constant components are z ₁ ), a subtraction step of selectively obtaining any _one of the difference xx ₁ or yy ₁ , and A and x ₁ − a multiplication step for obtaining either a product of x or a product of B and y ₁ -y, and a _first step for temporarily storing the product A · (x ₁ -x)
, A second latching step for temporarily storing the product B · (y ₁ −y), and a first adding step for obtaining a sum of both data obtained in the first and second latching steps. including the a division step for dividing the output data by the coefficient C of said first adding means, and a second adding step of determining the sum of the data and the constant component z ₁ obtained in the dividing step Characteristic graphic display generation method 【請求項３】世界座標系ＸＹＺ（但し、ＸＹ座標平面は
視面（表示画面）と等価であり、Ｚ軸は補間すべき画素
データと等価）上の３角形Ｐ_WＱ_WＲ_Wを定義する各頂点
Ｐ_W，Ｑ_W，Ｒ_Wに与えられた画素データに基づいて該３
角形Ｐ_WＱ_WＲ_WのＸＹ平面への投影３角形ＰＱＲ内部の
各画素位置の画素データｚを補間するタイプのレンダリ
ングＬＳＩにおいて、Ｙ軸方向に順次走査して該３角形
ＰＱＲ内部の各画素の座標位置を発生するｘｙ座標発生
回路と、世界座標系上における３角形Ｐ_WＱ_WＲ_Wの平面
方程式βの係数成分及び定数成分を求めて一時格納する
係数／定数計算・記憶回路と（ここで、平面方程式βを
Ａ・（ｘ−ｘ₁）＋Ｂ・（ｙ−ｙ₁）＋Ｃ・（ｚ−ｚ₁）
＝０とおく。但し、点（ｘ₁，ｙ₁，ｚ₁）は平面β上の
点である。この場合、係数成分はＡ，Ｂ，Ｃであり、定
数成分はｚ₁）、差ｘ−ｘ₁又はｙ−ｙ₁のいずれか一方
を選択的に求める引算回路と、Ａとｘ₁−ｘとの積又は
Ｂとｙ₁−ｙとの積のいずれか一方を求める乗算回路
と、積Ａ・（ｘ₁−ｘ）を一時格納するための第１のラ
ッチ回路と、積Ｂ・（ｙ₁−ｙ）を一時格納するための
第２のラッチ回路と、前記第１及び第２のラッチ回路の
保持データの和を求める第１の加算回路と、前記第１の
加算回路の出力データを係数Ｃで割るための割算回路
と、前記割算回路と定数成分ｚ₁との和を求める第２の
加算回路と、を含む特徴とするレンダリングＬＳＩ3. Define a triangle P _W Q _W R _W on a world coordinate system XYZ (where the XY coordinate plane is equivalent to a viewing plane (display screen) and the Z axis is equivalent to pixel data to be interpolated). Based on the pixel data given to each vertex P _W , Q _W , R _W
Square P _W Q _W R in _W projected triangle PQR types of rendering LSI for interpolating the pixel data z for each pixel position within the XY plane, sequential scanning to the pixels inside the triangle PQR in the Y-axis direction and xy coordinate generating circuit for generating a coordinate position, and triangular P _W Q _W R _W coefficients / constants calculation and storage circuit for temporarily storing seeking coefficient component and a constant component of the plane equation β of on the world coordinate system ( Here, the plane equation β is expressed by A · (xx ₁ ) + B · (y−y ₁ ) + C · (z−z ₁ )
= 0. However, the point (x ₁ , y ₁ , z ₁ ) is a point on the plane β. In this case, the coefficient components are A, B, and C, and the constant components are z ₁ ), a subtraction circuit for selectively obtaining _one of the difference xx ₁ or yy ₁ , and A and x ₁ − a multiplication circuit for obtaining either the product of x or the product of B and y ₁ -y, a first latch circuit for temporarily storing the product A · (x ₁ -x), and the product B · ( y ₁ -y), a first adder for calculating the sum of the data held in the first and second latches, and output data of the first adder. a dividing circuit for dividing by a factor C and rendering LSI to a second adding circuit for obtaining the sum of the division circuit and the constant component z _1, characterized comprising 【請求項４】線形補間（いわゆるグーロー・シエーディ
ング）により３角形内部の画素（ｘ，ｙ）の画素データ
ｚを求めるタイプ（すなわち線形方程式ｚ＝Ａ'・（ｘ₁
−ｘ）＋Ｂ'・（ｙ₁−ｙ）＋ｚ₁により画素データｚを
求めるタイプ。但し、点（ｘ_{1，ｙ 1}，ｚ₁）は該３角形
を含め平面上の点）のレンダリングＬＳＩにおいて、差
ｘ₁−ｘ又は差ｙ₁−ｙのいずれか一方を選択的に求める
引算回路と、積Ａ'・（ｘ₁−ｘ）又は積Ｂ'・（ｙ₁−
ｙ）のいずれか一方を選択的に求める乗算回路と、積
Ａ'・（ｘ₁−ｘ）を一時的に格納する第１のラッチ回路
と、積Ｂ'・（ｙ₁−ｙ）を一時的に格納する第２のラッ
チ回路と、前記第１及び第２のラッチ回路の保持データ
の和を求める第１の加算回路と、前記第１の加算回路の
出力データＡ'・（ｘ₁−ｘ）＋Ｂ'・（ｙ₁−ｙ）と前記
方程式の係数成分ｚ₁との和を求める第２の加算回路
と、を含むことを特徴とするレンダリングＬＳＩ4. A type for obtaining pixel data z of a pixel (x, y) inside a triangle by linear interpolation (so-called Gouraud shading) (that is, a linear equation z = A ′ · (x ₁
−x) + B ′ · (y ₁ −y) + z ₁ A type in which pixel data z is obtained. However, the point _{(x 1, y 1, z} 1) argument is the triangle in the rendering LSI of points on a plane) including, for either of the difference x ₁ -x or difference y ₁ -y selectively obtaining Arithmetic circuit and the product A ′ · (x ₁ −x) or the product B ′ · (y ₁ −
y), a first latch circuit for temporarily storing the product A ′ · (x ₁ −x), and a product for temporarily storing the product B ′ · (y ₁ −y). A second latch circuit for temporarily storing data, a first adder circuit for calculating the sum of the data held in the first and second latch circuits, and output data A ′ · (x ₁ − x) + B ′ · (y ₁ −y) and a second adding circuit for obtaining a sum of the coefficient component z _{1 of the} equation.