JP2912681B2 - Analog / digital converter - Google Patents
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、例えばディジタルオーディオ機器に使用す
るアナログ／ディジタル変換器に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an analog / digital converter used for digital audio equipment, for example.
従来の技術 従来のアナログ／ディジタル変換器には、例えば２つ
のデルターシグマ量子化器（以下ΔΣ量子化器と略す）
を有し、初段のΔΣ量子化器の出力に次段のΔΣ量子化
器の出力を初段のΔΣ量子化器の特性の逆特性となる微
分器を介して加算し、その加算結果をデシメーションフ
ィルタに入力してデシメーションフィルタの出力を最終
ディジタルデータとして得ているものがあった。2. Description of the Related Art Conventional analog / digital converters include, for example, two delta-sigma quantizers (hereinafter abbreviated as ΔΣ quantizers).
And the output of the next-stage ΔΣ quantizer is added to the output of the first-stage ΔΣ quantizer via a differentiator having the inverse characteristic of the characteristic of the first-stage ΔΣ quantizer, and the addition result is decimation filter To obtain the output of the decimation filter as final digital data.
第５図に、従来のアナログ／ディジタル変換器の量子
化装置のブロック図を示し、その動作を説明する。第５
図において81は入力端子、82は出力端子、83は第１の二
重積分型ΔΣ量子化器、84は第２の二重積分型ΔΣ量子
化器、85aは第１の微分器、85bは第２の微分器（85a,85
bで微分回路85を構成）、86は加算器、83aは第１の減算
器、83bは第１の積分器、83cは第２の減算器、83dは第
２の積分器、83eはディジタルアナログ変換器（DAC）、
83fは比較器である。FIG. 5 is a block diagram of a conventional analog / digital converter quantization apparatus, and its operation will be described. Fifth
In the figure, 81 is an input terminal, 82 is an output terminal, 83 is a first double integral type Δ 型 quantizer, 84 is a second double integral type ΔΣ quantizer, 85a is a first differentiator, 85b is The second differentiator (85a, 85
b constitutes a differentiating circuit 85), 86 is an adder, 83a is a first subtractor, 83b is a first integrator, 83c is a second subtractor, 83d is a second integrator, 83e is a digital analog Converter (DAC),
83f is a comparator.
全体の動作を説明する前に第１の二重積分型ΔΣ量子
化器83について説明する。Before describing the overall operation, the first double integral type ΔΣ quantizer 83 will be described.
第１の積分器83bおよび第２の積分器83dを理想的な積
分器とした場合、その特性は第１の微分器85aおよび第
２の微分器85bの逆特性であるとする。積分定数は積分
器の利得がゼロ［dB］となる周波数がサンプリング周波
数と等しくなるように選ばれ、積分定数をRC、サンプリ
ング周波数をf5とすると、 となる。When the first integrator 83b and the second integrator 83d are ideal integrators, the characteristics are assumed to be the inverse characteristics of the first differentiator 85a and the second differentiator 85b. Integration constants are chosen such that the frequency at which the gain of the integrator becomes zero [dB] becomes equal to the sampling frequency, the integration constant RC, when the sampling frequency is f 5, Becomes
このとき、第１の積分器83bおよび第２の積分器83dの
伝達関数は等価的に と書ける。At this time, the transfer functions of the first integrator 83b and the second integrator 83d are equivalently I can write
以下、従来のアナログ／ディジタル変換器を用いた量
子化装置のシステム全体の特性について第５図を参照し
て説明する。図において各部の関係式は、 ａ＝Ｘ−Z-1Y1 …（３） Y1＝ｃ＋Q1 …（６） となる。（３），（４），（５），（６）式より、 Y1＝Ｘ＋（１−Z-1)2Q1 …（７） ｃ＝Ｘ−（２Z-1-Z-2)Q1 …（８） 同様に、 ｄ＝ｃ−Z-1Y2 …（９） Y2＝ｆ＋Q2 …（12） （９），（10），（11），（12）式より Y2＝ｃ＋（１−Z-1)2Q2 …（13） となる。一方、第１および第２の微分器85a,85bの伝達
関数は Hd（ｚ）＝（１−Z-1） …（14） である。従って量化装置の出力は、 Y=Y1+(1-Z-1)2Y2=X+(1-Z-1)2Q1+(1-Z-1)2｛Ｘ−２Z-1-Z
-2)Q1+(1-Z-1)2Q2｝＝Ｘ｛１＋（１−Z-1)2｝＋（１−Z
-1)4｛Q1+Q2｝ …（15） となり、入力Ｘに｛１＋（１−Z-1)2｝の項がかかった
特性が出力Ｙに現われるがこの特性は後段のディジタル
フィルタ（図示せず）で補正可能である。また、量子化
誤差Q1およびQ2には４次の微分特性（１−Z-1)4がかか
っており、帯域制限することにより量子化誤差｛Q1+
Q2｝は減衰し、信号対雑音比の優れたアナログ／ディジ
タル変換が可能となる。Hereinafter, the characteristics of the entire system of a quantization device using a conventional analog / digital converter will be described with reference to FIG. In the figure, the relational expression of each part is as follows: a = X−Z −1 Y 1 (3) Y 1 = c + Q 1 (6) From the equations (3), (4), (5) and (6), Y 1 = X + (1−Z −1 ) 2 Q 1 ... (7) c = X− (2Z −1 −Z −2 ) Q 1 (8) Similarly, d = c−Z −1 Y 2 (9) Y 2 = f + Q 2 (12) From the equations (9), (10), (11), and (12), Y 2 = c + (1−Z −1 ) 2 Q 2 . On the other hand, the transfer functions of the first and second differentiators 85a and 85b are Hd (z) = (1−Z −1 ) (14). Therefore, the output of the quantifier is Y = Y 1 + (1-Z -1 ) 2 Y 2 = X + (1-Z -1 ) 2 Q 1 + (1-Z -1 ) 2 ｛X-2Z -1- Z
-2 ) Q 1 + (1-Z -1 ) 2 Q 2 ｝ = X ｛1+ (1-Z -1 ) 2 ｝ + (1-Z
-1 ) 4 ｛Q 1 + Q 2 … ... (15), and the characteristic of input X multiplied by the term {1+ (1-Z -1 ) 2 } appears in output Y. (Not shown). The quantization errors Q 1 and Q 2 have a fourth-order differential characteristic (1-Z −1 ) 4 , and the quantization error ｛Q 1 +
Q 2減 衰 is attenuated, enabling analog-to-digital conversion with excellent signal-to-noise ratio.
ところが実際には、第１および第２の積分器83b,83d
を構成している図示しない抵抗Ｒおよび容量Ｃのばらつ
きによりゼロ［dB］利得の周波数が理想値（設計積分特
性）から外れてしまう。第８図に図示するように周波数
のずれは等価的に利得のずれに置き換えることができ
る。However, actually, the first and second integrators 83b and 83d
The frequency of zero [dB] gain deviates from an ideal value (design integral characteristic) due to the variation of the resistance R and the capacitance C (not shown) constituting the above. As shown in FIG. 8, a frequency shift can be equivalently replaced by a gain shift.
従って、第１および第２の積分器83b,83dの特性はそ
れぞれ、 とおける。Therefore, the characteristics of the first and second integrators 83b and 83d are respectively I can go.
ここで、αは第１の積分器83bのゼロ［dB］利得周波
数f01とサンプリング周波数f5の比： 同じくβは第１の積分器83bのゼロ［dB］利得周波数f
01とサンプリング周波数f5の比： である。Here, alpha is zero [dB] ratio of gain frequency f 01 and the sampling frequency f 5 of the first integrator 83 b: Similarly, β is the zero [dB] gain frequency f of the first integrator 83b.
Ratio of 01 and a sampling frequency f 5: It is.
第２の二重積分型ΔΣ量子化器84に関しても内部のそ
れぞれの積分器は同じ特性を示す。ただし、ゼロ［dB］
利得周波数f0とサンプリング周波数f5の比はそれぞれ、
γ，δとする。Regarding the second double integral type ΔΣ quantizer 84, the respective internal integrators show the same characteristics. However, zero [dB]
The ratio between the gain frequency f 0 and the sampling frequency f 5 is
γ and δ.
第１の二重積分型ΔΣ量子化器83の各部の特性を示す
伝達関数は以下のようになる。The transfer function indicating the characteristics of each part of the first double integral type ΔΣ quantizer 83 is as follows.
（16），（17）式より、 ａ＝Ｘ−Z-1Y1 …（20） Y1＝Ｃ＋Q1 …（23） となり、また（20），（21），（22），（23）式より、 となる。From equations (16) and (17), a = X−Z −1 Y 1 … (20) Y 1 = C + Q 1 (23), and from equations (20), (21), (22), and (23), Becomes
同様に第２の二重積分型ΔΣ量子化器84の各部の特性
を示す伝達関数は以下のようになる。Similarly, the transfer function indicating the characteristic of each part of the second double integral type ΔΣ quantizer 84 is as follows.
ｄ＝ｃ−Z-1Y2 …（26） Y2＝ｆ＋Q2 …（29） また、（26），（27），（28），（29）式より、 となる。第１の微分器85aおよび第２の微分器85bの特性
を示す伝達関数は、（14）式で示す通りなので、出力端
子82から出力される量子化装置の出力Ｙは、 Ｙ＝Y1＋（１−Z-1)2Y2 …（31） となる。量子化誤差Q2に関しては（30），（31）式よ
り、 となり、４次の微分特性がかかっているので帯域内では
十分に減衰している。d = c−Z −1 Y 2 … (26) Y 2 = f + Q 2 (29) From equations (26), (27), (28), and (29), Becomes Since the transfer function indicating the characteristics of the first differentiator 85a and the second differentiator 85b is as shown by the equation (14), the output Y of the quantizer output from the output terminal 82 is: Y = Y 1 + (1−Z −1 ) 2 Y 2 (31) Regarding the quantization error Q 2 (30), from equation (31), Thus, since the fourth-order differential characteristic is applied, it is sufficiently attenuated in the band.
一方量子化誤差Q1について解くと、（24），（31）式
より、 となり、量子化誤差Q1には２次あるいは３次の微分特性
がかかっただけの項が存在し、十分な信号対雑音比が得
られないことがわかる。Meanwhile Solving for the quantization error Q 1, (24), from equation (31), Next, there are terms only took secondary or third order differential characteristic is the quantization error Q 1, it can be seen that no sufficient signal-to-noise ratio is obtained.
これに対し、第６図に示すように、微分回路85の出力
に定数Ｋを乗じることで２次微分項を打ち消し、３次の
項の影響も減少させる補正回路を設けることがある。第
５図において87は定数Ｋをかける乗算器、乗算器87以外
の要素に関しては第７図に示したものと同じであるので
説明は省略する。On the other hand, as shown in FIG. 6, a correction circuit for multiplying the output of the differentiating circuit 85 by a constant K to cancel the second-order differential term and reduce the influence of the third-order term may be provided. In FIG. 5, reference numeral 87 denotes a multiplier for multiplying by a constant K. Elements other than the multiplier 87 are the same as those shown in FIG.
このとき、量子化誤差Q1について解くと、 となる。ここで Ｋ＝1/（αβ） …（35） とおくと、（34）式は となる。２次の微分項は消去されており、３次の微分項
の影響もγ／α≒１とすることで小さくすることが可能
である。γ／αは容量抵抗CRの比精度で定まるので十分
小さくできる。At this time, solving for the quantization error Q 1 gives Becomes Here, K = 1 / (αβ) ... (35) Becomes The secondary differential term has been eliminated, and the effect of the tertiary differential term can be reduced by setting γ / α ≒ 1. Since γ / α is determined by the ratio accuracy of the capacitance resistance CR, it can be made sufficiently small.
（２）また、その他の補正回路としては、補正係数Ｋを
ある範囲内において、ある精度のステップで順次変化さ
せ、得たい項目のデータが最良になったとき、例えば補
正される装置（図示せず）の出力雑音が最小になったと
きの補正係数をもって最終の補正係数とするものがあっ
た。第７図にそのブロック図を示し、動作の説明を行
う。(2) As another correction circuit, the correction coefficient K is sequentially changed within a certain range at a certain accuracy step, and when the data of the item to be obtained becomes the best, for example, a device to be corrected (not shown) In some cases, the final correction coefficient is the correction coefficient when the output noise of (c) is minimized. FIG. 7 is a block diagram showing the operation.
第７図において、91は入力端子、92は出力端子、93は
オフセット除去回路、94は絶対値回路、95は積分器、96
は第１のデータ保持器、97は第２のデータ保持器、98は
比較器、99は補正係数保持器、100は補正係数カウン
タ、101はスイッチ、23は補正係数保持器99と補正係数
カウンタで構成する制御回路である。In FIG. 7, 91 is an input terminal, 92 is an output terminal, 93 is an offset removal circuit, 94 is an absolute value circuit, 95 is an integrator, 96
Is a first data holder, 97 is a second data holder, 98 is a comparator, 99 is a correction coefficient holder, 100 is a correction coefficient counter, 101 is a switch, 23 is a correction coefficient holder 99 and a correction coefficient counter. Is a control circuit composed of
以下、その動作を説明する。まず、補正係数カウンタ
100には補正係数の初期値を設定し、スイッチ101を介し
て補正係数を出力し、その補正係数を、補正される装置
（図示せず）へ入力する。補正される装置の出力雑音を
入力端子91より入力し、入力された雑音の大きさを測定
するため、オフセット除去回路93を介してオフセットを
除去された後、絶対値回路94で整流され、一定期間積分
器95で積分される。積分器95の出力は補正開始直後のみ
第２のデータ保持器97に保持され、またそのときの補正
係数カウンタ100の出力値は補正係数保持器99に保持さ
れる。次に、補正係数カウンタ100をカウントアップ
し、その値をスイッチ101を介して補正される装置へ送
出する。上述したのと同じ手順で補正される装置の雑音
の大きさを測定し、測定結果を第１のデータ保持器96に
保持する。比較器98により第１のデータ保持器96と第２
のデータ保持器97のデータを比較し、第１のデータ保持
器96のデータの方が大きければ、第２のデータ保持器97
および補正係数保持器99の値はそのままで、補正係数カ
ウンタ100をカウントアップする。比較の結果、第１の
データ保持器96のデータの方が小さければ、第２のデー
タ保持器97には第１のデータ保持器96のデータを保持さ
せ、補正係数保持器99には補正係数カウンタ100の値を
保持させ、補正係数カウンタ100をカウントアップす
る。以下、補正係数カウンタ100が測定すべき全てのカ
ウント値を取り終えた後、スイッチ101を介して補正係
数保持器99のデータを出力させる。このとき、補正係数
Ｋは、補正される装置の出力雑音が最小となるような値
となっている。Hereinafter, the operation will be described. First, the correction coefficient counter
An initial value of the correction coefficient is set to 100, the correction coefficient is output via the switch 101, and the correction coefficient is input to a device (not shown) to be corrected. The output noise of the device to be corrected is input from the input terminal 91, and after measuring the magnitude of the input noise, the offset is removed through the offset removing circuit 93, and then rectified by the absolute value circuit 94 and fixed. It is integrated by the period integrator 95. The output of the integrator 95 is held in the second data holding unit 97 only immediately after the start of the correction, and the output value of the correction coefficient counter 100 at that time is held in the correction coefficient holding unit 99. Next, the correction coefficient counter 100 is counted up, and the value is transmitted to the device to be corrected via the switch 101. The magnitude of the noise of the device to be corrected is measured in the same procedure as described above, and the measurement result is stored in the first data storage 96. The first data holding unit 96 and the second data holding unit
Are compared, and if the data in the first data holder 96 is larger, the data in the second data holder 97 is compared.
The value of the correction coefficient holder 99 is kept as it is, and the correction coefficient counter 100 is counted up. As a result of the comparison, if the data of the first data holder 96 is smaller, the second data holder 97 holds the data of the first data holder 96, and the correction coefficient holder 99 stores the correction coefficient. The value of the counter 100 is held, and the correction coefficient counter 100 is counted up. After that, after the correction coefficient counter 100 has obtained all the count values to be measured, the data of the correction coefficient holder 99 is output via the switch 101. At this time, the correction coefficient K has a value that minimizes the output noise of the device to be corrected.
発明が解決しようとする課題 しかしながら、従来のようなアナログ／ディジタル交
換器では、あらかじめ補正係数Ｋを定めておくため、容
量抵抗CRのばらつきにより十分に補正することはきわめ
て困難であり、所望する性能を得ることはできないとい
う問題点を有していた。また、従来の補正係数Ｋをある
範囲内で変化させる補正回路では、補正係数Ｋを最適化
するために精度を上げると、測定の繰り返し回数が増加
し、補正に要する時間がかなり長くなってしまうという
問題点を有していた。However, in a conventional analog / digital switch, since the correction coefficient K is determined in advance, it is extremely difficult to sufficiently correct the variation due to the variation in the capacitance resistance CR. There was a problem that it was not possible to obtain. In a conventional correction circuit that changes the correction coefficient K within a certain range, if the accuracy is increased in order to optimize the correction coefficient K, the number of measurement repetitions increases, and the time required for correction becomes considerably long. There was a problem that.
本発明は、前記問題点に鑑みてなされたもので、容量
抵抗CRのばらつきによる影響を自動的に補正するととも
に、補正に要する時間を減少させることを目的とするも
のである。The present invention has been made in view of the above problems, and has as its object to automatically correct the influence of the variation in the capacitance CR and to reduce the time required for the correction.
課題を解決するための手段 上記目的を達成するために、本発明のアナログ／ディ
ジタル変換器は、 入力信号と所定の信号のいずれかを選択するスイッチ
と、前記スイッチの出力をオーバサンプリングする量子
化手段と、前記量子化手段の出力を帯域制限するデシメ
ーションフィルタと、前記デシメーションフィルタの出
力から所定の手続きで加工したデータを出力して前記量
子化手段の出力を補正する補正手段とを備えている。Means for Solving the Problems To achieve the above object, an analog / digital converter according to the present invention comprises a switch for selecting one of an input signal and a predetermined signal, and a quantization for oversampling the output of the switch. Means, a decimation filter for band-limiting the output of the quantization means, and a correction means for outputting data processed by a predetermined procedure from the output of the decimation filter and correcting the output of the quantization means. .
作用 上記した構成により、本発明のアナログ／ディジタル
フィルタは、積分器を構成する容量抵抗素子のばらつき
により発生する２次あるいは３次の微分特性を示す量子
化誤差を自動的に補正することができる。Operation With the configuration described above, the analog / digital filter of the present invention can automatically correct a quantization error indicating a second- or third-order differential characteristic generated due to a variation in a capacitive resistance element forming an integrator. .
実施例 以下、本発明のアナログ／ディジタル変換器の一実施
例について図面を参照しながら説明する。Hereinafter, an embodiment of the analog / digital converter of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例のアナログ／ディジタル変
換器のブロック図を示すものである。第１図において、
１は入力端子、２は出力端子、３は入力信号値（ａ側）
とゼロ入力値（ｂ側）とを切り換えるスイッチ、４はオ
ーバサンプル型量子化装置（以下、単に量子化装置と略
す）、５はデシメーションフィルタ、６は補正回路であ
る。FIG. 1 is a block diagram showing an analog / digital converter according to an embodiment of the present invention. In FIG.
1 is an input terminal, 2 is an output terminal, 3 is an input signal value (a side)
, A switch for switching between a zero input value (b side) and 4, an oversampled quantizer (hereinafter simply referred to as a quantizer), 5 a decimation filter, and 6 a correction circuit.
通常の使用時には、アナログ信号は入力端子１より入
力され、ａ側を選択しているスイッチ３を介して量子化
装置４へ入力され、アナログ／ディジタル変換される。
量子化装置４はオーバーサンプル型なので、デシメーシ
ョンフィルタ５により高域雑音成分を減衰させた後、最
終出力のサンプリング周波数で出力端子２より出力され
る。このときは、補正回路６は特に動作は行わない。リ
セット時，電源投入時，あるいはミュート時など、通常
使用以外の期間にスイッチ３をｂ側に接続する。量子化
装置４は従来例で説明した第６図と同じ構成であるが、
乗算器87の補正係数Ｋが固定ではなく、外部（補正回路
６）から与えられるようになっている。（すなわち、微
分回路85の出力を乗算する乗算器87は係数可変の可変乗
算器であるが、係数入力は図示せず）スイッチ３を介し
て量子化装置４の入力は接地されており、すなわちゼロ
入力（所定の信号）の状態になる。補正回路６からは補
正係数K'が出力されており、このときの量子化装置４の
出力は補正係数K'の場合の量子化誤差のみであり、デシ
メーションフィルタ５により帯域内の雑音のみが取り出
される。デシメーションフィルタ５の出力雑音の大きさ
を補正回路６により測定し、測定結果にしたがい補正係
数Ｋを変化させながら、測定を繰り返す。ある条件で測
定を終えたとき、量子化装置４から発生する量子化雑音
が最小となる場合の補正係数K"をもって、最終的な補正
係数となる補正係数Ｋとする。なお、スイッチ３のｂ側
にはゼロ入力をしないでデシメーションフィルタ５の帯
域外の周波数をもつ信号を入力するようにしてもよい。
次に、補正回路６の第１の一実施例を第７図に示し動作
説明を行うが、補正回路６は第７図に示すような従来の
ものであってもかまわない。第７図において、91は入力
端子、92は出力端子、93はオフセット除去回路、94は絶
対値回路、95は積分器、96は第１のデータ保持器、97は
第２のデータ保持器、98は比較器、99は補正係数保持
器、100は補正係数カウンタ、101はスイッチであり、従
来例のところで述べたものと同じである。In normal use, an analog signal is input from the input terminal 1 and input to the quantization device 4 via the switch 3 selecting the a side, and is subjected to analog / digital conversion.
Since the quantizing device 4 is of an oversampling type, the high frequency noise component is attenuated by the decimation filter 5 and then output from the output terminal 2 at the sampling frequency of the final output. At this time, the correction circuit 6 does not perform any operation. The switch 3 is connected to the “b” side during a period other than the normal use, such as at the time of reset, power-on, or mute. The quantization device 4 has the same configuration as that of FIG.
The correction coefficient K of the multiplier 87 is not fixed, but is given from outside (the correction circuit 6). (That is, the multiplier 87 for multiplying the output of the differentiating circuit 85 is a variable multiplier with a variable coefficient, but the coefficient input is not shown.) The input of the quantization device 4 via the switch 3 is grounded. It becomes a state of zero input (predetermined signal). The correction coefficient K ′ is output from the correction circuit 6. At this time, the output of the quantization device 4 is only the quantization error in the case of the correction coefficient K ′, and only the noise in the band is extracted by the decimation filter 5. It is. The magnitude of the output noise of the decimation filter 5 is measured by the correction circuit 6, and the measurement is repeated while changing the correction coefficient K according to the measurement result. When the measurement is completed under certain conditions, the correction coefficient K "when the quantization noise generated from the quantization device 4 is minimized is used as the correction coefficient K which is the final correction coefficient. A signal having a frequency outside the band of the decimation filter 5 may be input to the side without zero input.
Next, the operation of the correction circuit 6 according to a first embodiment will be described with reference to FIG. 7, but the correction circuit 6 may be a conventional one as shown in FIG. In FIG. 7, 91 is an input terminal, 92 is an output terminal, 93 is an offset removal circuit, 94 is an absolute value circuit, 95 is an integrator, 96 is a first data holder, 97 is a second data holder, Reference numeral 98 denotes a comparator, 99 denotes a correction coefficient holding unit, 100 denotes a correction coefficient counter, and 101 denotes a switch, which are the same as those described in the conventional example.
第１回目の測定時には、補正係数カウンタ100から出
力されている補正係数の初期値K'を、補正係数保持器99
で保持するとともにスイッチ101を介して量子化装置４
に補正係数Ｋとして入力する。デシメーションフィルタ
５から出力された量子化雑音は入力端子91を介しオフセ
ット除去回路93でオフセットを取り除かれる。オフセッ
ト除去回路93の出力を絶対値回路94を介して信号の大き
さを取り出した後、積分器95によって一定期間（Ta期
間）積分を行い、その結果を図示しない経路によって第
２のデータ保持器97で保持（Ta期間毎に保持）する。At the time of the first measurement, the initial value K ′ of the correction coefficient output from the correction coefficient counter 100 is stored in the correction coefficient holder 99.
And the quantization device 4 via the switch 101.
As a correction coefficient K. The offset of the quantization noise output from the decimation filter 5 is removed by an offset removing circuit 93 via an input terminal 91. After extracting the magnitude of the signal from the output of the offset removing circuit 93 through the absolute value circuit 94, the integrator 95 performs integration for a certain period (Ta period), and the result is transferred to a second data holding device via a path (not shown). Hold at 97 (hold for each Ta period).
次に補正係数カウンタ100をカウントアップし、スイ
ッチ101を介して補正係数K"を出力し、上述した手順で
測定を行う。ただし、２回目以降の測定時には、積分器
95の出力は第１のデータ保持器で保持（Ta期間毎に保
持）される。Next, the correction coefficient counter 100 is counted up, the correction coefficient K ″ is output via the switch 101, and the measurement is performed in the above-described procedure.
The output of 95 is held in the first data holding unit (held for each Ta period).
ここで第１のデータ保持器96の出力と、第２のデータ
保持器97の出力が比較器98で比較され、もし第２のデー
タ保持器97の出力の方が小さければ、第２のデータ保持
器97のデータおよび補正係数保持器99のデータはそのま
まで、補正係数カウンタ100をカウントアップして測定
を繰り返す。Here, the output of the first data holder 96 and the output of the second data holder 97 are compared by a comparator 98. If the output of the second data holder 97 is smaller, the second data The data of the holding unit 97 and the data of the correction coefficient holding unit 99 are kept as they are, and the correction coefficient counter 100 is counted up to repeat the measurement.
もし第２のデータ保持器97の出力の方が大きければ、
第１のデータ保持器96のデータを第２のデータ保持器97
で保持するとともに、その時の補正係数カウンタ100の
出力を補正係数保持器99で保持した後、補正係数カウン
タ100をカウントアップし、測定を繰り返す。測定は補
正係数カウンタ100の出力があらかじめ定められた範囲
を越えた時点で終了する。測定終了時には、量子化装置
４の量子化雑音が最小となるような補正係数Ｋが補正係
数保持器99に保持されている。測定終了後、スイッチ10
1をａ側へ接続し、通常使用となる。スイッチ101の切り
替えは測定終了の信号を出すこと（測定終了信号発生手
段は図示せず）で自動的に行える。If the output of the second data retainer 97 is larger,
The data of the first data holder 96 is transferred to the second data holder 97
After holding the output of the correction coefficient counter 100 at that time by the correction coefficient holding unit 99, the correction coefficient counter 100 is counted up and the measurement is repeated. The measurement ends when the output of the correction coefficient counter 100 exceeds a predetermined range. At the end of the measurement, the correction coefficient K that minimizes the quantization noise of the quantization device 4 is held in the correction coefficient holder 99. After measurement, switch 10
1 is connected to a side, and it is used normally. Switching of the switch 101 can be automatically performed by outputting a signal of measurement end (measurement end signal generating means is not shown).
なお、絶対値回路94の代わりに入力を自乗する自乗回
路などを用いても構わない。Note that a square circuit for squaring the input may be used instead of the absolute value circuit 94.
以下、補正回路の第２の一実施例について第２図を参
照しながら説明する。第２図において、11は入力端子、
12は出力端子、13はオフセット除去回路、14は絶対値回
路、15は第１の積分器、16は第１のデータ保持器、17は
第２のデータ保持器、18は比較器、19は補正値増減器、
20は補正値増減符号器、21は乗算回路、22は第２の積分
器、23は補正値増減器19,補正値増減符号器20,乗算回路
21,第２の積分器22からなる制御回路である。Hereinafter, a second embodiment of the correction circuit will be described with reference to FIG. In FIG. 2, 11 is an input terminal,
12 is an output terminal, 13 is an offset removal circuit, 14 is an absolute value circuit, 15 is a first integrator, 16 is a first data retainer, 17 is a second data retainer, 18 is a comparator, 19 is Correction value adjuster,
20 is a correction value increase / decrease encoder, 21 is a multiplication circuit, 22 is a second integrator, 23 is a correction value increase / decrease device 19, a correction value increase / decrease encoder 20, a multiplication circuit
21 is a control circuit including a second integrator 22.
以下、その動作を説明する。まず最初に、第２の積分
器22に初期値Ki0が、補正値増減装置19に補正係数増減
値の初期値Kd0が、補正値増減符号器20に補正値増減方
向を示す＋１あるいは−１が設定される。補正値増減器
19と補正値増減符号器20の出力同士を乗算回路21によっ
て掛け合わされた結果と第２の積分器の初期値Ki0とが
第２の積分器22内で加算され（加算手段は図示せず）、
その結果が量子化装置４に補正係数Ｋとして出力され
る。デシメーションフィルタ５を介して得られた量子化
装置４の雑音出力は、入力端子11より入力され、オフセ
ット除去回路13、絶対値回路14および第１の積分器15を
経て第１のデータ保持器16で保持される。この間の動作
は第７図の補正回路部と同様であるので詳細は省略す
る。Hereinafter, the operation will be described. First, the initial value K i0 is supplied to the second integrator 22, the initial value K d0 of the correction coefficient increase / decrease value is supplied to the correction value increase / decrease device 19, and the correction value increase / decrease encoder 20 is set to +1 or − indicating the correction value increase / decrease direction. 1 is set. Correction value adjuster
The result obtained by multiplying the outputs of the encoder 19 and the correction value increase / decrease encoder 20 by the multiplier 21 and the initial value K i0 of the second integrator are added in the second integrator 22 (addition means is not shown). ),
The result is output to the quantization device 4 as a correction coefficient K. The noise output of the quantizer 4 obtained through the decimation filter 5 is input from an input terminal 11 and passes through an offset removing circuit 13, an absolute value circuit 14 and a first integrator 15 to a first data holder 16 Is held. The operation during this period is the same as that of the correction circuit unit in FIG.
もし第１のデータ保持器16のデータが第２のデータ保
持器17のデータより大きければ補正値増減回路19および
補正値増減符号回路20の値はそのままで、第２の積分器
22のみを動作させる。この結果第２の積分器22の出力は
補正値増減器19の出力と補正値増減符号回路20の出力の
乗算結果を、第２の積分器の元のデータに加えたものと
なる。以後測定を繰り返す。If the data in the first data holding unit 16 is larger than the data in the second data holding unit 17, the values of the correction value increasing / decreasing circuit 19 and the correction value increasing / decreasing sign circuit 20 remain unchanged and the second integrator
Only 22 works. As a result, the output of the second integrator 22 is obtained by adding the multiplication result of the output of the correction value increase / decrease unit 19 and the output of the correction value increase / decrease code circuit 20 to the original data of the second integrator. Thereafter, the measurement is repeated.
もし第１のデータ保持器16のデータが第２のデータ保
持器17のデータより小さければ補正値増減回路19のデー
タを減少させるとともに補正値増減符号回路20の符号を
反転させる。仮に補正係数Ｋと量子化装置４の出力雑音
の大きさの関係が第４図に示すような特性を示している
とすれば、補正係数Ｋは雑音の大きさに応じて第４図に
示すようにK1→K2→K3→K4…のごとく増減の方向と増減
の大きさを変えながら補正係数Ｋを収束させていき、あ
る条件、例えば補正値増減器の出力がある一定の大きさ
よりも小さくなった時点で測定を終え、第２の積分器22
の最終の出力をもって補正係数Ｋとして出力する。以上
のように本実施例によれば、はじめは粗く補正係数を変
化させ、次第に精度を上げていくことで、従来に比べ、
測定の繰り返し回数を減らし、補正に要する時間を短縮
することができる。If the data in the first data holder 16 is smaller than the data in the second data holder 17, the data in the correction value increase / decrease circuit 19 is reduced and the sign of the correction value increase / decrease code circuit 20 is inverted. Assuming that the relationship between the correction coefficient K and the magnitude of the output noise of the quantization device 4 shows the characteristic as shown in FIG. 4, the correction coefficient K is shown in FIG. 4 according to the magnitude of the noise. As described above, the correction coefficient K is converged while changing the direction of increase and decrease and the magnitude of the increase and decrease as in K 1 → K 2 → K 3 → K 4 . The measurement is completed when the size becomes smaller than the size, and the second integrator 22 is stopped.
Is output as the correction coefficient K. As described above, according to the present embodiment, by initially changing the correction coefficient roughly and gradually increasing the accuracy,
The number of measurement repetitions can be reduced, and the time required for correction can be reduced.
以下、第２図で示した制御回路23の他の実施例、すな
わち第２の制御回路の第２の実施例について第３図を参
照しながら説明する。第３図において、41は反転出力が
１つ下位のデータ入力となるように構成されたシフトレ
ジスタ（補正値増減器）、41a・・41zはシフトレジスタ
41を構成する反転出力付フリップフロップ、42は加算
器、42a・・42zは加算器42を構成する１ビットのフルア
ダー、43はレジスタ、43a・・43zはレジスタ43を構成す
るフリップフロップ、44は出力端子である。Hereinafter, another embodiment of the control circuit 23 shown in FIG. 2, that is, a second embodiment of the second control circuit will be described with reference to FIG. In FIG. 3, reference numeral 41 denotes a shift register (correction value increase / decrease unit) configured so that the inverted output becomes the next lower data input, and reference numerals 41a, 41z denote shift registers.
42z is a 1-bit full adder forming the adder 42, 43 is a register, 43a... 43z is a flip-flop forming the register 43, 44 is Output terminal.
最初にシフトレジスタ41に補正係数増減値を、レジス
タ43に初期補正係数を設定する。図示しない制御入力信
号（比較器18の出力信号）により反転出力付フリップフ
ロップ41a・・41zの出力群はそれぞれ反転した出力を１
つ下位のフリップフロップ41b・・に入力する。最上位
のフリップフロップ41aのみ自分自身の反転出力を入力
し、また最下位のフリップフロップ41zのデータは捨て
られる。こうすることにより、元のフリップフロップ群
のデータの大きさを半分にした結果の「１の補数」をと
ったデータがシフトレジスタ41から出力される。First, the correction coefficient increase / decrease value is set in the shift register 41, and the initial correction coefficient is set in the register 43. The output groups of the flip-flops 41a,... 41z with inverted outputs by the control input signal (the output signal of the comparator 18) (not shown) output the inverted output by one.
Is input to the next lower flip-flop 41b. Only the highest-order flip-flop 41a receives its own inverted output, and the data of the lowest-order flip-flop 41z is discarded. In this way, the shift register 41 outputs “1's complement” data as a result of halving the data size of the original flip-flop group.
シフトレジスタ41の出力は加算器42を構成する各フル
アダー42a〜42zの一方の入力端子に接続され、他方の入
力端子に接続されたレジスタ43を構成するフリップフロ
ップ43a〜43zの出力と加算され、加算器42の出力が補正
係数として出力されるとともにレジスタ43の入力端子に
接続される。レジスタ43は測定結果に係わらず測定毎に
加算器42の出力を保持し、加算器42とレジスタ43とで積
分器を構成する。また、シフトレジスタ41の最上位ビッ
トの非反転出力を加算器42（ｃ）のキャリー入力に接続
することで、加算器42に「２の補数」のデータを与える
ことが出来る。シフトレジスタ41のデータがすべて０あ
るいは１になったとき、加算器42にはゼロが加えられる
ことになるので、自動的に補正係数の変化を止めること
ができる。すなわち、本実施例によれば第２図の補正値
増減器と補正値増減符号器がシフトレジスタ41に置き換
えられ、また、乗算回路21も必要でなくなるので、第１
の実施例の制御回路（第２図で示した制御回路23）に比
べ回路規模を縮小させることができる。The output of the shift register 41 is connected to one input terminal of each of the full adders 42a to 42z forming the adder 42, and is added to the outputs of the flip-flops 43a to 43z forming the register 43 connected to the other input terminal. The output of the adder 42 is output as a correction coefficient and is connected to the input terminal of the register 43. The register 43 holds the output of the adder 42 for each measurement regardless of the measurement result, and the adder 42 and the register 43 constitute an integrator. Further, by connecting the non-inverted output of the most significant bit of the shift register 41 to the carry input of the adder 42 (c), the data of "two's complement" can be given to the adder 42. When all the data in the shift register 41 becomes 0 or 1, zero is added to the adder 42, so that the change of the correction coefficient can be automatically stopped. That is, according to the present embodiment, the correction value increase / decrease unit and the correction value increase / decrease encoder in FIG. 2 are replaced by the shift register 41, and the multiplication circuit 21 is not required.
The circuit scale can be reduced as compared with the control circuit of the embodiment (control circuit 23 shown in FIG. 2).
発明の効果 以上詳述したように本発明のアナログ／ディジタル変
換器は、構成素子である容量抵抗素子のばらつきのため
に生ずる信号対雑音比の劣化を防止するための補正係数
を自動的に設定できるため、トリミングや調整の必要が
無く、優れた性能を維持することができる。また、補正
回路は、補正係数を決定する際に、初めは粗く徐々に精
度を上げて行くため、補正に要する時間を短縮すること
ができる。Effect of the Invention As described in detail above, the analog / digital converter of the present invention automatically sets the correction coefficient for preventing the deterioration of the signal-to-noise ratio caused by the variation of the capacitance element as a constituent element. Therefore, there is no need for trimming or adjustment, and excellent performance can be maintained. In addition, when the correction circuit determines the correction coefficient, the accuracy is increased gradually and coarsely at first, so that the time required for correction can be reduced.
第１図は本発明の一実施例におけるアナログ／ディジタ
ル変換器のブロック図、第２図は補正回路の第２の実施
例のブロック図、第３図は制御回路の第２の実施例の回
路図、第４図は補正係数の決定過程を説明するための模
式図、第５図，第６図は従来のアナログ／ディジタル変
換器のブロック図、第７図は従来の補正回路のブロック
図、第８図は理想積分特性と実際の積分器の特性を示し
た特性図である。 ３……スイッチ、４……オーバサンプル型量子化装置、
５……デシメーションフィルタ、６……補正回路、12…
…補正回路の出力端子、13……オフセット除去回路、14
……絶対値回路、15……第１の積分器、16……第１のデ
ータ保持器、17……第２のデータ保持器、18……比較
器、19……補正値増減器、20……補正値増減符号器、21
……乗算器、22……第２の積分器、23……制御回路。FIG. 1 is a block diagram of an analog / digital converter according to one embodiment of the present invention, FIG. 2 is a block diagram of a second embodiment of a correction circuit, and FIG. 3 is a circuit of a second embodiment of a control circuit. FIG. 4 is a schematic diagram for explaining a process of determining a correction coefficient. FIGS. 5 and 6 are block diagrams of a conventional analog / digital converter. FIG. 7 is a block diagram of a conventional correction circuit. FIG. 8 is a characteristic diagram showing ideal integration characteristics and characteristics of an actual integrator. 3 ... Switch, 4 ... Oversampled quantizer,
5 decimation filter, 6 correction circuit, 12
... Output terminal of correction circuit, 13 ... Offset removal circuit, 14
...... Absolute value circuit, 15 ...... First integrator, 16 ...... First data retainer, 17 ...... Second data retainer, 18 ...... Comparator, 19 ...... Correction value adjuster, 20 …… Correction value increase / decrease encoder, 21
… Multiplier, 22 Second integrator, 23 Control circuit.
フロントページの続き (72)発明者 松谷 康之 東京都千代田区内幸町１丁目１番６号 日本電信電話株式会社内 (56)参考文献 特開 平３−76318（ＪＰ，Ａ) 特開 平２−26129（ＪＰ，Ａ) 特開 平２−105634（ＪＰ，Ａ) 特開 平２−117216（ＪＰ，Ａ) 特開 平３−169124（ＪＰ，Ａ) 特開 平１−157128（ＪＰ，Ａ) 特許2642487（ＪＰ，Ｂ２)Continuation of the front page (72) Inventor Yasuyuki Matsuya 1-6, Uchisaiwaicho, Chiyoda-ku, Tokyo Nippon Telegraph and Telephone Corporation (56) References JP-A-3-76318 (JP, A) JP-A-2-26129 (JP, A) JP-A-2-105634 (JP, A) JP-A-2-117216 (JP, A) JP-A-3-169124 (JP, A) JP-A 1-157128 (JP, A) Patent 2642487 (JP, B2)
Claims (3)
るスイッチと、 前記スイッチの出力をオーバーサンプリングする第１の
量子化器と、 前記第１の量子化器を構成する積分器の出力をオーバー
サンプリングする第２の量子化器と、 前記第２の量子化器の出力に、前記第１の量子化器の伝
達関数の逆特性の演算を施す微分器と、 前記微分器の出力を乗算する係数可変の乗算器と、 前記乗算器の出力と前記第１の量子化器の出力を加算す
る加算器と、 前記加算器の出力を帯域制限するとともに所定のサンプ
リング周波数で出力するデシメーションフィルタと、 前記スイッチが前記所定の信号を選択している際、前記
デシメーションフィルタの出力レベルの変化に応じて前
記乗算器の係数を可変する補正手段とを備えたアナログ
／ディジタル変換器。A switch for selecting one of an input signal and a predetermined signal; a first quantizer for oversampling an output of the switch; and an output of an integrator constituting the first quantizer. A second quantizer for oversampling, a differentiator performing an operation of an inverse characteristic of a transfer function of the first quantizer on an output of the second quantizer, and an output of the differentiator. A coefficient variable multiplier for multiplying; an adder for adding the output of the multiplier and the output of the first quantizer; a decimation filter for limiting the band of the output of the adder and outputting at a predetermined sampling frequency An analog / digital converter comprising: a correction unit that changes a coefficient of the multiplier in accordance with a change in an output level of the decimation filter when the switch is selecting the predetermined signal. Converter.
り除くオフセット除去回路と、 前記オフセット除去回路の出力信号を整流する絶対値回
路または前記オフセット除去回路の出力信号を自乗する
自乗回路と、 前記絶対値回路の出力または前記自乗回路の出力をTa期
間積分する第１の積分回路と、 前記第１の積分回路の出力データをTa期間毎に保持する
データ保持器と、 前記データ保持器の入力信号と出力信号とを比較し、比
較結果を出力する比較器と、 前記比較器の出力変化に応じ一定の割合で出力データを
減少させる補正値増減器と、 前記比較器の出力変化に応じ１または−１を交互に出力
する補正増減符号器と、 前記補正増減器の出力と前記補正増減符号器の出力を乗
ずる乗算回路と、 前記乗算回路の出力を積分する第２の積分器とを備え、 前記第２の積分器の出力を乗算器の係数とすることを特
徴とする請求項１記載のアナログ／ディジタル変換器。2. An offset removing circuit for removing an offset from an input signal; an absolute value circuit for rectifying an output signal of the offset removing circuit or a squaring circuit for squaring an output signal of the offset removing circuit; A first integration circuit that integrates the output of the value circuit or the output of the squaring circuit for a Ta period, a data retainer that retains output data of the first integration circuit for each Ta period, and an input signal of the data retainer And a comparator that compares the output signal with the output signal, outputs a comparison result, a correction value increase / decreaser that reduces output data at a constant rate according to the output change of the comparator, and 1 or 2 according to the output change of the comparator. A correction increase / decrease encoder that outputs -1 alternately; a multiplication circuit that multiplies the output of the correction increase / decrease device by the output of the correction increase / decrease encoder; and a second integration that integrates the output of the multiplication circuit. Preparative includes an analog / digital converter according to claim 1, characterized in that the coefficients of the multiplier the output of the second integrator.
り除くオフセット除去回路と、 前記オフセット除去回路の出力信号を整流する絶対値回
路または前記オフセット除去回路の出力信号を自乗する
自乗回路と、 前記絶対値回路の出力または前記自乗回路の出力をTa期
間積分する積分回路と、 前記積分回路の出力データをTa期間毎に保持するデータ
保持器と、 前記データ保持器の入力信号と出力信号とを比較し、比
較結果を出力する比較器と、 前記比較器の出力を入力とし、補正係数を出力する制御
回路とを備え、 前記制御回路は、前記比較器からの出力信号が変化する
毎に各ビットの反転出力をそれぞれ１つ下位のビットに
入力するシフトレジスタと、前記シフトレジスタの非反
転出力が一方の入力端子に接続された加算器群と、前記
加算器群の出力がそれぞれ接続されたレジスタ群とを備
え、 前記シフトレジスタの最上位ビットには前記最上位ビッ
トの反転出力を入力し、前記レジスタ群の出力を前記加
算器群のそれぞれの他方の入力端子に接続し、前記シフ
トレジスタの最上位ビットの非反転出力を前記加算器群
のキャリー入力端子に接続し、前記加算器群の出力を乗
算器の係数とすることを特徴とする請求項１記載のアナ
ログ／ディジタル変換器。3. An offset removing circuit for removing an offset from an input signal; an absolute value circuit for rectifying an output signal of the offset removing circuit or a squaring circuit for squaring an output signal of the offset removing circuit; An integration circuit that integrates the output of the value circuit or the output of the squaring circuit for Ta period, a data holder that holds the output data of the integration circuit for each Ta period, and compares the input signal and the output signal of the data holder. A comparator that outputs a comparison result, and a control circuit that receives an output of the comparator as an input and outputs a correction coefficient, wherein the control circuit is configured such that each time an output signal from the comparator changes, each bit is changed. A shift register for inputting the inverted output of the shift register to the next lower bit, an adder group having a non-inverted output of the shift register connected to one input terminal, And a register group to which outputs of the arithmetic group are respectively connected. An inverted output of the most significant bit is input to the most significant bit of the shift register, and the output of the register group is the other of the adders. And a non-inverted output of the most significant bit of the shift register is connected to a carry input terminal of the adder group, and an output of the adder group is used as a coefficient of a multiplier. Item 2. An analog / digital converter according to item 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2164718A JP2912681B2 (en) | 1990-06-22 | 1990-06-22 | Analog / digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2164718A JP2912681B2 (en) | 1990-06-22 | 1990-06-22 | Analog / digital converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0454729A JPH0454729A (en) | 1992-02-21 |
| JP2912681B2 true JP2912681B2 (en) | 1999-06-28 |
Family
ID=15798574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2164718A Expired - Fee Related JP2912681B2 (en) | 1990-06-22 | 1990-06-22 | Analog / digital converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2912681B2 (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2642487B2 (en) | 1989-08-18 | 1997-08-20 | 株式会社日立製作所 | Digital / analog converter or delta-sigma modulation circuit in analog / digital converter |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02105634A (en) * | 1988-10-14 | 1990-04-18 | Nec Corp | Oversampling a/d converter |
| JP2542687B2 (en) * | 1988-10-27 | 1996-10-09 | 日本電気株式会社 | Oversample encoder |
| JPH03169124A (en) * | 1989-11-29 | 1991-07-22 | Nec Corp | Oversample a/d converter |
-
1990
- 1990-06-22 JP JP2164718A patent/JP2912681B2/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2642487B2 (en) | 1989-08-18 | 1997-08-20 | 株式会社日立製作所 | Digital / analog converter or delta-sigma modulation circuit in analog / digital converter |
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| Publication number | Publication date |
|---|---|
| JPH0454729A (en) | 1992-02-21 |
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