JP2912498B2 - Semiconductor storage device - Google Patents
Semiconductor storage deviceInfo
- Publication number
- JP2912498B2 JP2912498B2 JP4175245A JP17524592A JP2912498B2 JP 2912498 B2 JP2912498 B2 JP 2912498B2 JP 4175245 A JP4175245 A JP 4175245A JP 17524592 A JP17524592 A JP 17524592A JP 2912498 B2 JP2912498 B2 JP 2912498B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- supply voltage
- internal power
- reference voltage
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【０００１】[0001]
【産業上の利用分野】この発明は、外部電源電圧を降下
させて内部電源電圧を発生し、内部メモリ回路に供給す
る内部降圧回路を備えた半導体記憶装置に関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device having an internal step-down circuit for generating an internal power supply voltage by lowering an external power supply voltage and supplying the same to an internal memory circuit.
【０００２】[0002]
【従来の技術】従来の半導体記憶装置では、外部から入
力された電源電圧がそのまま内部記憶回路を駆動するた
めの電源電圧として使用されていた。しかし、最近の半
導体記憶装置の大容量化に伴って、トランジスタが微細
化され、その信頼性を向上させかつ消費電流を低減させ
るために、外部電源電圧を降圧する方式が広く提案され
るようになった。2. Description of the Related Art In a conventional semiconductor memory device, a power supply voltage input from the outside is used as it is as a power supply voltage for driving an internal storage circuit. However, with the recent increase in the capacity of semiconductor memory devices, transistors have been miniaturized, and a method of stepping down an external power supply voltage has been widely proposed in order to improve its reliability and reduce current consumption. became.
【０００３】図８は、このような半導体記憶装置の一例
を示す概略ブロック図である。FIG. 8 is a schematic block diagram showing an example of such a semiconductor memory device.
【０００４】図８を参照して、この半導体記憶装置は、
外部電源電圧Ｖｃｃを入力するＥＶ端子と、マイナス電
圧あるいは接地レベルの基準電圧を与えるための端子Ｖ
ｓｓと、外部電源電圧Ｖｃｃを供給するための外部電源
電圧線１と、外部電源電圧Ｖｃｃを降圧するための電源
電圧降圧回路５０と、電源電圧降圧回路５０により降圧
された内部電源電圧ＩＶにより駆動される周辺回路９
と、メモリセルアレイ１０と、外部電源電圧Ｖｃｃによ
り駆動される出力回路１１とを含む。Referring to FIG. 8, this semiconductor memory device comprises:
An EV terminal for inputting an external power supply voltage Vcc, and a terminal V for applying a negative voltage or a ground level reference voltage.
ss, an external power supply voltage line 1 for supplying an external power supply voltage Vcc, a power supply voltage step-down circuit 50 for lowering the external power supply voltage Vcc, and an internal power supply voltage IV stepped down by the power supply voltage step-down circuit 50 Peripheral circuit 9
And a memory cell array 10 and an output circuit 11 driven by an external power supply voltage Vcc.
【０００５】電源電圧降圧回路５０は、ドライバ回路
３、差動増幅回路４および基準電圧発生回路５を備え
る。基準電圧発生回路５は、外部電源電圧線１とＶｓｓ
端子との間に接続され、内部電源電圧ＩＶを一定にする
ための基準電圧Ｖｒｅｆを発生する。この基準電圧Ｖｒ
ｅｆは差動増幅回路４に供給される。差動増幅回路４
は、２つの入力端子と１つの出力端子とを有し、一方の
入力端子は、内部電源電圧ＩＶと受けるように接続さ
れ、他方の入力端子は基準電圧Ｖｒｅｆを受けるように
接続され、出力端子ドライバ回路３に接続される。ドラ
イバ回路３は、外部電源電圧線１と内部電源電圧線２と
の間に接続され、差動増幅回路４の出力に応答して内部
電源電圧線２を充電する。The power supply voltage step-down circuit 50 includes a driver circuit 3, a differential amplifier circuit 4, and a reference voltage generation circuit 5. The reference voltage generating circuit 5 is connected to the external power supply voltage line 1 and Vss.
And a reference voltage Vref for making internal power supply voltage IV constant. This reference voltage Vr
ef is supplied to the differential amplifier circuit 4. Differential amplifier circuit 4
Has two input terminals and one output terminal, one input terminal is connected to receive the internal power supply voltage IV, the other input terminal is connected to receive the reference voltage Vref, and the output terminal Connected to driver circuit 3. Driver circuit 3 is connected between external power supply voltage line 1 and internal power supply voltage line 2, and charges internal power supply voltage line 2 in response to an output of differential amplifier circuit 4.
【０００６】図９は、図８に示すドライバ回路３および
差動増幅回路４の詳細を示す回路図である。FIG. 9 is a circuit diagram showing details of the driver circuit 3 and the differential amplifier circuit 4 shown in FIG.
【０００７】図９を参照してドライバ回路３は、Ｐチャ
ンネルトランジスタ３Ｐを備える。Ｐチャンネルトラン
ジスタＰはドレイン（またはソース）が外部電源電圧線
１に接続され、ソース（またはドレイン）が内部電源電
圧線２に接続され、ゲート電極が差動増幅回路４の出力
に接続される。Referring to FIG. 9, driver circuit 3 includes a P-channel transistor 3P. The P-channel transistor P has a drain (or source) connected to the external power supply voltage line 1, a source (or drain) connected to the internal power supply voltage line 2, and a gate electrode connected to the output of the differential amplifier circuit 4.
【０００８】差動増幅回路４は、Ｐチャンネルトランジ
スタ４１および４２と、Ｎチャンネルトランジスタ４
３、４４および４５を備える。Ｐチャンネルトランジス
タ４１はそのドレイン（またはソース）がＰチャンネル
トランジスタ４２のドレイン（またはソース）とともに
外部電源電圧線１に接続され、そのソース（またはドレ
イン）およびゲート電極がＮチャンネルトランジスタ４
３のドレインに接続される。The differential amplifier circuit 4 includes P-channel transistors 41 and 42 and an N-channel transistor 4
3, 44 and 45. The drain (or source) of the P-channel transistor 41 is connected to the external power supply voltage line 1 together with the drain (or source) of the P-channel transistor 42, and its source (or drain) and gate electrode are connected to the N-channel transistor 4
3 is connected to the drain.
【０００９】Ｐチャンネルトランジスタ４２は、そのソ
ース（またはドレイン）が前記Ｐチャンネルトランジス
タ３Ｐのゲート電極およびＮＭＯＳトランジスタ４４の
ドレインに接続される。The source (or drain) of the P-channel transistor 42 is connected to the gate electrode of the P-channel transistor 3P and the drain of the NMOS transistor 44.
【００１０】Ｎチャンネルトランジスタ４３は、そのソ
ースがＮチャンネルトランジスタ４４のソースとともに
Ｎチャンネルトランジスタ４５のドレインゲート電極に
接続される。Ｎチャンネルトランジスタ４３のゲート電
極は内部電源電圧線２に接続され、Ｎチャンネルトラン
ジスタ４４のゲート電極は基準電圧Ｖｒｅｆを受けるよ
うに接続される。The source of the N-channel transistor 43 is connected to the drain and gate electrode of the N-channel transistor 45 together with the source of the N-channel transistor 44. The gate electrode of N-channel transistor 43 is connected to internal power supply voltage line 2, and the gate electrode of N-channel transistor 44 is connected to receive reference voltage Vref.
【００１１】Ｎチャンネルトランジスタ４５は、そのソ
ースが接地端子に接続され、そのゲート電極が活性化信
号ＡＣＴを受けるように接続される。N-channel transistor 45 has its source connected to the ground terminal and its gate electrode connected to receive activation signal ACT.
【００１２】次に図８および図９に示した電源電圧降圧
回路５０の動作を説明する。Next, the operation of power supply voltage step-down circuit 50 shown in FIGS. 8 and 9 will be described.
【００１３】内部電源電圧ＩＶのレベルが基準電圧Ｖｒ
ｅｆよりも低い場合には、差動増幅回路４の出力は低レ
ベルとなる。この低レベルの出力に応答して、Ｐチャン
ネルトランジスタ３Ｐがオンし、外部電源電圧線１と内
部電源電圧線２とが接続される。それにより、内部電源
電圧線２への充電が開始され、内部電源電圧ＩＶは上昇
し始める。The level of internal power supply voltage IV is equal to reference voltage Vr.
When it is lower than ef, the output of the differential amplifier circuit 4 becomes low level. In response to this low level output, P-channel transistor 3P turns on, and external power supply voltage line 1 and internal power supply voltage line 2 are connected. Thereby, charging of internal power supply voltage line 2 is started, and internal power supply voltage IV starts to rise.
【００１４】逆に内部電源電圧ＩＶが基準電圧Ｖｒｅｆ
よりも高くなった場合には、差動増幅回路４の出力は高
レベルとなり、この高レベルの信号に応答してＰチャン
ネルトランジスタ３Ｐがオフし、外部電源電圧線１と内
部電源電圧線２とが切離される。したがって内部電源電
圧線２への充電が中止され、内部電源電圧ＩＶは上昇を
中止する。Conversely, when the internal power supply voltage IV is equal to the reference voltage Vref
When the voltage is higher than the above, the output of the differential amplifier circuit 4 becomes high level, the P-channel transistor 3P is turned off in response to this high level signal, and the external power supply voltage line 1 and the internal power supply voltage line 2 are connected. Is disconnected. Therefore, charging of internal power supply voltage line 2 is stopped, and internal power supply voltage IV stops increasing.
【００１５】以上の動作を繰返すことにより、内部電源
電圧ＩＶを常に設定値付近に保つように制御することが
できる。By repeating the above operation, it is possible to control the internal power supply voltage IV so as to always keep it near the set value.
【００１６】[0016]
【発明が解決しようとする課題】従来の電源電圧降圧回
路では、内部電源電圧ＩＶを電源とする周辺回路やメモ
リセルアレイなどの内部回路以外に、電流を通過させる
経路が存在しないため、一旦、内部電源電圧ＩＶが基準
電圧Ｖｒｅｆ以上になると、たとえ充電用トランジスタ
であるＰチャンネルトランジスタ３Ｐがオフしても、前
記内部回路の負荷が接地端子に接続されて電流を引抜く
ようなパスが形成されない限り、内部電源電圧ＩＶは基
準電圧Ｖｒｅｆ以上の電位を維持することになる。前記
内部回路の負荷が電流を引去るまでの時間が長ければ、
動作マージンの低下や信頼性の劣化という問題が生じ
る。In the conventional power supply voltage step-down circuit, since there is no path for passing a current except for peripheral circuits and internal circuits such as a memory cell array using the internal power supply voltage IV as a power supply, the internal power supply voltage step-down circuit is temporarily provided. When the power supply voltage IV becomes equal to or higher than the reference voltage Vref, even if the P-channel transistor 3P, which is a charging transistor, is turned off, as long as the load of the internal circuit is not connected to the ground terminal and a path for drawing a current is formed. , The internal power supply voltage IV maintains a potential equal to or higher than the reference voltage Vref. If the time for the internal circuit load to withdraw current is long,
Problems such as a decrease in operation margin and a decrease in reliability occur.
【００１７】この発明は、上記のような問題点を解消す
るためになされたもので、内部電源電圧ＩＶが基準電圧
Ｖｒｅｆ以上になっても内部電源電圧線２から素早く電
流を引去ることができ、内部電源電圧ＩＶが長時間基準
電圧Ｖｒｅｆ以上の状態になることを防止することので
きる半導体記憶装置を提供することを目的とする。The present invention has been made in order to solve the above-mentioned problems, and it is possible to quickly remove the current from the internal power supply voltage line 2 even when the internal power supply voltage IV becomes higher than the reference voltage Vref. It is another object of the present invention to provide a semiconductor memory device capable of preventing internal power supply voltage IV from being higher than reference voltage Vref for a long time.
【００１８】[0018]
【課題を解決するための手段】この発明に係る半導体記
憶装置は、外部電源電圧を降圧した内部電源電圧により
駆動されるメモリ回路を含む半導体装置であって、外部
電源電圧を供給する外部電源電圧線と内部電源電圧を供
給する内部電源電圧線との間をオン／オフする第１のス
イッチング手段、内部電源電圧線と接地端子との間をオ
ン／オフする第２のスイッチング手段、内部電源電圧に
対応して設定される第１の基準電圧を発生する第１の基
準電圧発生手段、第１の基準電圧よりも僅かに高い電位
にされる第２の基準電圧を発生する第２の基準電圧発生
手段、内部電源電圧が発生された第１の基準電圧よりも
高くなると第１のスイッチング手段をオフ状態にする第
１の制御手段、および内部電源電圧が発生された第２の
基準電圧よりも高くなると第２のスイッチング手段をオ
ン状態にする第２の制御手段を含むことを特徴とする。A semiconductor memory device according to the present invention is a semiconductor device including a memory circuit driven by an internal power supply voltage obtained by stepping down an external power supply voltage. First switching means for turning on / off between a power supply line and an internal power supply voltage line for supplying an internal power supply voltage, second switching means for turning on / off between the internal power supply voltage line and a ground terminal, internal power supply voltage A first reference voltage generating means for generating a first reference voltage set corresponding to the second reference voltage, a second reference voltage for generating a second reference voltage slightly higher than the first reference voltage Generating means, first control means for turning off the first switching means when the internal power supply voltage becomes higher than the generated first reference voltage, and internal control voltage higher than the generated second reference voltage High It comes to comprising a second control means for the second switching means in the ON state.
【００１９】[0019]
【作用】この発明に係る半導体記憶装置では、第１の制
御手段が内部電源電圧と第１の基準電圧との比較に基づ
いて、第１のスイッチング手段をオン／オフ制御する。
それにより、内部電源電圧線を一定電位に保つように充
電する。In the semiconductor memory device according to the present invention, the first control means controls on / off of the first switching means based on a comparison between the internal power supply voltage and the first reference voltage.
Thereby, the internal power supply voltage line is charged so as to be maintained at a constant potential.
【００２０】そして、前記第１のスイッチング手段のオ
ン／オフ制御において、内部電源電圧が第２の基準電圧
よりも高くなった場合には、第２の制御手段が第２のス
イッチング手段をオン状態にする。それにより、内部電
源電圧線と接地端子とが接続されて内部電源電圧線から
電流を放電することができる。このような充放電動作を
行なわせることができるので、内部電源電圧線の電位が
設定した電位よりも高くなった場合には、設定した内部
電源電圧を急速に降下させることができる。In the on / off control of the first switching means, when the internal power supply voltage becomes higher than the second reference voltage, the second control means turns on the second switching means. To Thereby, the internal power supply voltage line and the ground terminal are connected, and current can be discharged from the internal power supply voltage line. Since such a charging / discharging operation can be performed, when the potential of the internal power supply voltage line becomes higher than the set potential, the set internal power supply voltage can be rapidly reduced.
【００２１】[0021]
【実施例】図１は、この発明に係る半導体記憶装置の一
実施例を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of a semiconductor memory device according to the present invention.
【００２２】図１に示す半導体記憶装置が図８に示した
半導体記憶装置と異なるところは、Ｖｓｓ端子へのパス
を持っていない電源電圧降圧回路５０に代えて、Ｖｓｓ
端子へのパスを持っている電源電圧降圧回路１００が設
けられていることである。この電源電圧降圧回路１００
は、ドライバ回路３、第１の増幅回路４、第１の基準電
圧発生回路５、放電回路６、第２の差動増幅回路７およ
び第２の基準電圧発生回路８を含む。The semiconductor memory device shown in FIG. 1 differs from the semiconductor memory device shown in FIG. 8 in that a power supply voltage step-down circuit 50 having no path to the Vss terminal is replaced with a Vss voltage.
That is, a power supply voltage step-down circuit 100 having a path to a terminal is provided. This power supply voltage step-down circuit 100
Includes a driver circuit 3, a first amplification circuit 4, a first reference voltage generation circuit 5, a discharge circuit 6, a second differential amplification circuit 7, and a second reference voltage generation circuit 8.
【００２３】ドライバ回路３、第１の増幅回路４、およ
び第１の基準電圧発生回路５は、図８に示したドライバ
回路、差動増幅回路および基準電圧発生回路と同様な構
成であり、同様の動作をする。The driver circuit 3, the first amplifier circuit 4, and the first reference voltage generation circuit 5 have the same configuration as the driver circuit, the differential amplifier circuit, and the reference voltage generation circuit shown in FIG. Works.
【００２４】第２の基準電圧発生回路８は、第１の基準
電圧発生回路５により発生される基準電圧Ｖｒｅｆ１と
同じ電位もしくは僅かに高い基準電圧Ｖｒｅｆ２を発生
する。第２の差動増幅回路７は、第１の差動増幅回路４
と同じ構成であり、入力される基準電圧のレベルが異な
るのみである。The second reference voltage generating circuit 8 generates a reference voltage Vref2 having the same potential as or slightly higher than the reference voltage Vref1 generated by the first reference voltage generating circuit 5. The second differential amplifier circuit 7 includes a first differential amplifier circuit 4
Except that the level of the input reference voltage is different.
【００２５】放電回路６は内部電源電圧線２とＶｓｓ端
子との間に接続され、第２の差動増幅回路７の出力に応
答してオン／オフする。この放電回路６がオンした場合
には、内部電源電圧線２とＶｓｓ端子とが接続されて内
部電源電圧線２に充電されていた電流が放電される。そ
れにより、内部電源電圧ＩＶは急速に基準電圧Ｖｒｅｆ
１ないしＶｒｅｆ２の電位になる。The discharge circuit 6 is connected between the internal power supply voltage line 2 and the Vss terminal, and is turned on / off in response to the output of the second differential amplifier circuit 7. When the discharge circuit 6 is turned on, the internal power supply voltage line 2 is connected to the Vss terminal, and the current charged in the internal power supply voltage line 2 is discharged. Thereby, the internal power supply voltage IV rapidly changes to the reference voltage Vref.
The potential becomes 1 to Vref2.
【００２６】図２は、図１に示したドライバ回路３、第
１の増幅回路４、放電回路６、および第２の増幅回路７
の詳細を示す回路図である。図２を参照して、表示の簡
単化のために第１および第２の差動増幅回路については
オペアンプの記号で示し、その詳細を図３に示す。FIG. 2 shows the driver circuit 3, the first amplifier circuit 4, the discharge circuit 6, and the second amplifier circuit 7 shown in FIG.
FIG. 3 is a circuit diagram showing details of the embodiment. Referring to FIG. 2, for simplicity of display, the first and second differential amplifier circuits are indicated by operational amplifier symbols, and details thereof are shown in FIG.
【００２７】、図２において、放電回路６はＮチャンネ
ルトランジスタ６Ｎを備える。Ｎチャンネルトランジス
タ６Ｎは、そのドレイン（またはソース）が内部電源電
圧線２に接続され、そのソース（またはドレイン）が接
地端子に接続されてそのゲート電極が第２差動増幅回路
７の出力を受けるように接続される。In FIG. 2, the discharge circuit 6 includes an N-channel transistor 6N. N channel transistor 6N has its drain (or source) connected to internal power supply voltage line 2, its source (or drain) connected to the ground terminal, and its gate electrode receiving the output of second differential amplifier circuit 7. Connected.
【００２８】第１の差動増幅回路４は活性化信号ＡＣＴ
により活性化され基準電圧Ｖｒｅｆ１と内部電源電圧Ｉ
Ｖとを比較し、Ｖｒｅｆ１＞ＩＶの場合には、低レベル
の信号を出力し、Ｖｒｅｆ１＜ＩＶの場合には、高レベ
ルの信号を出力する。The first differential amplifier circuit 4 has an activation signal ACT
Activated by the reference voltage Vref1 and the internal power supply voltage I
V, and outputs a low-level signal when Vref1> IV, and outputs a high-level signal when Vref1 <IV.
【００２９】第２の差動増幅回路７は、活性化信号ＡＣ
Ｔに応答して活性化し、基準電圧Ｖｒｅｆ２と内部電源
電圧ＩＶとを比較する。第２の差動増幅回路７はＶｒｅ
ｆ２＞ＩＶの場合には、低レベルの信号を出力し、Ｖｒ
ｅｆ２＜ＩＶの場合には、高レベルの信号を出力する。The second differential amplifier circuit 7 has an activation signal AC
Activated in response to T, and compares reference voltage Vref2 with internal power supply voltage IV. The second differential amplifier circuit 7 has Vre
If f2> IV, a low-level signal is output and Vr
If ef2 <IV, a high-level signal is output.
【００３０】Ｐチャンネルトランジスタ３Ｐは、第１の
差動増幅回路４からの低レベルの信号に応答してオン
し、内部電源電圧線２を充電し、第１の差動増幅回路４
からの高レベルの信号に応答してオフし、充電を停止す
る。The P-channel transistor 3P is turned on in response to a low level signal from the first differential amplifier circuit 4, charges the internal power supply voltage line 2, and turns on the first differential amplifier circuit 4.
Turns off in response to a high level signal from, and stops charging.
【００３１】Ｎチャンネルトランジスタ６Ｎは、第２の
差動増幅回路７からの低レベルの信号に応答してオフ
し、高レベルの信号に応答してオンする。Ｎチャンネル
トランジスタ６Ｎがオンした場合には、内部電源電圧線
２と接地端子とが接続されて内部電源電圧線２の電流を
放電する。N-channel transistor 6N turns off in response to a low-level signal from second differential amplifier circuit 7, and turns on in response to a high-level signal. When N-channel transistor 6N is turned on, internal power supply voltage line 2 is connected to the ground terminal, and the current of internal power supply voltage line 2 is discharged.
【００３２】次に動作について説明する。充電初期の段
階では、第１および第２の差動増幅回路４および７の出
力はともに低レベルであり、充電用トランジスタ３Ｐは
オンし、放電用トランジスタ６Ｎはオフ状態となってい
る。すなわち内部電源電圧線２のレベルは、第１の基準
電圧Ｖｒｅｆ１のレベルにまで充電されておらず、外部
電源電圧線１から供給される外部電源電圧Ｖｃｃを入力
とする充電用トランジスタ３Ｐが内部電源電圧線１を充
電している状態である。その後内部電源電圧線１の充電
が進み、内部電源電圧ＩＶが基準電圧Ｖｒｅｆ１のレベ
ル以上になると、第１の差動増幅回路４の出力が高レベ
ルとなり、充電用トランジスタ３ＰはＯＦＦする。それ
により、内部電源電圧線２への充電は停止される。Next, the operation will be described. In the initial stage of charging, the outputs of the first and second differential amplifier circuits 4 and 7 are both at a low level, the charging transistor 3P is turned on, and the discharging transistor 6N is turned off. That is, the level of internal power supply voltage line 2 is not charged to the level of first reference voltage Vref1, and charging transistor 3P to which external power supply voltage Vcc supplied from external power supply voltage line 1 is input has internal power supply voltage Vref1. The voltage line 1 is being charged. Thereafter, charging of the internal power supply voltage line 1 proceeds, and when the internal power supply voltage IV becomes higher than the level of the reference voltage Vref1, the output of the first differential amplifier circuit 4 becomes high level, and the charging transistor 3P is turned off. Thereby, charging of internal power supply voltage line 2 is stopped.
【００３３】内部電源電圧線２が第１の基準電圧Ｖｒｅ
ｆよりも僅かに高くされ、第２の基準電圧Ｖｒｅｆ２を
越えると、第１の差動増幅回路７の出力は高レベルとな
り、Ｎチャンネルトランジスタ６Ｎはオンする。その結
果、内部電源電圧線２の充電電荷はＮチャンネルトラン
ジスタ６Ｎのドレイン−ソースを介して接地端子に流れ
る。The internal power supply voltage line 2 is connected to the first reference voltage Vre
When the voltage is slightly higher than f and exceeds the second reference voltage Vref2, the output of the first differential amplifier circuit 7 becomes high level, and the N-channel transistor 6N turns on. As a result, the charge of the internal power supply voltage line 2 flows to the ground terminal via the drain-source of the N-channel transistor 6N.
【００３４】また、前記充電の中止および放電の継続に
より、内部電源電圧ＩＶが基準電圧Ｖｒｅｆ１のレベル
以下になると、第１および第２の差動増幅回路４および
７の出力はともに低レベルとなり、充電用トランジスタ
３Ｐはオンし、放電用トランジスタ６ＮはＯＦＦする。
この結果再び充電用トランジスタ３Ｐのドレイン−ソー
スを介して内部電源電圧線２への充電が開始され、放電
用トランジスタ６Ｎによる内部電源電圧線２の放電は中
止される。When the internal power supply voltage IV becomes lower than the level of reference voltage Vref1 due to the suspension of the charging and the continuation of the discharging, the outputs of first and second differential amplifier circuits 4 and 7 both become low level, The charging transistor 3P turns on, and the discharging transistor 6N turns off.
As a result, charging of the internal power supply voltage line 2 via the drain-source of the charging transistor 3P is started again, and discharging of the internal power supply voltage line 2 by the discharging transistor 6N is stopped.
【００３５】以上の一連の動作を繰返すことにより、内
部電源電圧ＩＶを常に迅速に設定値に維持するように制
御することができる。By repeating the above-described series of operations, control can be performed such that internal power supply voltage IV is constantly maintained at the set value.
【００３６】図１ないし図３に示した電源電圧降圧回路
により得られる電圧特性を図４に示す。なお、図４にお
いて実線の波形は内部電源電圧を示し、破線は外部電源
電圧を示す。FIG. 4 shows voltage characteristics obtained by the power supply voltage step-down circuits shown in FIGS. In FIG. 4, the solid line waveform indicates the internal power supply voltage, and the broken line indicates the external power supply voltage.
【００３７】図５は、この発明の第２の実施例を示す回
路図である。図５に示す回路と図３に示す回路とが異な
るところは、Ｎチャンネルトランジスタ４３のゲート電
極にレベルシフタ回路４６が設けられ、基準電圧Ｖｒｅ
ｆのレベルが降下されていることである。レベルシフタ
回路４６はたとえば基準電圧が２．５Ｖとすると、内部
電源電圧ＩＶ（約４Ｖ）を２．５Ｖ程度に降圧する。こ
のようにすることによりカレントミラー回路で構成され
る差動増幅回路４および７の感度を上げることができ
る。FIG. 5 is a circuit diagram showing a second embodiment of the present invention. The difference between the circuit shown in FIG. 5 and the circuit shown in FIG. 3 is that a level shifter circuit 46 is provided on the gate electrode of the N-channel transistor 43 and the reference voltage Vre
That is, the level of f is lowered. Assuming that the reference voltage is 2.5 V, level shifter circuit 46 lowers internal power supply voltage IV (about 4 V) to about 2.5 V. By doing so, the sensitivity of the differential amplifier circuits 4 and 7 constituted by the current mirror circuit can be increased.
【００３８】図６はこの発明の第３の実施例を示すブロ
ック図である。図６に示す半導体記憶装置は、アクティ
ブ用の電源電圧降圧回路１００と、スタンバイ用の電源
電圧降圧回路１０１とを備える。アクティブ用の電源電
圧降圧回路１００は図１に示した電源電圧降圧回路と同
様な構成でありかつ同様な動作を行なう。スタンバイ用
の電源電圧降圧回路１０１は、アクティブ用の電源電圧
降圧回路１００と並列に設けられ、メモリセルアレイ１
０に含まれるメモリセルに記憶されたデータを保持する
ため等に用いられる。したがって、スタンバイ用の電源
電圧降圧回路１０１はアクティブ用の電源電圧降圧回路
１００よりも電流供給量が小さくされている点でのみ異
なる。アクティブ用の電源電圧降圧回路１００およびス
タンバイ用の電源電圧降圧回路１０１は、ともに図７に
示す第１および第２の差動増幅回路４および７を備えて
いる。アクティブ用の電源電圧降圧回路１００は、活性
化信号ＡＣＴにより活性化され、スタンバイ用の電源電
圧降圧回路は活性化信号／ＡＣＴにより活性化される。
つまり一方の電源電圧降圧回路を活性化した場合には、
他方の電源電圧降圧回路が非活性状態にされる。FIG. 6 is a block diagram showing a third embodiment of the present invention. The semiconductor memory device shown in FIG. 6 includes a power supply voltage step-down circuit 100 for active and a power supply voltage step-down circuit 101 for standby. Active power supply voltage step-down circuit 100 has the same configuration as power supply voltage step-down circuit shown in FIG. 1 and performs the same operation. The power supply voltage step-down circuit 101 for standby is provided in parallel with the power supply voltage step-down circuit 100 for active, and the memory cell array 1
It is used for holding data stored in a memory cell included in 0. Therefore, power supply voltage step-down circuit 101 for standby differs from power supply voltage step-down circuit 100 for active only in that the amount of current supply is smaller. Each of the active power supply voltage step-down circuit 100 and the standby power supply voltage step-down circuit 101 includes first and second differential amplifier circuits 4 and 7 shown in FIG. The active power supply voltage step-down circuit 100 is activated by an activation signal ACT, and the standby power supply voltage step-down circuit is activated by an activation signal / ACT.
That is, when one power supply voltage step-down circuit is activated,
The other power supply voltage step-down circuit is deactivated.
【００３９】それにより、それぞれの電源電圧降圧回路
に対して接地端子へのパスを設けることができ、内部電
源電圧が高くなった場合に迅速に基準電圧まで降下させ
ることができる。Thus, a path to the ground terminal can be provided for each power supply voltage step-down circuit, and when the internal power supply voltage becomes high, the voltage can be quickly lowered to the reference voltage.
【００４０】[0040]
【発明の効果】以上のようにこの発明によれば、電源電
圧降圧回路により周辺回路およびメモリアレイなどの内
部回路に入力される内部電源電圧が設定値よりも高くな
っても、常に、設定値に迅速に戻すことができるので、
内部電源電圧の安定性が増し、動作マージンおよび信頼
性が向上するという効果が得られる。As described above, according to the present invention, even if the internal power supply voltage inputted to the peripheral circuits and internal circuits such as the memory array by the power supply voltage step-down circuit becomes higher than the set value, the set value is always maintained. Can be returned quickly to
The effect of increasing the stability of the internal power supply voltage and improving the operation margin and reliability is obtained.
【図１】この発明に係る半導体記憶装置の一実施例を示
すブロック図である。FIG. 1 is a block diagram showing one embodiment of a semiconductor memory device according to the present invention.
【図２】図１に示した電源電圧降圧回路１００の詳細を
示す回路図である。FIG. 2 is a circuit diagram showing details of a power supply voltage step-down circuit 100 shown in FIG. 1;
【図３】図１に示した第１および第２の差動増幅回路の
詳細を示す回路図である。FIG. 3 is a circuit diagram showing details of first and second differential amplifier circuits shown in FIG. 1;
【図４】図１に示した電源電圧降圧回路の動作特性を示
す波形図である。FIG. 4 is a waveform chart showing operation characteristics of the power supply voltage step-down circuit shown in FIG.
【図５】この発明の第２の実施例を示す回路図である。FIG. 5 is a circuit diagram showing a second embodiment of the present invention.
【図６】この発明の第３の実施例を示す回路図である。FIG. 6 is a circuit diagram showing a third embodiment of the present invention.
【図７】図６に示す電源電圧降圧回路の第１および第２
の差動増幅回路の回路図である。FIG. 7 shows first and second power supply voltage step-down circuits shown in FIG. 6;
3 is a circuit diagram of the differential amplifier circuit of FIG.
【図８】従来の電源電圧降圧回路を備えた半導体記憶装
置のブロック図である。FIG. 8 is a block diagram of a semiconductor memory device including a conventional power supply voltage step-down circuit.
【図９】図８に示した内部降圧回路の詳細を示す回路図
である。FIG. 9 is a circuit diagram showing details of an internal voltage down converter shown in FIG. 8;
１ 外部電源電圧線 ２ 内部電源電圧線 ３ ドライバ回路 ３Ｐ Ｐチャンネルトランジスタ ４ 第１の差動増幅回路 ５ 第１の基準電圧発生回路 ６ 放電回路 ６Ｎ Ｎチャンネルトランジスタ ７ 第２の差動増幅回路 ８ 第２の基準電圧発生回路 DESCRIPTION OF SYMBOLS 1 External power supply voltage line 2 Internal power supply voltage line 3 Driver circuit 3P P-channel transistor 4 First differential amplifier circuit 5 First reference voltage generation circuit 6 Discharge circuit 6N N-channel transistor 7 Second differential amplifier circuit 8 2 reference voltage generation circuit
Claims (2)
より駆動されるメモリ回路を含む半導体装置であって、 外部電源電圧を供給する外部電源電圧線と内部電源電圧
を供給する内部電源電圧線との間をオン／オフする第１
のスイッチング手段、 前記内部電源電圧線と接地端子との間をオン／オフする
第２のスイッチング手段、 前記内部電源電圧に対応して設定される第１の基準電圧
を発生する第１の基準電圧発生手段、 前記第１の基準電圧よりも僅かに高い電位にされる第２
の基準電圧を発生する第２の基準電圧発生手段、 前記内部電源電圧が前記発生された第１の基準電圧より
も高くなると前記第１のスイッチング手段をオフ状態に
する第１の制御手段、および内部電源電圧が前記発生さ
れた第２の基準電圧よりも高くなると前記第２のスイッ
チング手段をオン状態にする第２の制御手段を含むこと
を特徴とする半導体記憶装置。1. A semiconductor device including a memory circuit driven by an internal power supply voltage obtained by stepping down an external power supply voltage, comprising: an external power supply voltage line supplying an external power supply voltage; and an internal power supply voltage line supplying an internal power supply voltage. First on / off between
Switching means for turning on / off between the internal power supply voltage line and a ground terminal; first reference voltage for generating a first reference voltage set corresponding to the internal power supply voltage Generating means for generating a second potential slightly higher than the first reference voltage;
Second reference voltage generating means for generating a reference voltage of: a first control means for turning off the first switching means when the internal power supply voltage becomes higher than the generated first reference voltage; and A semiconductor memory device, comprising: second control means for turning on the second switching means when an internal power supply voltage becomes higher than the generated second reference voltage.
より駆動されるメモリ回路を含む半導体記憶装置であっ
て、 外部電源電圧を供給する外部電源電圧線と内部電源電圧
を供給する内部電源電圧線との間をオン／オフする第１
のスイッチング手段、 前記内部電源電圧線と接地端子との間をオン／オフする
第２のスイッチング手段、 前記内部電源電圧のレベルをシフトダウンするレベルシ
フト手段、 前記シフトダウンされた内部電源電圧に対応して設定さ
れる第１の基準電圧を発生する第１の基準電圧発生手
段、 前記第１の基準電圧よりも僅かに高い電位にされる第２
の基準電圧を発生する第２の基準電圧発生手段、 前記シフトダウンされた内部電源電圧が前記発生された
第１の基準電圧よりも高くなると前記第１のスイッチン
グ手段をオフ状態にする第１の制御手段と、 前記シフトダウンされた内部電源電圧が前記発生された
第２の基準電圧よりも高くなると、前記第２のスイッチ
ング手段をオンする第２の制御手段を含むことを特徴と
する半導体記憶装置。2. A semiconductor memory device including a memory circuit driven by an internal power supply voltage obtained by stepping down an external power supply voltage, comprising: an external power supply voltage line supplying an external power supply voltage; and an internal power supply voltage line supplying an internal power supply voltage. On / off between 1st
Switching means for turning on / off between the internal power supply voltage line and a ground terminal, level shifting means for shifting down the level of the internal power supply voltage, corresponding to the shifted down internal power supply voltage A first reference voltage generating means for generating a first reference voltage set as the second reference voltage; a second reference voltage generating means for setting a potential slightly higher than the first reference voltage.
A second reference voltage generating means for generating a reference voltage, wherein the first switching means is turned off when the shifted down internal power supply voltage becomes higher than the generated first reference voltage. A semiconductor memory, comprising: control means; and second control means for turning on the second switching means when the shifted down internal power supply voltage becomes higher than the generated second reference voltage. apparatus.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175245A JP2912498B2 (en) | 1992-07-02 | 1992-07-02 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175245A JP2912498B2 (en) | 1992-07-02 | 1992-07-02 | Semiconductor storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0621377A JPH0621377A (en) | 1994-01-28 |
| JP2912498B2 true JP2912498B2 (en) | 1999-06-28 |
Family
ID=15992802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4175245A Expired - Fee Related JP2912498B2 (en) | 1992-07-02 | 1992-07-02 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2912498B2 (en) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3569310B2 (en) | 1993-10-14 | 2004-09-22 | 株式会社ルネサステクノロジ | Semiconductor storage device |
| JP2006203248A (en) * | 1994-08-04 | 2006-08-03 | Renesas Technology Corp | Semiconductor device |
| JP3707888B2 (en) * | 1996-02-01 | 2005-10-19 | 株式会社日立製作所 | Semiconductor circuit |
| KR100442495B1 (en) * | 1996-09-05 | 2004-11-26 | 주식회사 하이닉스반도체 | Internal step-down circuit, especially rapidly responding the internal voltage |
| KR100383261B1 (en) * | 2001-03-12 | 2003-05-09 | 삼성전자주식회사 | Semiconductor memory device and input signal buffer method thereof |
| KR100623614B1 (en) * | 2004-10-29 | 2006-09-19 | 주식회사 하이닉스반도체 | Internal voltage generator in semiconductor memory device |
| JP5710561B2 (en) * | 2012-08-29 | 2015-04-30 | 株式会社東芝 | Semiconductor memory device |
-
1992
- 1992-07-02 JP JP4175245A patent/JP2912498B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0621377A (en) | 1994-01-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5193198A (en) | Method and apparatus for reduced power integrated circuit operation | |
| US6549474B2 (en) | Method and circuit for regulating the output voltage from a charge pump circuit, and memory device using same | |
| US6304469B1 (en) | Charge pump circuit including level shifters for threshold voltage cancellation and clock signal boosting, and memory device using same | |
| US6990031B2 (en) | Semiconductor memory device control method and semiconductor memory device | |
| US6195307B1 (en) | Booster circuit and semiconductor memory device having the same | |
| EP1315169B1 (en) | Booster circuit for semiconductor device | |
| JPH06236686A (en) | Semiconductor device | |
| KR0151839B1 (en) | Power source circuit | |
| JPH11308855A (en) | Boosting circuit | |
| US5278798A (en) | Semiconductor memory device | |
| JP2912498B2 (en) | Semiconductor storage device | |
| KR100493599B1 (en) | Semiconductor Memory with Stabilization Circuit for Word Line Activation Voltage | |
| US20020131306A1 (en) | Reducing level shifter standby power consumption | |
| US6297690B1 (en) | Booster circuit | |
| US5563837A (en) | Semiconductor memory device with reduced consumption power and refreshing method of the same | |
| US7859135B2 (en) | Internal power supply circuit having a cascode current mirror circuit | |
| JP2000353393A (en) | Sense amplifier of semiconductor memory and semiconductor memory device | |
| JPH08205526A (en) | Internal booster circuit in semiconductor integrated circuit | |
| JP6305791B2 (en) | Power supply circuit | |
| US6744302B2 (en) | Voltage generator circuit for use in a semiconductor device | |
| JP3857241B2 (en) | Charge pump circuit with small boost power supply amplitude | |
| US6459329B1 (en) | Power supply auxiliary circuit | |
| JPH07226075A (en) | Semiconductor storage device | |
| JP3677322B2 (en) | Internal power circuit | |
| JP2865486B2 (en) | Semiconductor storage device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990330 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080409 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090409 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |