JP2911541B2 - ソネット送信信号変換装置 - Google Patents
ソネット送信信号変換装置Info
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- RGNPBRKPHBKNKX-UHFFFAOYSA-N hexaflumuron Chemical compound C1=C(Cl)C(OC(F)(F)C(F)F)=C(Cl)C=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F RGNPBRKPHBKNKX-UHFFFAOYSA-N 0.000 claims description 50
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- 230000011664 signaling Effects 0.000 abstract description 17
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/12—Arrangements providing for calling or supervisory signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
- H04J3/1605—Fixed allocated frame structures
- H04J3/1611—Synchronous digital hierarchy [SDH] or SONET
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J2203/00—Aspects of optical multiplex systems other than those covered by H04J14/05 and H04J14/07
- H04J2203/0001—Provisions for broadband connections in integrated services digital network using frames of the Optical Transport Network [OTN] or using synchronous transfer mode [STM], e.g. SONET, SDH
- H04J2203/0046—User Network Interface
- H04J2203/0048—Network termination, e.g. NT1, NT2, PBX
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Mobile Radio Communication Systems (AREA)
- Optical Communication System (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、電話機信号送信、特に各データチャンネル
用の信号ビットが互いにおよびそれらの対応したデータ
と関連するタイプの、ソネットフォーマット信号にチャ
ンネル関連信号を変換する装置に関する。
用の信号ビットが互いにおよびそれらの対応したデータ
と関連するタイプの、ソネットフォーマット信号にチャ
ンネル関連信号を変換する装置に関する。
［従来技術］ 米国のナショナルスタンダードインスティチュート
（ANSI）のT1.105（1988年）には、遠隔通信装置用の同
期光学回路網（ソネット）プロトコールが記載されてい
る。この標準はここで参照文献として引用する。ソネッ
トプロトコールは特に光送信に適用され、種々の送信レ
ベルがＭビット／秒の限定されたライン率で標準化され
ている。第１のレベルである光搬送波レベル１すなわち
OC−１は51.84Mビット／秒の率でデータを送信する。こ
の搬送波レベルは、同期送信信号レベル１すなわちSTS
−１と呼ぶ対応した電気レベルを有する。
（ANSI）のT1.105（1988年）には、遠隔通信装置用の同
期光学回路網（ソネット）プロトコールが記載されてい
る。この標準はここで参照文献として引用する。ソネッ
トプロトコールは特に光送信に適用され、種々の送信レ
ベルがＭビット／秒の限定されたライン率で標準化され
ている。第１のレベルである光搬送波レベル１すなわち
OC−１は51.84Mビット／秒の率でデータを送信する。こ
の搬送波レベルは、同期送信信号レベル１すなわちSTS
−１と呼ぶ対応した電気レベルを有する。
［発明の解決すべき課題］ この高周波搬送波レベルにアクセスするためにアクセ
スプロダクトは、低い帯域幅のキャリアがSTS−１送信
レベルに導かれるか、またはそれから抽出されることが
できるように要求される。これらのアクセスプロダクト
は、STS−１信号の成分が主信号に付加されるか、或は
それから取出されることができるノードをソネット回路
に与える。抽出された成分は、現在使用されている電話
機標準方式と両立する信号フォーマットを形成するよう
に再構成されなければならない。同様にして、付加され
た成分はソネットフォーマット中への挿入のために再構
成されたそれらの信号を有していなければならない。典
型的なSTS−１信号の補成分は1.544Mビット／秒のビッ
ト率を有するDS1信号である。28個のDS1信号はSTS−１
キャリアによって支持されることができる。DS1信号フ
ォーマット内において、付加的な24のDS0 64Kビット／
秒信号が指示されることができる。
スプロダクトは、低い帯域幅のキャリアがSTS−１送信
レベルに導かれるか、またはそれから抽出されることが
できるように要求される。これらのアクセスプロダクト
は、STS−１信号の成分が主信号に付加されるか、或は
それから取出されることができるノードをソネット回路
に与える。抽出された成分は、現在使用されている電話
機標準方式と両立する信号フォーマットを形成するよう
に再構成されなければならない。同様にして、付加され
た成分はソネットフォーマット中への挿入のために再構
成されたそれらの信号を有していなければならない。典
型的なSTS−１信号の補成分は1.544Mビット／秒のビッ
ト率を有するDS1信号である。28個のDS1信号はSTS−１
キャリアによって支持されることができる。DS1信号フ
ォーマット内において、付加的な24のDS0 64Kビット／
秒信号が指示されることができる。
ソネット送信は直列であり、合計810バイトで構成さ
れている。STS−１のフレーム構造は第１図に示されて
いる。フレームは１バイト当り８ビットづつの90列×９
行のバイトを含む。バイトの送信のシーケンスは左から
右への行から行である。フレームは、第１の３つの列に
含まれるセクションおよびラインオーバーヘッド、なら
びに87の残りの列において見られ、９個の行と接続して
783バイトを含む同期負荷エンベロープSPEを形成する負
荷に３つの部分に分割されることができる。SPEバイト
のうち９個は、パスオーバーヘッドに割当てられる。SP
Eは任意の87×９バイトエンベロープ内で始まることが
できる。典型的に、SPEは１つソネットフレーム中で始
まり、別のものの中で終わる。オーバーヘッドバイトH1
およびH2に設けられた負荷ポインタは、第１図において
Ｐ＝０として示されたSPEが始まるバイトを指す。SPE内
の情報は、実質的支流すなわちVTと呼ばれるサブSTS−
１負荷において送信される。VTには複数のレベルがある
が、しかしながら、本発明を説明するためにVTを1.5と
して扱うことのみが必要である。STS−１負荷が28個のD
S1サービスを支持する場合、1.5レベルにおける１つのV
Tは各DS1サービスに与えられる。
れている。STS−１のフレーム構造は第１図に示されて
いる。フレームは１バイト当り８ビットづつの90列×９
行のバイトを含む。バイトの送信のシーケンスは左から
右への行から行である。フレームは、第１の３つの列に
含まれるセクションおよびラインオーバーヘッド、なら
びに87の残りの列において見られ、９個の行と接続して
783バイトを含む同期負荷エンベロープSPEを形成する負
荷に３つの部分に分割されることができる。SPEバイト
のうち９個は、パスオーバーヘッドに割当てられる。SP
Eは任意の87×９バイトエンベロープ内で始まることが
できる。典型的に、SPEは１つソネットフレーム中で始
まり、別のものの中で終わる。オーバーヘッドバイトH1
およびH2に設けられた負荷ポインタは、第１図において
Ｐ＝０として示されたSPEが始まるバイトを指す。SPE内
の情報は、実質的支流すなわちVTと呼ばれるサブSTS−
１負荷において送信される。VTには複数のレベルがある
が、しかしながら、本発明を説明するためにVTを1.5と
して扱うことのみが必要である。STS−１負荷が28個のD
S1サービスを支持する場合、1.5レベルにおける１つのV
Tは各DS1サービスに与えられる。
第２図は、DS1中へのソネットバイトの負荷マッピン
グを示す。
グを示す。
SPEは、それぞれ第２図に示されているようにDS1負荷
を搬送する28個の支流に属した783バイトからなる。DS1
負荷は27バイトを有し、そのうちの24バイトはDS0チャ
ンネルを搬送する。第１のバイトはVTポインタすなわち
アドレスを搬送し、第２のバイトは使用されず、第３の
バイトはDS1負荷用の信号データを搬送する。全てのチ
ャンネルは、電話技術の分野で良く知られているように
４つの信号ビットすなわちA,B,C,Dを有する。したがっ
て、24個のチャンネルのDS1負荷に対して合計96個の信
号ビットが必要とされる。４つの信号ビットだけが各ソ
ネット信号バイトにおいて搬送され、１つの交流または
DS1に１つの信号バイトだけが存在するため、合計24個
のソネットフレームが96個の要求された信号ビットを送
信するために必要である。
を搬送する28個の支流に属した783バイトからなる。DS1
負荷は27バイトを有し、そのうちの24バイトはDS0チャ
ンネルを搬送する。第１のバイトはVTポインタすなわち
アドレスを搬送し、第２のバイトは使用されず、第３の
バイトはDS1負荷用の信号データを搬送する。全てのチ
ャンネルは、電話技術の分野で良く知られているように
４つの信号ビットすなわちA,B,C,Dを有する。したがっ
て、24個のチャンネルのDS1負荷に対して合計96個の信
号ビットが必要とされる。４つの信号ビットだけが各ソ
ネット信号バイトにおいて搬送され、１つの交流または
DS1に１つの信号バイトだけが存在するため、合計24個
のソネットフレームが96個の要求された信号ビットを送
信するために必要である。
第３図は、24個のソネットフレームのSPE内に含まれ
る負荷の送信順位を示す。簡単にするために、SPEのバ
イト数を第３図に示す。これらのバイトは、第２図に示
されるように28個の支流のそれぞれのバイト１および２
を含む各SPEの第１の２つの行、９個のパスオーバーヘ
ッドバイトおよび付加的な“固定されたスタッフ”バイ
トを含む。さらに、SPEは完全に１つのソネットフレー
ム内に位置しているように示されている。これは、各SP
Eバイトにおいて与えられる信号ビットの第３図におけ
る説明を容易にする。したがって、第３図に示された各
フレームの第１の行は信号行であり、各支流に対してバ
イト数３を含む。送信順位はフレームのそれぞれの下位
の行において左から右へ進む。したがって、支流０乃至
27に対する４つの信号ビットを含むバイトは連続的に送
信され、その後各支流に対するチャンネル０用のデータ
が送信され、チャンネル23用のデータの送信までその他
のチャンネル用のデータによって後続される。
る負荷の送信順位を示す。簡単にするために、SPEのバ
イト数を第３図に示す。これらのバイトは、第２図に示
されるように28個の支流のそれぞれのバイト１および２
を含む各SPEの第１の２つの行、９個のパスオーバーヘ
ッドバイトおよび付加的な“固定されたスタッフ”バイ
トを含む。さらに、SPEは完全に１つのソネットフレー
ム内に位置しているように示されている。これは、各SP
Eバイトにおいて与えられる信号ビットの第３図におけ
る説明を容易にする。したがって、第３図に示された各
フレームの第１の行は信号行であり、各支流に対してバ
イト数３を含む。送信順位はフレームのそれぞれの下位
の行において左から右へ進む。したがって、支流０乃至
27に対する４つの信号ビットを含むバイトは連続的に送
信され、その後各支流に対するチャンネル０用のデータ
が送信され、チャンネル23用のデータの送信までその他
のチャンネル用のデータによって後続される。
９個のオーバーヘッドバイト（示されていない）があ
るために、各支流のバイト１および２並びにSPE中の付
加的な使用されない“固定スタッフ”バイトは、SPEバ
イト60によりスタートし、バイト87まで連続する。各ソ
ネット信号バイトの内容は以下の通りである。
るために、各支流のバイト１および２並びにSPE中の付
加的な使用されない“固定スタッフ”バイトは、SPEバ
イト60によりスタートし、バイト87まで連続する。各ソ
ネット信号バイトの内容は以下の通りである。
上記において、S1,S2,S3およびS4は、第３図において
信号バイトで示された４つのビットのセットに対応した
信号ビットである。したがって、連続したフレームのソ
ネット信号行において送信された信号ビットは全てＡビ
ット、全てＢビット、全てＣビットおよび全てＤビット
の順で送信され、そのビットはそれらの対応したチャン
ネルデータとは関連しておらず、チャンネルからのＡ、
Ｂ、ＣおよびＤビットは互いに関連していない。
信号バイトで示された４つのビットのセットに対応した
信号ビットである。したがって、連続したフレームのソ
ネット信号行において送信された信号ビットは全てＡビ
ット、全てＢビット、全てＣビットおよび全てＤビット
の順で送信され、そのビットはそれらの対応したチャン
ネルデータとは関連しておらず、チャンネルからのＡ、
Ｂ、ＣおよびＤビットは互いに関連していない。
一般に使用される電話機信号システムは、チャンネル
データ内のインバンドで信号ビットが送信されるシステ
ムを含む、別のシステムは分離した信号チャンネルにお
いて信号ビットを送信する。しかしながら、ほとんどの
場合、チャンネル用の信号ビットは互いに関連している
か、或はチャンネルデータと関連されて送信される。し
たがって、低レベルの電話送信ラインから信号情報を取
出し、第３図に示されたソネットフォーマットへのビッ
トの挿入を容易にするフォーマットに信号ビットを再構
成することができるシステムが要求されていた。合計2,
688個の信号ビットはソネットSTS−１キャリアで送信さ
れなければならず、これらのビットはSTS−１送信レベ
ルによって支持された28個のDS1キャリアの24個のチャ
ンネルのそれぞれから累積されなければならず、各チャ
ンネルはＡ、Ｂ、ＣおよびＤの信号ビットを有する。標
準方式の信号フォーマットからソネットフォーマットに
信号データを変換する問題に対する解決方法は知られて
いない。
データ内のインバンドで信号ビットが送信されるシステ
ムを含む、別のシステムは分離した信号チャンネルにお
いて信号ビットを送信する。しかしながら、ほとんどの
場合、チャンネル用の信号ビットは互いに関連している
か、或はチャンネルデータと関連されて送信される。し
たがって、低レベルの電話送信ラインから信号情報を取
出し、第３図に示されたソネットフォーマットへのビッ
トの挿入を容易にするフォーマットに信号ビットを再構
成することができるシステムが要求されていた。合計2,
688個の信号ビットはソネットSTS−１キャリアで送信さ
れなければならず、これらのビットはSTS−１送信レベ
ルによって支持された28個のDS1キャリアの24個のチャ
ンネルのそれぞれから累積されなければならず、各チャ
ンネルはＡ、Ｂ、ＣおよびＤの信号ビットを有する。標
準方式の信号フォーマットからソネットフォーマットに
信号データを変換する問題に対する解決方法は知られて
いない。
本発明が構成されたシステムにおいて、16ビットの内
部バイトが各チャンネルに対して使用され、各ビットは
並列バイスの分離ライン上で与えられた。このようにし
て、各クロックパルスに対してチャンネル情報の完全な
バイトが得られた。16ビットバイトに対する内部信号フ
ォーマットは以下のようにソネットデータバイトに比較
される。
部バイトが各チャンネルに対して使用され、各ビットは
並列バイスの分離ライン上で与えられた。このようにし
て、各クロックパルスに対してチャンネル情報の完全な
バイトが得られた。16ビットバイトに対する内部信号フ
ォーマットは以下のようにソネットデータバイトに比較
される。
内部バイトは、ビットが直接ソネットデータバイトに
変換されることができるデータの８ビット全てを含んで
いることに留意すべきである。信号ビットＡ、Ｂ、Ｃお
よびＤはデータバンドからはずされて位置され、したが
って送信データを劣化しない。
変換されることができるデータの８ビット全てを含んで
いることに留意すべきである。信号ビットＡ、Ｂ、Ｃお
よびＤはデータバンドからはずされて位置され、したが
って送信データを劣化しない。
STS−１ソネットフォーマットは672個のデータチャン
ネルを扱い、それぞれ合計2,688個の信号ビットに対し
てABCD信号を有する。これらのビットは内部125μ／秒
フレーム時間ごとに利用でき、４つのアウトバンドビッ
ト位置において与えられる。内部データと同じバイトで
与えられたこれらの信号ビットは内部バイトから取出さ
れ、ソネットフォーマットへの挿入のために再構成され
なければならない。
ネルを扱い、それぞれ合計2,688個の信号ビットに対し
てABCD信号を有する。これらのビットは内部125μ／秒
フレーム時間ごとに利用でき、４つのアウトバンドビッ
ト位置において与えられる。内部データと同じバイトで
与えられたこれらの信号ビットは内部バイトから取出さ
れ、ソネットフォーマットへの挿入のために再構成され
なければならない。
STS−１送信レベルに対する補成分を取出して付加す
るために使用されるアクセスプロダクトは付加・ドロッ
プマルチプレクサおよび終端マルチプレクサの両方を含
む。終端マルチプレクサはSTS−１から全てのデータを
受信して読取し、復帰パスにおいて新しいデータを挿入
する。しかしながら、付加ドロップマルチプレクサはST
S−１ラインで運ばれたに任意の数のチャンネルの取出
しおよび、または付加を促進するため特殊な問題をもた
らす。したがって、いくつかのチャンネルは直接的に付
加・ドロップマルチプレクサを通過し、一方いくつかの
チャンネルは取出され、その他のチャンネルは付加され
る。受信されたチャンネル信号は全て内部フォーマット
に変換される。したがって、通過チャンネルは、内部フ
ォーマットにおいて与えられたアウトバンド信号からソ
ネット信号フォーマットを再構成することによって付加
チャンネルと同様に処理されることができる。しかしな
がら、これらは信号がアクセスプロダクトによって処理
されたときには通過チャンネル不要な遅延を引起こす。
この遅延は各支流信号バイトにマルチプレクサを通過さ
せ、付加される信号ビットを重ねて書込むことによって
防止されなければならない。
るために使用されるアクセスプロダクトは付加・ドロッ
プマルチプレクサおよび終端マルチプレクサの両方を含
む。終端マルチプレクサはSTS−１から全てのデータを
受信して読取し、復帰パスにおいて新しいデータを挿入
する。しかしながら、付加ドロップマルチプレクサはST
S−１ラインで運ばれたに任意の数のチャンネルの取出
しおよび、または付加を促進するため特殊な問題をもた
らす。したがって、いくつかのチャンネルは直接的に付
加・ドロップマルチプレクサを通過し、一方いくつかの
チャンネルは取出され、その他のチャンネルは付加され
る。受信されたチャンネル信号は全て内部フォーマット
に変換される。したがって、通過チャンネルは、内部フ
ォーマットにおいて与えられたアウトバンド信号からソ
ネット信号フォーマットを再構成することによって付加
チャンネルと同様に処理されることができる。しかしな
がら、これらは信号がアクセスプロダクトによって処理
されたときには通過チャンネル不要な遅延を引起こす。
この遅延は各支流信号バイトにマルチプレクサを通過さ
せ、付加される信号ビットを重ねて書込むことによって
防止されなければならない。
本発明の主要な目的は、ソネットSTS−１送信インタ
ーフェイスに信号変換装置に提供することである。
ーフェイスに信号変換装置に提供することである。
本発明の別の目的は、ソネットフレームへの挿入用ソ
ネットフォーマットにチャンネル関連信号を再構成する
装置を提供することである。
ネットフォーマットにチャンネル関連信号を再構成する
装置を提供することである。
本発明の別の目的は、ソネット信号にプロダクトを通
過させ、一方アクセスプロダクトにより付加されたチャ
ンネルに関する信号送信の際にマルチプレクスするソネ
ットアクセスプロダクトを提供することである。
過させ、一方アクセスプロダクトにより付加されたチャ
ンネルに関する信号送信の際にマルチプレクスするソネ
ットアクセスプロダクトを提供することである。
本発明の別の目的は、付加・ドロップマルチプレクサ
および終端マルチプレクサの両アクセスプロダクトで使
用できる信号変換装置を提供することである。
および終端マルチプレクサの両アクセスプロダクトで使
用できる信号変換装置を提供することである。
本発明の別の目的は、選択されたチャンネル用の信号
に変換装置を通過させ、一方別のチャンネルに対する信
号送信の際にマルチプレクスするプロセッサによって提
供されることができる信号変換装置を提供することであ
る。
に変換装置を通過させ、一方別のチャンネルに対する信
号送信の際にマルチプレクスするプロセッサによって提
供されることができる信号変換装置を提供することであ
る。
本発明の別の目的は、通過チャンネルの信号にアクセ
スプロダクトを通過せずに通過させる信号変換装置を提
供することである。
スプロダクトを通過せずに通過させる信号変換装置を提
供することである。
［課題解決のための手段］ 本発明は、８ビットソネットバイトで使用するために
チャンネル関連信号として供給された電話信号に信号フ
ォーマットに変換する信号変換装置に関する。内部16ビ
ットのバイトフォーマットは各チャンネル（DS0）時間
スロットで利用できる４つの信号ビットを形成する。内
部125μ／秒フレームの全てにおいて、2,688個の信号ビ
ットが利用することができるが、112個だけがソネット
フレーム中への挿入に必要とされる。
チャンネル関連信号として供給された電話信号に信号フ
ォーマットに変換する信号変換装置に関する。内部16ビ
ットのバイトフォーマットは各チャンネル（DS0）時間
スロットで利用できる４つの信号ビットを形成する。内
部125μ／秒フレームの全てにおいて、2,688個の信号ビ
ットが利用することができるが、112個だけがソネット
フレーム中への挿入に必要とされる。
終端マルチプレクサ適用において、信号ビットはソネ
ットフレームの各信号バイトに与えられる。付加・ドロ
ップマルチプレクサにおいて、ソネット送信ラインに付
加されたチャンネル用の信号ビットだけが挿入され、一
方他のチャンネル用の信号ビットはマルチプレクサを通
過させられる。したがって、通過チャンネル用の信号ビ
ットは変換装置を通過するだけであり、一方付加チャン
ネル用の信号ビットはソネットフレームに信号ビットを
供給するように通過チャンネルにより多重化される。
ットフレームの各信号バイトに与えられる。付加・ドロ
ップマルチプレクサにおいて、ソネット送信ラインに付
加されたチャンネル用の信号ビットだけが挿入され、一
方他のチャンネル用の信号ビットはマルチプレクサを通
過させられる。したがって、通過チャンネル用の信号ビ
ットは変換装置を通過するだけであり、一方付加チャン
ネル用の信号ビットはソネットフレームに信号ビットを
供給するように通過チャンネルにより多重化される。
回路網制御プロセッサによって与えられたメモリは、
チャンネルが付加チャンネルまたは通過チャンネルかを
示すように、各チャンネルに１ビットづつ蓄積する。こ
のメモリは、通過チャンネルに対する信号または付加チ
ャンネルに対する信号を選択するマルチプレクサを制御
するためにアドレスされる。
チャンネルが付加チャンネルまたは通過チャンネルかを
示すように、各チャンネルに１ビットづつ蓄積する。こ
のメモリは、通過チャンネルに対する信号または付加チ
ャンネルに対する信号を選択するマルチプレクサを制御
するためにアドレスされる。
各フレーム期間において、選択されたアウトバンド信
号ビットはソネットフォーマットにおいて４つの出力ビ
ットを供給するために４つのシフトレジスタにシフトさ
れる。これらの出力ビットは、適切なソネット信号バイ
トへの挿入のために出力を供給するようにソネットバイ
トの通過信号ビットにより多重化される。
号ビットはソネットフォーマットにおいて４つの出力ビ
ットを供給するために４つのシフトレジスタにシフトさ
れる。これらの出力ビットは、適切なソネット信号バイ
トへの挿入のために出力を供給するようにソネットバイ
トの通過信号ビットにより多重化される。
［実施例］ 第４図は付加・ドロップマルチプレクサ10の機能を示
し、STS−１レベルの送信がソネットフォーマット中の
入力12で受信され、一方そこに含まれる補成分はDS1/DS
0インターフェイス回路への接続のために出力14におい
て与えられる。STS−１ソネット送信に通過されるチャ
ンネルは、DS1/DS0フォーマット中の入力16において与
えられる。ソネットフレームは付加・ドロップマルチプ
レクサを通って出力18に通過させられ、入力16で与えら
れた付加チャンネルは付加チャンネルが受信されたソネ
ットフォーマットのチャンネルと通過するようにソネッ
トチャンネルによりマルチプレクスされる。終端マルチ
プレクサにおいて、全てのチャンネルが出力14に与えら
れ、また全チャンネルが入力16に与えられ、入力12から
出力18に通過するチャンネルはない。
し、STS−１レベルの送信がソネットフォーマット中の
入力12で受信され、一方そこに含まれる補成分はDS1/DS
0インターフェイス回路への接続のために出力14におい
て与えられる。STS−１ソネット送信に通過されるチャ
ンネルは、DS1/DS0フォーマット中の入力16において与
えられる。ソネットフレームは付加・ドロップマルチプ
レクサを通って出力18に通過させられ、入力16で与えら
れた付加チャンネルは付加チャンネルが受信されたソネ
ットフォーマットのチャンネルと通過するようにソネッ
トチャンネルによりマルチプレクスされる。終端マルチ
プレクサにおいて、全てのチャンネルが出力14に与えら
れ、また全チャンネルが入力16に与えられ、入力12から
出力18に通過するチャンネルはない。
第５図は、入力12で受信されたソネットフレームの信
号に第４図の入力16で付加されたチャンネルに含まれる
信号をマッピングするための信号変換装置のブロック図
を示す。STS−１送信は第１図に示されたフレーム中で
フォーマットされる。ソネットフレームのSPEは第３図
に示されたような部分で構成される。第４図の入力16で
与えられた付加チャンネルは16ビットワードとしてフォ
ーマットされる。
号に第４図の入力16で付加されたチャンネルに含まれる
信号をマッピングするための信号変換装置のブロック図
を示す。STS−１送信は第１図に示されたフレーム中で
フォーマットされる。ソネットフレームのSPEは第３図
に示されたような部分で構成される。第４図の入力16で
与えられた付加チャンネルは16ビットワードとしてフォ
ーマットされる。
終端マルチプレクサにおいて、全チャンネルは入力16
で与えられ、したがって125μ／秒の信号内部フレーム
期間に2,688の信号バイトが利用されることができ、そ
のうち112が出力18で出力されたソネットフォーマット
との各信号行に挿入されるために選択される。
で与えられ、したがって125μ／秒の信号内部フレーム
期間に2,688の信号バイトが利用されることができ、そ
のうち112が出力18で出力されたソネットフォーマット
との各信号行に挿入されるために選択される。
第５図に示された信号変換装置は、258×４ビットメ
モリとして構成されたランダムアクセスメモリ（RAM）2
0を含み、そのうちの192の位置がSTS−１レベルで送信
された各チャンネルに対して１ビットづつデータの672
ビットを蓄積するために使用される。RAM20はアドレス
バス22に接続された８つのアドレス入力、書込みエネー
ブル入力24、データバス26に接続された４つのデータ入
力および出力バス28に接続された４つのデータ出力を含
む。RAM20の内容は表１に示されており、168個のRAMア
ドレスが合計672ビットを各チャンネルに１つづつ蓄積
するためにどのように使用されるかを示す。任意のビッ
トの論理レベルはチャンネルが付加されるか、或は通過
させられるかを示す。
モリとして構成されたランダムアクセスメモリ（RAM）2
0を含み、そのうちの192の位置がSTS−１レベルで送信
された各チャンネルに対して１ビットづつデータの672
ビットを蓄積するために使用される。RAM20はアドレス
バス22に接続された８つのアドレス入力、書込みエネー
ブル入力24、データバス26に接続された４つのデータ入
力および出力バス28に接続された４つのデータ出力を含
む。RAM20の内容は表１に示されており、168個のRAMア
ドレスが合計672ビットを各チャンネルに１つづつ蓄積
するためにどのように使用されるかを示す。任意のビッ
トの論理レベルはチャンネルが付加されるか、或は通過
させられるかを示す。
RAM20は、どのチャンネルがマルチプレクサ10により
付加されるかを指示するシステム構造に応じて回路網制
御プロセッサ（示されていない）から負荷される。RAM
はパワーアップ後に終端マルチレクサ（全てのチャンネ
ルが付加される）用に構成されるように初期化される。
メモリ中に書込まれるデータは入力30で供給され、４つ
の反転されたビットすなわち回路制御プロセッサ供給回
路網から得られるデータの13個のビット並列バスのビッ
ト４−７を含む。インバータ32は、反転されないビット
がメモリに書込まれるように受信された各ビットを反転
するために入力30とバス26との間に接続されている。メ
モリと回路網制御プロセッサとの間のデータパス制限の
ために、メモリマップは、１フレーム当り４つのビット
によってのみ更新されることができる。
付加されるかを指示するシステム構造に応じて回路網制
御プロセッサ（示されていない）から負荷される。RAM
はパワーアップ後に終端マルチレクサ（全てのチャンネ
ルが付加される）用に構成されるように初期化される。
メモリ中に書込まれるデータは入力30で供給され、４つ
の反転されたビットすなわち回路制御プロセッサ供給回
路網から得られるデータの13個のビット並列バスのビッ
ト４−７を含む。インバータ32は、反転されないビット
がメモリに書込まれるように受信された各ビットを反転
するために入力30とバス26との間に接続されている。メ
モリと回路網制御プロセッサとの間のデータパス制限の
ために、メモリマップは、１フレーム当り４つのビット
によってのみ更新されることができる。
RAM制御回路34は端子36から回路制御プロセッサから
の制御情報の13個の反転ビットを受信する。RAM制御回
路34への別の入力は３つの最小桁の反転ビットすなわち
H4ソネットパスオーバーヘッドバイトのビット0,4およ
び５を含み、そのビットは端子38上で与えられる。５つ
の反転アドレスビットは端子40上で与えられる。これら
のビットは、現在送信されているSPEのバイト数を表す1
0ビットアドレスのビット５−９である。アドレスビッ
トは、第１のSPEバイトを識別する負荷ポインタに対し
て同期される。リセット信号は端子42上で供給される。
端子44および48は16MHzおよび8MHzのクロック信号をそ
れぞれ受信する。RAM制御回路34の入力50および52はフ
リップフロップ54の出力に接続され、端子44および48に
それぞれ接続された16MHzおよび8MHzのクロックを受信
するように接続されている。フリップフロップ54はまた
ソネットフレーム中の２つの連続したオーバーヘッドバ
イトから得られた書込みエネーブル信号（LE）を端子56
から受信する。RAM制御回路34は、RAM20に接続されたバ
ス22に８つのアドレスビットを供給するアドレス出力58
を有する。RAM制御回路34の出力60は、RAM20の入力24に
接続される書込みエネーブル信号を供給する。
の制御情報の13個の反転ビットを受信する。RAM制御回
路34への別の入力は３つの最小桁の反転ビットすなわち
H4ソネットパスオーバーヘッドバイトのビット0,4およ
び５を含み、そのビットは端子38上で与えられる。５つ
の反転アドレスビットは端子40上で与えられる。これら
のビットは、現在送信されているSPEのバイト数を表す1
0ビットアドレスのビット５−９である。アドレスビッ
トは、第１のSPEバイトを識別する負荷ポインタに対し
て同期される。リセット信号は端子42上で供給される。
端子44および48は16MHzおよび8MHzのクロック信号をそ
れぞれ受信する。RAM制御回路34の入力50および52はフ
リップフロップ54の出力に接続され、端子44および48に
それぞれ接続された16MHzおよび8MHzのクロックを受信
するように接続されている。フリップフロップ54はまた
ソネットフレーム中の２つの連続したオーバーヘッドバ
イトから得られた書込みエネーブル信号（LE）を端子56
から受信する。RAM制御回路34は、RAM20に接続されたバ
ス22に８つのアドレスビットを供給するアドレス出力58
を有する。RAM制御回路34の出力60は、RAM20の入力24に
接続される書込みエネーブル信号を供給する。
信号メモリ62は、ソネットフォーマットに蓄積された
ビットを多重化当する前に信号ビットを蓄積するために
設けられる。信号メモリ62は、信号ビットがチャンネル
データと同じバイト中である内部16ビットバイトから４
つの並列ライン上でA,B,CおよびＤ信号ビットを受信す
るように接続された入力64を有する。信号ビットはビッ
ト８−11であり、上記には内部バイト中で示されてい
る。入力66は、H4パスオーバーヘッドバイトの２つの最
大桁ビットすなわちビット６および７を受信するように
接続されている。入力68は４つの時間を定められた書込
みエネーブル信号を受信し、一方入力70は同じ４つの書
込みエネーブル信号の反転したものを受信する。入力72
はインバータ74を介して反転した8MHzクロック信号を受
信し、一方入力76は反転した16MHzクロック信号を受信
する。信号メモリ62は４ビットバスに出力78で４ビット
出力を供給する。
ビットを多重化当する前に信号ビットを蓄積するために
設けられる。信号メモリ62は、信号ビットがチャンネル
データと同じバイト中である内部16ビットバイトから４
つの並列ライン上でA,B,CおよびＤ信号ビットを受信す
るように接続された入力64を有する。信号ビットはビッ
ト８−11であり、上記には内部バイト中で示されてい
る。入力66は、H4パスオーバーヘッドバイトの２つの最
大桁ビットすなわちビット６および７を受信するように
接続されている。入力68は４つの時間を定められた書込
みエネーブル信号を受信し、一方入力70は同じ４つの書
込みエネーブル信号の反転したものを受信する。入力72
はインバータ74を介して反転した8MHzクロック信号を受
信し、一方入力76は反転した16MHzクロック信号を受信
する。信号メモリ62は４ビットバスに出力78で４ビット
出力を供給する。
信号メモリデコーダ80は、制御信号が出力82および84
上で与えられる信号メモリ62用の制御信号を発生するた
めに設けられる。出力82は４つの時間を定められた書込
みエネーブル信号を供給し、一方出力84は出力82で供給
された信号の反転したものを供給する。信号メモリデコ
ーダは端子44から16MHzのクロック信号を、また入力48
から8MHzのクロック信号を受信する。入力86はSPEの荷
重バイトアドレスに対応した10個のアドレスビットを受
信する。端子40上の反転したアドレスビットはこれらの
アドレスビットのビット５−９から得られる。入力88
は、SPE期間中高レベルに維持されている単一のバイト
である荷重インジケータ信号を受信する。入力90はバイ
トが０、４および５を付されたパスオーバーヘッドのH4
バイトの最小桁のビットに対応した３つのビットを受信
する。
上で与えられる信号メモリ62用の制御信号を発生するた
めに設けられる。出力82は４つの時間を定められた書込
みエネーブル信号を供給し、一方出力84は出力82で供給
された信号の反転したものを供給する。信号メモリデコ
ーダは端子44から16MHzのクロック信号を、また入力48
から8MHzのクロック信号を受信する。入力86はSPEの荷
重バイトアドレスに対応した10個のアドレスビットを受
信する。端子40上の反転したアドレスビットはこれらの
アドレスビットのビット５−９から得られる。入力88
は、SPE期間中高レベルに維持されている単一のバイト
である荷重インジケータ信号を受信する。入力90はバイ
トが０、４および５を付されたパスオーバーヘッドのH4
バイトの最小桁のビットに対応した３つのビットを受信
する。
出力マルチプレクサ92は、付加・ドロップマルチプレ
クサを通過するソネットチャンネルの信号ビットと共に
信号メモリ62に蓄積された信号ビットを多重化するため
に設けられている。入力94は、第３図に示されたソネッ
トフレームのソネット信号バイトの４つの信号ビットす
なわちビット２−５を受信するように接続されている。
入力96は蓄積された信号ビットを受信するために信号メ
モリの出力78に接続されている。入力98は、出力マルチ
プレクサ92用の制御信号を受信するためにRAM20の出力
においてバス28に接続されている。出力マルチプレクサ
92は、第３図に示されているようにSPEの信号行へ挿入
するために４つの並列信号ビットを供給する出力100を
有する。
クサを通過するソネットチャンネルの信号ビットと共に
信号メモリ62に蓄積された信号ビットを多重化するため
に設けられている。入力94は、第３図に示されたソネッ
トフレームのソネット信号バイトの４つの信号ビットす
なわちビット２−５を受信するように接続されている。
入力96は蓄積された信号ビットを受信するために信号メ
モリの出力78に接続されている。入力98は、出力マルチ
プレクサ92用の制御信号を受信するためにRAM20の出力
においてバス28に接続されている。出力マルチプレクサ
92は、第３図に示されているようにSPEの信号行へ挿入
するために４つの並列信号ビットを供給する出力100を
有する。
第６図を参照すると、RAM制御回路34の概略図が示さ
れている。入力102は、所望のシステム形態にしがって
付加・ドロップマルチプレクサによって付加されるべき
チャンネルのアドレスをビットが識別する回路網制御プ
ロセッサからビット０−11を受信するために第５図に示
された端子36に接続されている。受信されたビットは３
つの最大桁ビットすなわちビット９、10および11がマル
チプレクサとして機能するゲート構造104に向けられる
ように分配される。４つの最小桁ビットすなわち、０、
１、２および３およびビット８は、マルチプレクサとし
て機能するゲート構造106の入力に向けられる。これら
の信号はRAM20に書込みアドレスに供給する。入力38に
おいて供給された信号は、RAM20に供給される最大桁ア
ドレスビット用の読取りアドレス信号として機能する。
これらのアドレス信号は、書込まれるべきSTS−１送信
のフレームを識別する。
れている。入力102は、所望のシステム形態にしがって
付加・ドロップマルチプレクサによって付加されるべき
チャンネルのアドレスをビットが識別する回路網制御プ
ロセッサからビット０−11を受信するために第５図に示
された端子36に接続されている。受信されたビットは３
つの最大桁ビットすなわちビット９、10および11がマル
チプレクサとして機能するゲート構造104に向けられる
ように分配される。４つの最小桁ビットすなわち、０、
１、２および３およびビット８は、マルチプレクサとし
て機能するゲート構造106の入力に向けられる。これら
の信号はRAM20に書込みアドレスに供給する。入力38に
おいて供給された信号は、RAM20に供給される最大桁ア
ドレスビット用の読取りアドレス信号として機能する。
これらのアドレス信号は、書込まれるべきSTS−１送信
のフレームを識別する。
入力40はマルチプレクサ106に読取りアドレスビット
を供給し、このビットはSPE中の特定の荷重列に応答す
る。入力50および52は、何時書込みおよび読取り機能が
RAM20において行われるべきかを示すために制御ビット
を供給する。これらのビットに応答して、マルチプレク
サ104および106はアドレス用の最大桁および最小桁のビ
ットをそれぞれRAM20に供給する出力端子108および110
に書込みまたは読取りアドレスビットのいずれかを出力
する。出力108および110は第５図に示された出力58に接
続されている。入力112はビットがRAM20への書込み制御
するために付加的な書込み信号を供給する回路網制御プ
ロセッサからビット12を受信するために第５図に示され
た端子36に接続されている。この書込み信号は、付加・
ドロップマルチプレクサ用の新しい付加チャンネルのRA
M20への書込みをエネーブルするために出力60での書込
みストローブを行うフリップフロップ114を介してクロ
ックされる。SPEの信号行中、読取りアドレスは、適切
なデータが出力マルチプレクサ92を制御してソネット信
号に付加チャンネル用の信号を付加するようにRAM20か
ら読取られるようにマルチプレクサ104および106によっ
て供給される。
を供給し、このビットはSPE中の特定の荷重列に応答す
る。入力50および52は、何時書込みおよび読取り機能が
RAM20において行われるべきかを示すために制御ビット
を供給する。これらのビットに応答して、マルチプレク
サ104および106はアドレス用の最大桁および最小桁のビ
ットをそれぞれRAM20に供給する出力端子108および110
に書込みまたは読取りアドレスビットのいずれかを出力
する。出力108および110は第５図に示された出力58に接
続されている。入力112はビットがRAM20への書込み制御
するために付加的な書込み信号を供給する回路網制御プ
ロセッサからビット12を受信するために第５図に示され
た端子36に接続されている。この書込み信号は、付加・
ドロップマルチプレクサ用の新しい付加チャンネルのRA
M20への書込みをエネーブルするために出力60での書込
みストローブを行うフリップフロップ114を介してクロ
ックされる。SPEの信号行中、読取りアドレスは、適切
なデータが出力マルチプレクサ92を制御してソネット信
号に付加チャンネル用の信号を付加するようにRAM20か
ら読取られるようにマルチプレクサ104および106によっ
て供給される。
したがって、RAM20内のデータは、RAM制御装置34から
受信されたアドレス信号および端子56からのフレームア
ドレスカウンタから受信された書込みエネーブル信号LE
にしたがって特定の書込み期間中１フレーム辺り４ビッ
トづつ更新される。アドレスマルチプレクサ104および1
06は、４クロック期間中に書込みアドレスを出力し、一
方書込みストローブが４クロック期間のうち第３の期間
に発生される。読取りアドレスは、SPEの信号行が送信
されたとき出力される。
受信されたアドレス信号および端子56からのフレームア
ドレスカウンタから受信された書込みエネーブル信号LE
にしたがって特定の書込み期間中１フレーム辺り４ビッ
トづつ更新される。アドレスマルチプレクサ104および1
06は、４クロック期間中に書込みアドレスを出力し、一
方書込みストローブが４クロック期間のうち第３の期間
に発生される。読取りアドレスは、SPEの信号行が送信
されたとき出力される。
第７図を参照すると、信号メモリ回路62が概略的に示
されている。信号メモリ回路62は、マルチプレクサ115
および28個の支流用の信号にそれぞれ対応した28個の信
号ビットを蓄積するための４つの28ビットシフトレジス
タ116を具備している。
されている。信号メモリ回路62は、マルチプレクサ115
および28個の支流用の信号にそれぞれ対応した28個の信
号ビットを蓄積するための４つの28ビットシフトレジス
タ116を具備している。
第８図はシフトレジスタ116の概略図であり、28個の
フリッフロップが28個の信号ビットを蓄積してシフトす
るために使用される。第11図には、第８図に示された各
フリップフロップの構造が示されている。
フリッフロップが28個の信号ビットを蓄積してシフトす
るために使用される。第11図には、第８図に示された各
フリップフロップの構造が示されている。
第７図において、端子118は第５図に示された信号メ
モリ回路62の入力68に接続され、各シフトレジスタ116
の入力SI用のシフト信号を受信する。同様に、端子120
は第５図に示された入力70に接続され、各シフトレジス
タ116の入力SI＊用の反転されたシフト信号を受信す
る。
モリ回路62の入力68に接続され、各シフトレジスタ116
の入力SI用のシフト信号を受信する。同様に、端子120
は第５図に示された入力70に接続され、各シフトレジス
タ116の入力SI＊用の反転されたシフト信号を受信す
る。
４つの28ビットシフトレジスタ116は、ソネットフレ
ームのSPEにおいて送信されるべき信号情報の112ビット
を蓄積する。各シフトレジスタ２は28個の支流すなわち
特定のソネットフレームに対して同じチャンネル信号ビ
ットを蓄積し、１つのレジスタはチャネル０に対して全
てのＡビットを蓄積する。出力78において供給された４
つのレジスタ出力は、ソネット信号バイトのS1乃至S4ビ
ットに、また第３図に示された信号ビットにも応答す
る。マルチプレクサ115は、入力66で供給されたビット
にしたがってその入力で供給されたＡ、Ｂ、ＣおよびＤ
信号ビットの１つを選択するために使用され、24フレー
ムソネットスーパーフレームのどの相が送信されている
のかを識別する。マルチプレクサ115の設定は６つのソ
ネットフレームに対するものと同じである。表２におい
て、シフトレジスタの負荷中に生じるフレーム番号と信
号ビットとの関係が示されている。
ームのSPEにおいて送信されるべき信号情報の112ビット
を蓄積する。各シフトレジスタ２は28個の支流すなわち
特定のソネットフレームに対して同じチャンネル信号ビ
ットを蓄積し、１つのレジスタはチャネル０に対して全
てのＡビットを蓄積する。出力78において供給された４
つのレジスタ出力は、ソネット信号バイトのS1乃至S4ビ
ットに、また第３図に示された信号ビットにも応答す
る。マルチプレクサ115は、入力66で供給されたビット
にしたがってその入力で供給されたＡ、Ｂ、ＣおよびＤ
信号ビットの１つを選択するために使用され、24フレー
ムソネットスーパーフレームのどの相が送信されている
のかを識別する。マルチプレクサ115の設定は６つのソ
ネットフレームに対するものと同じである。表２におい
て、シフトレジスタの負荷中に生じるフレーム番号と信
号ビットとの関係が示されている。
選択された信号ビットは４つのシフトレジスタの全て
の入力に与えられるが、信号ビットは端子118からシフ
ト信号を受信するシフトレジスタの１つだけに負荷され
る。４つの連続したチャンネルに対する信号ビットが入
力64で与えられると、選択されたビットはフレーム23の
期間中チャンネル０−３に対するＡ信号ビットが表２に
示されるように連続的に各シフトレジスタ116にシフト
されるように連続的にレジスタ116にシフトされる。
の入力に与えられるが、信号ビットは端子118からシフ
ト信号を受信するシフトレジスタの１つだけに負荷され
る。４つの連続したチャンネルに対する信号ビットが入
力64で与えられると、選択されたビットはフレーム23の
期間中チャンネル０−３に対するＡ信号ビットが表２に
示されるように連続的に各シフトレジスタ116にシフト
されるように連続的にレジスタ116にシフトされる。
ソネット信号行中、４つのレジスタの全ては付勢され
て、信号ビットが連続的な各支流に対するソネットフレ
ーム中に書込まれるようにシフトされる。レジスタから
の信号読取りシーケンスは表３に示されている。
て、信号ビットが連続的な各支流に対するソネットフレ
ーム中に書込まれるようにシフトされる。レジスタから
の信号読取りシーケンスは表３に示されている。
第９図を参照すると、信号メモリデコーダ回路80が概
略的に示されており、シフトレジスタ用の負荷信号がチ
ャンネルおよび信号バイトアドレスに関連して発生され
る。データのシフトレジスタへのシフト期間中に、各シ
フトレジスタは表２に関して前に論じられたように４チ
ャンネルシーケンスの異なるチャンネルから負荷されな
ければならない。レジスタは全てソネットフレームへの
データを読取るために信号行中にストローブされる。
略的に示されており、シフトレジスタ用の負荷信号がチ
ャンネルおよび信号バイトアドレスに関連して発生され
る。データのシフトレジスタへのシフト期間中に、各シ
フトレジスタは表２に関して前に論じられたように４チ
ャンネルシーケンスの異なるチャンネルから負荷されな
ければならない。レジスタは全てソネットフレームへの
データを読取るために信号行中にストローブされる。
信号メモリデコーダ回路80は標準方式の16MHZおよび8
MHzクロック信号を受信するが、さらに入力86においてS
PEのバイトアドレスを表す10個のビットを受信する。入
力88はソネットフレームの荷重部分が送信されているこ
との表示を受信し、入力90はH4パスオーバーヘッドバイ
トのビット０、４および５を受信し、そのデータは４つ
のチャンネルのどれが現在レジスタにシフトされている
かに関する表示を供給することができる。これらの信号
に応答して、４つのレジスタシフト制御信号は第７図に
示された信号メモリ回路62の入力118に接続される出力1
22で供給され、一方レジスタシフト制御信号の反転され
たものは出力124で供給され、第７図に示された入力120
に接続される。
MHzクロック信号を受信するが、さらに入力86においてS
PEのバイトアドレスを表す10個のビットを受信する。入
力88はソネットフレームの荷重部分が送信されているこ
との表示を受信し、入力90はH4パスオーバーヘッドバイ
トのビット０、４および５を受信し、そのデータは４つ
のチャンネルのどれが現在レジスタにシフトされている
かに関する表示を供給することができる。これらの信号
に応答して、４つのレジスタシフト制御信号は第７図に
示された信号メモリ回路62の入力118に接続される出力1
22で供給され、一方レジスタシフト制御信号の反転され
たものは出力124で供給され、第７図に示された入力120
に接続される。
第10図を参照すると、入力94で通過チャンネルのソネ
ット信号バイトから供給された４つのビットの１ビット
を１つの入力でそれぞれ受信する４つの2:1マルチプレ
クサ126を具備した出力マルチプレクサ92が概略的に示
されている。各マルチプレクサの第２の入力は付加され
たチャンネルに対する信号を表す信号メモリ62からの４
つの信号ビットを受信する端子96から信号ビットを受信
する。マルチプレクサ126は特定のチャンネルが付加チ
ャンネルまたは通過チャンネルのいずれかを示すRAM20
から出力されたデータを受信するために入力98に接続さ
れた制御入力をそれぞれ有する。マルチプレクサ126は
制御入力信号に応答して通過信号ビッまたは付加信号ビ
ットのいずれかを選択し、ソネットフレーム中に挿入す
るために出力バス100にそれらビットを出力する。
ット信号バイトから供給された４つのビットの１ビット
を１つの入力でそれぞれ受信する４つの2:1マルチプレ
クサ126を具備した出力マルチプレクサ92が概略的に示
されている。各マルチプレクサの第２の入力は付加され
たチャンネルに対する信号を表す信号メモリ62からの４
つの信号ビットを受信する端子96から信号ビットを受信
する。マルチプレクサ126は特定のチャンネルが付加チ
ャンネルまたは通過チャンネルのいずれかを示すRAM20
から出力されたデータを受信するために入力98に接続さ
れた制御入力をそれぞれ有する。マルチプレクサ126は
制御入力信号に応答して通過信号ビッまたは付加信号ビ
ットのいずれかを選択し、ソネットフレーム中に挿入す
るために出力バス100にそれらビットを出力する。
このようにして、本発明はソネットフォーマットされ
た信号にチャンネル関連信号ビットを変換するソネット
送信信号変換装置を供給するものである。変換装置は終
端マルチプレクサまたは付加・ドロップマルチプレクサ
のいずれかにおける使用に対して適合可能であり、ソネ
ット送信ラインのあるチャンネルだけが挿入される。RA
Mは、付加・ドロップマルチプレクサにより付加された
チャンネルを識別するように制御プロセッサによって設
けられ、ソネットフォーマットに信号を供給するために
付加チャンネルの信号と共に通過チャンネルの信号を多
重化する出力マルチプレクサを制御するために情報が使
用される。
た信号にチャンネル関連信号ビットを変換するソネット
送信信号変換装置を供給するものである。変換装置は終
端マルチプレクサまたは付加・ドロップマルチプレクサ
のいずれかにおける使用に対して適合可能であり、ソネ
ット送信ラインのあるチャンネルだけが挿入される。RA
Mは、付加・ドロップマルチプレクサにより付加された
チャンネルを識別するように制御プロセッサによって設
けられ、ソネットフォーマットに信号を供給するために
付加チャンネルの信号と共に通過チャンネルの信号を多
重化する出力マルチプレクサを制御するために情報が使
用される。
【図面の簡単な説明】 第１図は、STS−１ソネットフレームのフォーマットを
示す。 第２図はDS1送信ラインの荷重マッピングを示す。 第３図はソネット同期荷重エンベロープ（SPE）の部分
および連続したソネットフォーマットに対する信号ビッ
トの関係を示す。 第４図は付加・ドロップマルチプレクサの動作を概略的
に示す。 第５図は本発明の信号変換装置を示すブロック図であ
る。 第６図はランダムアクセスメモリ（RAM）制御回路の概
略図である。 第７図は信号メモリ回路の概略図である。 第８図は第７図の信号メモリにおいて使用される28ビッ
トシフトレジスタの概略図である。 第９図は信号メモリデコーダ回路の概略図である。 第10図は出力マルチプレクサの概略図である。 第11図は、第８図のシフトレジスタにおいて使用される
フリップフロップの概略図である。
示す。 第２図はDS1送信ラインの荷重マッピングを示す。 第３図はソネット同期荷重エンベロープ（SPE）の部分
および連続したソネットフォーマットに対する信号ビッ
トの関係を示す。 第４図は付加・ドロップマルチプレクサの動作を概略的
に示す。 第５図は本発明の信号変換装置を示すブロック図であ
る。 第６図はランダムアクセスメモリ（RAM）制御回路の概
略図である。 第７図は信号メモリ回路の概略図である。 第８図は第７図の信号メモリにおいて使用される28ビッ
トシフトレジスタの概略図である。 第９図は信号メモリデコーダ回路の概略図である。 第10図は出力マルチプレクサの概略図である。 第11図は、第８図のシフトレジスタにおいて使用される
フリップフロップの概略図である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−207629（ＪＰ，Ａ) 特開 昭63−222532（ＪＰ，Ａ) 特開 昭64−60035（ＪＰ，Ａ) 特表 平３−502994（ＪＰ，Ａ) 国際公開90／7829（ＷＯ，Ａ１) 国際公開90／13955（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.6，ＤＢ名) H04J 3/00
Claims (11)
- 【請求項１】支流に関連するチャンネルで情報を送信す
るタイプのものであって、CCITT勧告G.707,G.708および
G.709またはソネットにしたがってフォーマットされた
高周波搬送波をより低い帯域幅の搬送波にインターフェ
イスさせる装置において、 より低いレベルの送信チャンネルに関連している信号ビ
ットを、CCITT勧告G.707,G.708およびG.709またはソネ
ットにしたがってフォーマットされた信号ビットに変換
する手段を具備し、 前記変換手段が、 より低いレベルの送信の連続したチャンネルから、信号
ビットの選択されたタイプを読み取る手段と、 CCITT勧告G.707,G.708およびG.709またはソネットにし
たがってフォーマットされた搬送波の各支流の所定のチ
ャンネルに対する選択された信号ビットをそれぞれ記憶
する複数のシフトレジスタと、 選択された信号ビットを、各所定のチャンネルに記憶す
るためのシフトレジスタに連続的に書き込む手段と、 複数のパラレル出力と、 前記シフトレジスタから前記複数のパラレル出力に読み
出し、各出力が所定のチャンネルに対する選択されたタ
イプの信号ビットを連続的に供給する手段とを備え、 １つのビットが、CCITT勧告G.707,G.708およびG.709ま
たはソネットにしたがってフォーマットされた信号ビッ
トのフレームで送信するための各支流に対するものであ
り、前記より低いレベルの送信が各チャンネルに対する
異なるタイプの信号ビットを供給し、前記読み取り手段
が信号ビットの前記タイプの１つを選択し、前記シフト
レジスタは連続したチャンネルに対する信号ビット選択
されたチャンネルを記憶するために設けられており、連
続したチャンネルに対する選択されたタイプの信号ビッ
トが支流に対して同時に出力され、各支流に対する信号
ビットが連続的に供給されることを特徴とする装置。 - 【請求項２】各チャンネルに対する信号ビットの異なる
タイプの数、シフトレジスタの数、連続したチャンネル
の数が４に等しいことを特徴とする請求項１記載の装
置。 - 【請求項３】複数のパラレル入力と、 前記パラレル入力において、前記装置を通るチャンネル
に対するCCITT勧告G.707,G.708およびG.709またはソネ
ットにしたがってフォーマットされた前記高周波搬送波
から信号ビットを受信する手段と、 前記パラレル出力が前記装置を通るチャンネルに対する
信号ビットと前記装置において追加されたチャンネルに
対する信号ビットとを選択的に供給するように、前記シ
フトレジスタに記憶されたビットと前記パラレル入力に
おいて受信されたビットとから選択された信号ビットを
前記パラレル出力に選択的に供給する手段とをさらに具
備することを特徴とする請求項１記載の装置。 - 【請求項４】前記選択的に供給する手段が、 前記シフトレジスタと前記受信手段から信号ビットを受
信する入力と、出力と有するマルチプレクサと、 前記マルチプレクサが選択された信号ビットを出力する
ように、前記マルチプレクサを選択的に制御する手段と
を備えていることを特徴とする請求項３記載の装置。 - 【請求項５】前記マルチプレクサを選択的に制御する手
段が、 チャンネルが前記装置に追加されたかあるいはチャンネ
ルが前記装置を通るかを示す各チャンネルごとのデータ
を記憶するメモリ手段を有することを特徴とする請求項
４記載の装置。 - 【請求項６】その信号ビットが前記シフトレジスタに記
憶される複数の所定のチャンネルのそれぞれに対するデ
ータを出力させるために前記メモリ手段に対してアドレ
ス指定する手段をさらに具備することを特徴とする請求
項５記載の装置。 - 【請求項７】マイクロプロセッサにより制御され、チャ
ンネルステータスを示すデータを前記メモリ手段に書込
む手段をさらに具備することを特徴とする請求項６記載
の装置。 - 【請求項８】CCITT勧告G.707,G.708およびG.709または
ソネットにしたがってフォーマットされた前記高周波搬
送波から信号ビットを受信する手段と、 前記変換手段と、前記受信手段と、CCITT勧告G.707,G.7
08およびG.709またはソネットにしたがってフォーマッ
トされた選択された信号ビットを出力する手段の１つか
ら、CCITT勧告G.707,G.708およびG.709またはソネット
にしたがってフォーマットされた信号ビットを各チャン
ネルに対して選択する手段とをさらに具備することを特
徴とする請求項１記載の装置。 - 【請求項９】前記選択する手段が、 前記変換手段と前記受信手段とから信号ビットを受信す
る入力と、CCITT勧告G.707,G.708およびG.709またはソ
ネットにしたがってフォーマットされた信号ビットを供
給する出力と、制御入力とを有するマルチプレクサと、 制御信号にしたがって前記マルチプレクサがCCITT勧告
G.707,G.708およびG.709またはソネットにしたがってフ
ォーマットされた信号ビットを出力するように、制御信
号を前記マルチプレクサの制御入力に供給する手段とを
さらに備えていることを特徴とする請求項８記載の装
置。 - 【請求項１０】前記制御信号を供給する手段が、 チャンネルにおける情報が前記装置を通るかあるいはCC
ITT勧告G.707,G.708およびG.709またはソネットにした
がってフォーマットされた高周波搬送波に前記装置によ
り付加されるかを示す各チャンネルごとのデータを記憶
するメモリ手段を有するマイクロプロセッサを備えてい
ることを特徴とする請求項９記載の装置。 - 【請求項１１】各チャンネルごとのデータを記憶する前
記メモリ手段が、 各チャンネル対して１ビットのデータを記憶するチャン
ネルマップメモリを備えていることを特徴とする請求項
10記載の装置。
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|---|---|---|---|
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|---|---|---|---|
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- 1990-05-09 DE DE69028436T patent/DE69028436T2/de not_active Expired - Fee Related
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