JP2911458B2 - Automatic frequency control device - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、自動周波数制御(AFC)装置に関するもの
であり、更に具体的にいうと高性能テレビジョン受像機
と組み合わせて使用するのに適した高利得位相同期ルー
プ(PLL)自動周波数制御(AFC)装置に関する。Description: FIELD OF THE INVENTION The present invention relates to an automatic frequency control (AFC) device, and more particularly, to a device suitable for use in combination with a high performance television receiver. The present invention relates to a high gain phase locked loop (PLL) automatic frequency control (AFC) device.
典型的なテレビジョン受像機自動周波数(AFC)装置
においては、中間周波数(IF)信号を先ず制限してそこ
から振幅変調を除去し、次に周波数弁別器回路へ供給さ
れる。中間周波数(IF)信号のその公称周波数からの周
波数偏移を逓倍器の出力における電圧変化に変換するた
めには、被同調回路及び逓倍器が必要である。次にこの
電圧変化はテレビジョン受像機のチューナ部分の局部発
振器(LO)に印加され、結果的に今度は中間周波数(I
F)信号の変化を発生させる。被同調回路及び逓倍器は
位相検波器を構成する。従って、被同調回路の公称中心
周波数からの中間周波数(IF)信号の変化によって、二
重平衡逓倍器への2入力間で初期の90度からの位相変化
が生じる。従って、局部発振器(LO)への駆動電圧の変
化が発生する理由は、この位相変化のためである。In a typical television receiver automatic frequency (AFC) device, an intermediate frequency (IF) signal is first limited to remove amplitude modulation therefrom and then fed to a frequency discriminator circuit. A tuned circuit and a multiplier are required to convert the frequency shift of the intermediate frequency (IF) signal from its nominal frequency to a voltage change at the output of the multiplier. This voltage change is then applied to a local oscillator (LO) in the tuner section of the television receiver, resulting in an intermediate frequency (I
F) Generate a signal change. The circuit to be tuned and the multiplier constitute a phase detector. Thus, a change in the intermediate frequency (IF) signal from the nominal center frequency of the tuned circuit causes a phase change from the initial 90 degrees between the two inputs to the double balanced multiplier. Therefore, the reason why a change in the drive voltage to the local oscillator (LO) occurs is due to this phase change.
上述した典型的なテレビジョン受像機自動周波数制御
(AFC)装置はいくつかの重大な欠点を有する。第1
に、被同調回路を調整しなければならない。事実、この
回路は中間周波数(IF)信号の検波において不安定性の
原因となる放射源となる。第2に、中間周波数(IF)帯
域フィルタの特性によって、自動周波数制御(AFC)ル
ープ特性は非対称である。この非対称の効果の1つは、
装置雑音によって直流成分がループ内において任意の直
流オフセットに対して重畳し、従って、直流ループ利得
を制限する要因の1つとなっていることである。低ルー
プ利得は今度は入力チューナにおける大きな周波数誤差
の原因となる。これが装置の捕捉性能を制限する。この
ことは極めて望ましくない。最後に被同調回路のコイル
は高価であり、かつ調整が必要である。このことも望ま
しくない。The typical television receiver automatic frequency control (AFC) device described above has several significant disadvantages. First
In addition, the tuned circuit must be adjusted. In fact, this circuit is a source of instability in the detection of intermediate frequency (IF) signals. Second, due to the characteristics of the intermediate frequency (IF) bandpass filter, the automatic frequency control (AFC) loop characteristics are asymmetric. One of the effects of this asymmetry is that
The DC noise is superimposed on an arbitrary DC offset in the loop due to the device noise, and is one of the factors that limit the DC loop gain. Low loop gain in turn causes large frequency errors in the input tuner. This limits the acquisition performance of the device. This is highly undesirable. Finally, the coils of the tuned circuit are expensive and require adjustment. This is also undesirable.
従って、個別の自動周波数制御(AFC)被同調回路の
必要性のない、高利得ループ特性を有する改善された自
動周波数制御(AFC)装置に対する必要性が存在する。Accordingly, a need exists for an improved automatic frequency control (AFC) device having high gain loop characteristics without the need for a separate automatic frequency control (AFC) tuned circuit.
従って、本発明の目的は、高ループ利得、低直流オフ
セット及び低雑音特性を有する改善された自動周波数制
御装置を提供することにある。Accordingly, it is an object of the present invention to provide an improved automatic frequency controller having high loop gain, low DC offset and low noise characteristics.
本発明のもう1つの目的は、改善された移相回路を具
備する自動周波数制御装置を提供することにある。Another object of the present invention is to provide an automatic frequency control device with an improved phase shift circuit.
上記目的を達成するための本発明の構成は以下に示す
通りである。即ち、局部発振器(LO)(64)と、受信さ
れた中間周波数(IF)信号に応答して一対の直交位相関
係で動作する二重平衡復調器(36,54)を含む中間周波
数(IF)復調器部分と、位相検波器(18)を含む位相同
期ループ(20)と受信した中間周波数(IF)信号に位相
同期する電圧制御発振器(VCO)(24)とを有し、局部
発振器(LO)の動作周波数を制御する受信された中間周
波数(IF)信号に応答するテレビジョン受像機用の自動
周波数制御装置(10)であって、 前記二重平衡復調器(36,54)の各々の出力に結合さ
れ、前記受信された中間周波数(IF)信号の有無を検出
して、各々の出力において複数のイネーブル及びディス
エーブル制御信号を発生するセンス回路(72)と、 前記受信された中間周波数(IF)信号のない場合に
は、イネーブルになる前記センス回路(72)の第1出力
に結合され、前記電圧制御発振器(VCO)(24)に制御
信号を与えて公称動作周波数を第1の所定周波数に変更
するオフセット回路と(76)と、 前記受信された中間周波数(IF)信号がない場合に
は、イネーブルになる前記センス回路(72)の第2出力
に結合され、前記局部発振器(LO)(64)に制御信号を
与えて公称動作周波数を第2の所定周波数に変更するク
ランプ回路(70)とから構成され、 前記受信された中間周波数(IF)信号が存在する場合
には、前記センス回路(72)は前記オフセット回路(7
6)及び前記クランプ回路(70)をディスエーブルに
し、前記位相同期ループ(20)は位相同期することを特
徴とする自動周波数制御装置(10)としての構成を有す
る。The configuration of the present invention for achieving the above object is as follows. That is, an intermediate frequency (IF) including a local oscillator (LO) (64) and a double balanced demodulator (36,54) operating in a pair of quadrature phases in response to the received intermediate frequency (IF) signal. A local oscillator (LO) having a demodulator portion, a phase locked loop (20) including a phase detector (18), and a voltage controlled oscillator (VCO) (24) that is phase locked to a received intermediate frequency (IF) signal; An automatic frequency controller (10) for a television receiver responsive to a received intermediate frequency (IF) signal that controls an operating frequency of the double balanced demodulator (36, 54). A sense circuit coupled to an output for detecting the presence or absence of the received intermediate frequency (IF) signal and generating a plurality of enable and disable control signals at each output; (IF) Enable if no signal (76) an offset circuit coupled to a first output of the sense circuit (72) for providing a control signal to the voltage controlled oscillator (VCO) (24) to change a nominal operating frequency to a first predetermined frequency; If no intermediate frequency (IF) signal is received, it is coupled to a second output of the sense circuit (72) which is enabled and provides a control signal to the local oscillator (LO) (64) to provide a nominal operating frequency. And a clamp circuit (70) for changing the frequency to a second predetermined frequency. When the received intermediate frequency (IF) signal is present, the sense circuit (72) is connected to the offset circuit (7).
6) and the clamp circuit (70) is disabled, and the phase-locked loop (20) has a configuration as an automatic frequency control device (10), wherein the phase is locked.
或いはまた、前記受信された中間周波数(IF)信号の
存在に応答して前記一対の二重平衡復調器(36,54)か
ら発生された出力信号に応答して、前記位相同期ループ
(20)がロック外れ状態にある場合に追加のイネーブル
制御信号を発生する前記センス回路(72)と、 前記センス回路(72)から印加された前記追加のイネ
ーブル制御信号に応答して、掃引制御信号を前記電圧制
御発振器(VCO)(24)に与え、前記電圧制御発振器(V
CO)(24)の周波数を、先ず最初に前記第1の所定周波
数から第3の所定周波数へ下方掃引し、次に公称動作周
波数の方向へ上方掃引する掃引回路(78)とから構成さ
れ、 前記センス回路(72)は、前記電圧制御発振器(VC
O)(24)が前記受信された中間周波数(IF)信号に対
して位相同期する場合における前記一対の二重平衡復調
器(36,54)の出力に応答して、前記オフセット回路(7
6)、前記掃引回路(78)及び前記クランプ回路(70)
をディスエーブルにすることを特徴とする自動周波数制
御装置(10)としての構成を有する。Alternatively, the phase locked loop (20) in response to an output signal generated from the pair of double balanced demodulators (36, 54) in response to the presence of the received intermediate frequency (IF) signal. The sense circuit (72) for generating an additional enable control signal when is in an unlocked state; and responsive to the additional enable control signal applied from the sense circuit (72), A voltage-controlled oscillator (VCO) (24)
A sweep circuit (78) for first sweeping down the frequency of said CO) (24) from said first predetermined frequency down to said third predetermined frequency and then upwardly in the direction of the nominal operating frequency; The sense circuit (72) is connected to the voltage controlled oscillator (VC
O) The offset circuit (7) is responsive to the outputs of the pair of double balanced demodulators (36, 54) when (24) is phase-synchronized with the received intermediate frequency (IF) signal.
6), the sweep circuit (78) and the clamp circuit (70)
Is disabled, the automatic frequency control device (10) has a configuration.
或いはまた、第1トランジスタ(164)と第2トラン
ジスタ(172)とから構成され、前記第2トランジスタ
(172)のベースは基準電圧(Vref)にバイアスされた
第1差動増幅器と、 第3トランジスタ(166)と第4トランジスタ(178)
とから構成され、前記第4トランジスタ(178)のベー
スは前記基準電圧(Vref)にバイアスされ、前記第1ト
ランジスタ(164)及び第3トランジスタ(166)のベー
スは、差動入力電圧(Vin,−Vin)が供給されかつ移相
回路(34)の一対の入力に接続された第2差動増幅器
と、 前記第1トランジスタ(164)のエミッタと前記第2
トランジスタ(172)のエミッタとの間に結合された第
1キャパシタ(174)と、 前記第3トランジスタ(166)のエミッタと前記第4
トランジスタ(178)のエミッタとの間に結合された第
2キャパシタ(176)と、 前記第2トランジスタ(172)の前記エミッタと前記
第3トランジスタ(166)の前記エミッタとの間に結合
された第1抵抗(188)と、 前記第1トランジスタ(164)の前記エミッタと前記
第4トランジスタ(178)の前記エミッタとの間に結合
された第2抵抗(186)と、 二重平衡負荷(184)に結合した前記第2及び第4ト
ランジスタ(172,178)のコレクタとから構成された前
記移相回路(34)を更に具えることを特徴とする自動周
波数制御装置(10)としての構成を有する。Alternatively, a first transistor (164) and a second transistor (172) are formed, and the base of the second transistor (172) is biased to a reference voltage ( Vref ) by a first differential amplifier; Transistor (166) and fourth transistor (178)
The base of the fourth transistor (178) is biased to the reference voltage (V ref ), and the bases of the first transistor (164) and the third transistor (166) are connected to the differential input voltage (V in , -V in ) and connected to a pair of inputs of a phase shift circuit (34); an emitter of the first transistor (164);
A first capacitor (174) coupled between the emitter of the transistor (172) and an emitter of the third transistor (166) and the fourth capacitor (174);
A second capacitor (176) coupled between the emitter of the transistor (178) and a second capacitor (176) coupled between the emitter of the second transistor (172) and the emitter of the third transistor (166). A first resistor (188), a second resistor (186) coupled between the emitter of the first transistor (164) and the emitter of the fourth transistor (178), and a double balanced load (184). And a collector of the second and fourth transistors (172, 178) coupled to the phase shifter (34). The automatic frequency controller (10) has a configuration as an automatic frequency controller (10).
或いはまた、第1のリミッタ段(14)に印加された入
力信号の振幅を制限する、カスコード接続された第1の
リミッタ段(14)及び第2のリミッタ段(16)と、 前記入力信号の周波数の半分の周波数において動作す
る電圧制御発振器(VCO)(24)と、カスコード接続さ
れた第3のリミッタ段(30)及び第4のリミッタ段(3
2)とから構成され、前記第2のリミッタ段(16)の出
力に結合された位相同期ループ(PLL)(20)と、 前記入力信号を受信して所定量の位相シフトを与える
移相回路(34)と、及び 前記位相シフトされた入力信号と前記位相同期ループ
(PLL)(20)の出力信号との両方を受信して、前記入
力信号を復調して検出された出力信号を発生する二重平
衡復調器(36)とからなる中間周波数(IF)復調器成分
を具えることを特徴とするテレビジョン受像機用の自動
周波数制御装置(10)としての構成を有する。Alternatively, a cascode-connected first limiter stage (14) and a second limiter stage (16) for limiting the amplitude of the input signal applied to the first limiter stage (14); A voltage controlled oscillator (VCO) (24) operating at half the frequency, a cascoded third limiter stage (30) and a fourth limiter stage (3);
2) a phase locked loop (PLL) (20) coupled to an output of the second limiter stage (16); and a phase shift circuit for receiving the input signal and providing a predetermined amount of phase shift. And (34) receiving both the phase-shifted input signal and the output signal of the phase locked loop (PLL) (20) to demodulate the input signal to generate a detected output signal. It has an intermediate frequency (IF) demodulator component comprising a double balanced demodulator (36) and an automatic frequency control device (10) for a television receiver, characterized in that it has a configuration.
テレビジョン受像機に用いるための自動周波数制御
(AFC)装置(10)が開示されており、このテレビジョ
ン受像機は局部発振器(LO)(64)と、一対の二重平衡
復調器(36,54)を含む中間周波数(IF)復調器部分
と、捕捉及び中間周波数(IF)信号への位相同期をする
ための位相同期ループ(PLL)(20)とを含む。この自
動周波数制御(AFC)装置(10)は無信号状態、位相同
期外れ信号状態及び位相同期状態を感知し検出するため
のセンス回路(72)を含む。無信号状態の期間中に、セ
ンス回路(72)はオフセット回路(76)及びクランプ回
路(70)をイネーブルにし、位相同期ループ(PLL)(2
0)の電圧制御発振器(VCO)(24)と局部発振器(LO)
(64)の公称動作周波数を各々中間周波数(IF)フィル
タ(52)の公称中心周波数fCENTERに設定する。中間周
波数(IF)信号が現れると、センス回路(72)は、テレ
ビジョン受像機が位相同期外れ状態になると、掃引回路
(78)をイネーブルにし、電圧制御発振器(VCO)(2
4)の周波数を公称中心周波数fCENTERから音声キャリア
周波数fsより少し高い周波数まで下方掃引し、次に電圧
制御発振器(VCO)(24)の周波数をビデオキャリア周
波数fvの方向へ上方掃引する。電圧制御発振器(VCO)
(24)の周波数の下方掃引の期間中に、センス回路(7
2)は位相同期ループ(PLL)(20)の位相検波器(18)
をディスエーブルにし、スプリアス検索を抑止する。電
圧制御発振器(VCO)(24)が中間周波数(IF)信号に
位相同期すると、クランプ回路(70)、掃引回路(78)
及びオフセット回路(76)はディスエーブルになるが、
位相検波器(18)はイネーブルになる。An automatic frequency control (AFC) device (10) for use in a television receiver is disclosed which comprises a local oscillator (LO) (64) and a pair of double balanced demodulators (36, 36). 54) and a phase locked loop (PLL) (20) for acquisition and phase locking to the intermediate frequency (IF) signal. The automatic frequency control (AFC) device (10) includes a sense circuit (72) for sensing and detecting a no-signal state, an out-of-phase signal state, and a phase-locked state. During the period of no signal, the sense circuit (72) enables the offset circuit (76) and the clamp circuit (70) to enable the phase locked loop (PLL) (2).
0) voltage controlled oscillator (VCO) (24) and local oscillator (LO)
The nominal operating frequencies of (64) are each set to the nominal center frequency f CENTER of the intermediate frequency (IF) filter (52). When an intermediate frequency (IF) signal appears, the sense circuit (72) enables the sweep circuit (78) when the television receiver is out of phase and activates the voltage controlled oscillator (VCO) (2).
Sweep the frequency of 4) downward from the nominal center frequency f CENTER to a frequency slightly higher than the audio carrier frequency f s , and then sweep the frequency of the voltage controlled oscillator (VCO) (24) upward in the direction of the video carrier frequency f v . Voltage controlled oscillator (VCO)
During the downward sweep of the frequency of (24), the sense circuit (7
2) Phase detector of phase locked loop (PLL) (20) (18)
To disable spurious search. When the voltage controlled oscillator (VCO) (24) is in phase synchronization with the intermediate frequency (IF) signal, the clamp circuit (70) and the sweep circuit (78)
And the offset circuit (76) is disabled,
The phase detector (18) is enabled.
第1図は本発明の実施例としての自動周波数制御(AF
C)装置10の模式的ブロック構成図である。FIG. 1 shows an automatic frequency control (AF) according to an embodiment of the present invention.
C) is a schematic block diagram of the device 10.
簡単に説明すると、本発明の自動周波数制御(AFC)
装置10は二重平衡復調器36のビデオ出力38においてビデ
オ情報信号を与える。また本発明の自動周波数制御(AF
C)装置10は中間周波数(IF)増幅器12を含み、この中
間周波数(IF)増幅器12に中間周波数(IF)テレビジョ
ン信号が印加され、また、この中間周波数(IF)増幅器
12の出力はリミッタ段14及び90度移相回路34の両方に結
合されている。振幅変調は、直列接続されたリミッタ段
14及び16によって中間周波数(IF)信号から除去され、
直交位相検波器18の入力に印加される。本発明の自動周
波数制御(AFC)装置10は、位相検波器18を含む位相同
期ループ(PLL)20と、位相検波器18と電圧制御発振器
(VCO)24との間に結合された低域フィルタ22と、被同
調回路26と、及び電圧制御発振器(VCO)24と直列接続
されたリミッタ段30及び32との間に結合された周波数逓
倍器回路(x2f)28とを含む。リミッタ段32の平衡出力
は位相検波器18の追加の入力に結合されている。二重平
衡復調器36は、90度位相回路34の出力及び周波数逓倍器
回路(x2f)28の出力が印加される複数の平衡入力を有
する。リミッタ段16の出力とリミッタ段14の入力との間
にはフィードバック回路40によってフィードバックが与
えられる。フィードバック回路40は、キャパシタ50とと
もに抵抗42、44、46及び48を含む。Briefly, the automatic frequency control (AFC) of the present invention
Apparatus 10 provides a video information signal at video output 38 of double balanced demodulator 36. In addition, the automatic frequency control (AF
C) Apparatus 10 includes an intermediate frequency (IF) amplifier 12 to which an intermediate frequency (IF) television signal is applied and to which the intermediate frequency (IF) amplifier
The 12 outputs are coupled to both the limiter stage 14 and the 90 degree phase shift circuit 34. Amplitude modulation is performed by a series connected limiter stage.
Removed from the intermediate frequency (IF) signal by 14 and 16,
It is applied to the input of the quadrature detector 18. The automatic frequency control (AFC) device 10 of the present invention comprises a phase locked loop (PLL) 20 including a phase detector 18 and a low pass filter coupled between the phase detector 18 and a voltage controlled oscillator (VCO) 24. 22, a tuned circuit 26, and a frequency multiplier circuit (x2f) 28 coupled between limiter stages 30 and 32 connected in series with a voltage controlled oscillator (VCO) 24. The balanced output of limiter stage 32 is coupled to an additional input of phase detector 18. The double balanced demodulator 36 has a plurality of balanced inputs to which the output of the 90 degree phase circuit 34 and the output of the frequency multiplier circuit (x2f) 28 are applied. Feedback is provided by feedback circuit 40 between the output of limiter stage 16 and the input of limiter stage 14. The feedback circuit 40 includes resistors 42, 44, 46 and 48 along with the capacitor 50.
明らかなように、中間周波数(IF)フィルタ52から中
間周波数(IF)増幅器12に印加された中間周波数(IF)
信号の周波数が位相同期ループ(PLL)20の捕捉及び探
索範囲内にある限り、ビデオ搬送信号は復調されて二重
平衡復調器36のビデオ出力38においてビデオ情報信号を
与える。同様に、中間周波数(IF)増幅器12からの中間
周波数(IF)信号はまた二重平衡復調器36に関して90度
移相の関係で二重平衡復調器54の入力に印加される。周
波数逓倍器回路(x2f)28からの入力と組み合わさせ
て、二重平衡復調器54は、出力56において音声情報信号
を発生する。As can be seen, the intermediate frequency (IF) applied to the intermediate frequency (IF) amplifier 12 from the intermediate frequency (IF) filter 52
As long as the frequency of the signal is within the acquisition and search range of a phase locked loop (PLL) 20, the video carrier signal is demodulated to provide a video information signal at a video output 38 of a double balanced demodulator 36. Similarly, the intermediate frequency (IF) signal from intermediate frequency (IF) amplifier 12 is also applied to the input of double balanced demodulator 54 in a 90 degree phase shift relationship with respect to double balanced demodulator 36. In combination with the input from frequency multiplier circuit (x2f) 28, double balanced demodulator 54 produces an audio information signal at output 56.
第2図は第1図の自動周波数制御(AFC)装置10の中
間周波数(IF)フィルタ52の帯域特性を示す。米国では
中間周波数(IF)フィルタ52の公称中心周波数fCENTER
は43.75MHzに設定されている。ビデオ信号及び音声信号
は各々ビデオキャリア周波数fv=45.75MHz及び音声キャ
リア周波数fs=41.25MHzにおいて生じ、これらの周波数
fv,fsは中間周波数(IF)フィルタ52の帯域外にある。
しかし、隣接するテレビジョンチャネル音声信号周波数
faは47.25MHzに現れる。FIG. 2 shows the band characteristics of the intermediate frequency (IF) filter 52 of the automatic frequency control (AFC) device 10 of FIG. In the United States, the nominal center frequency f CENTER of the intermediate frequency (IF) filter 52
Is set to 43.75 MHz. The video and audio signals occur at the video carrier frequency f v = 45.75 MHz and the audio carrier frequency f s = 41.25 MHz, respectively, and these frequencies
f v and f s are outside the band of the intermediate frequency (IF) filter 52.
However, adjacent television channel audio signal frequencies
f a appears at 47.25 MHz.
テレビジョン複合信号は無線周波数(RF)部分(図示
されていない)からミクサ部分62へ入力端子60に印加さ
れる。一般的に、局部発振器(LO)64は中間周波数(I
F)の信号周波数において動作し、ミクサ部分62と共同
して中間周波数(IF)フィルタ52の入力に印加される中
間周波数(IF)信号を発生させる。大部分の先行技術と
してのテレビジョン受像機においては、局部発振器(L
O)64及びミクサ部分62は自動周波数制御(AFC)ループ
74の一部を構成し、中間周波数(IF)同期を維持する。
これらの先行技術としての自動周波数制御(AFC)ルー
プ74はビデオキャリア周波数fv、即ち45.75MHzに同調し
た個別の被同調回路を更に必要とする。The television composite signal is applied to input terminal 60 from a radio frequency (RF) portion (not shown) to a mixer portion 62. Generally, the local oscillator (LO) 64 has an intermediate frequency (I
It operates at the signal frequency of F) and cooperates with the mixer section 62 to generate an intermediate frequency (IF) signal which is applied to the input of the intermediate frequency (IF) filter 52. In most prior art television receivers, a local oscillator (L
O) 64 and mixer part 62 are automatic frequency control (AFC) loop
It forms part of 74 and maintains intermediate frequency (IF) synchronization.
These prior art automatic frequency control (AFC) loops 74 further require a separate tuned circuit tuned to the video carrier frequency f v , ie, 45.75 MHz.
詳しく後述するように、本発明の自動周波数制御装置
10に使用する自動周波数制御(AFC)ループ74は個別の
被同調回路を必要とせず、従って、生産時に同調を必要
とする比較的高価なインダクタが不要となる。被同調コ
イルを除去すると、大部分の先行技術としてのテレビジ
ョン受像機に伴う放射源の問題もなくなる。As will be described in detail later, the automatic frequency control device of the present invention
The automatic frequency control (AFC) loop 74 used for 10 does not require a separate tuned circuit, thus eliminating the need for relatively expensive inductors that require tuning during production. Eliminating the tuned coil also eliminates the source problems associated with most prior art television receivers.
本発明の自動周波数制御装置10に使用する自動周波数
制御(AFC)ループ74は、移相同期ループ(PLL)20の直
交位相検波器18の出力において発生した誤差出力信号を
用いて局部発振器(LO)64の発振周波数を制御して、自
動周波数制御を達成している。本発明の自動周波数制御
装置10に使用する自動周波数制御(AFC)ループ74は、
直交位相検波器18の出力と局部発振器(LO)64との間に
結合された利得段66を含み、局部発振器(LO)64の制御
入力にキャパシタ68両端の制御電圧を与える。更に、ク
ランプ回路70を含む自動周波数制御(AFC)ループ74
は、位相同期ループ(PLL)20とともにセンス回路72に
よって制御され、中間周波数(IF)信号の対称同期引き
込み(プルイン)及び捕捉を行う。The automatic frequency control (AFC) loop 74 used in the automatic frequency control device 10 of the present invention uses an error output signal generated at the output of the quadrature phase detector 18 of the phase shift locked loop (PLL) 20 to generate a local oscillator (LO). ) 64 oscillation frequencies are controlled to achieve automatic frequency control. The automatic frequency control (AFC) loop 74 used in the automatic frequency control device 10 of the present invention includes:
A gain stage 66 is coupled between the output of quadrature detector 18 and a local oscillator (LO) 64 to provide a control voltage across capacitor 68 to a control input of local oscillator (LO) 64. In addition, an automatic frequency control (AFC) loop 74 including a clamp circuit 70
Is controlled by a sense circuit 72 along with a phase locked loop (PLL) 20 to provide symmetrical pull-in and capture of intermediate frequency (IF) signals.
センス回路72は、二重平衡復調器36及び54からの90度
移相関係にある出力信号に応答して、中間周波数(IF)
信号の対称同期引き込み(プルイン)及び捕捉を行うた
めに、(1)無信号及び(2)同期外れ状態をセンスす
るための制御機能を提供する。The sense circuit 72 responds to the 90 ° phase shifted output signals from the dual balanced demodulators 36 and 54 by providing an intermediate frequency (IF) signal.
Provide control functions to sense (1) no signal and (2) out-of-sync conditions for symmetric pull-in and acquisition of signals.
もしも局部発振器(LO)64を含む自動周波数制御(AF
C)ループ74の利得が位相同期ループ(PLL)20の利得よ
り非常に大きいと、電圧制御発振器(VCO)24は本発明
の自動周波数制御(AFC)装置10の基準周波数として動
作する。Automatic frequency control including local oscillator (LO) 64 (AF
C) When the gain of loop 74 is much greater than the gain of phase locked loop (PLL) 20, voltage controlled oscillator (VCO) 24 operates as the reference frequency of automatic frequency control (AFC) device 10 of the present invention.
上述したように、センス回路72は二重平衡復調器36及
び54から発生した90度移相関係にあるビデオ及び音声信
号に応答して、オフセット回路76及び掃引回路78を介し
て電圧制御発振器(VCO)24の動作周波数を制御するた
めに使用される制御出力信号を発生する。また、センス
回路72は後述するように、直交位相検波器18及びクラン
プ回路70の両方のイネーブル及びディスエーブル制御を
行う。As described above, the sense circuit 72 responds to the 90-degree phase-shifted video and audio signals generated by the double balanced demodulators 36 and 54 through the offset circuit 76 and the sweep circuit 78 to control the voltage-controlled oscillator ( VCO) 24 generates a control output signal that is used to control the operating frequency. The sense circuit 72 performs enable and disable control of both the quadrature detector 18 and the clamp circuit 70, as described later.
動作上、もしもテレビジョン信号が入力端子60に印加
されない場合には、二重平衡復調器36及び54からの同相
(I)及び直交位相(Q)出力信号は存在しない。この
状態はセンス回路72によって感知される。それに応答し
て、オフセット回路76がイネーブルになり、電圧制御発
振器(VCO)24の制御入力にオフセット電圧を与える。
次に、電圧制御発振器(VCO)24の動作周波数がビデオ
キャリア周波数fv=45.75MHzから中間周波数(IF)フィ
ルタ52の公称中心周波数fCENTER=43.75MHzに駆動され
る。同時に、センス回路72はクランプ回路70をイネーブ
ルにし、クランプ回路70は局部発振器(LO)64の入力に
対する所定の電圧をキャパシタ68両端に発生させる。電
圧制御発振器(VCO)24の場合と同様に、これは公称動
作周波数を中間周波数(IF)フィルタ52の公称中心周波
数fCENTERに変化させる。従って、無信号状態では、テ
レビジョン受像機の自動周波数制御(AFC)ループ74及
び電圧制御発振器(VCO)24を含む位相同期ループ(PL
L)20はいずれも中間周波数(IF)フィルタ52の公称中
心周波数fCENTERに対応する同一周波数に設定される。
従って、局部発振器(LO)64或いは電圧制御発振器(VC
O)24の任意のドリフトが中間周波数(IF)フィルタ52
の公称中心周波数fCENTERの周りに発生する。In operation, if no television signal is applied to input terminal 60, there will be no in-phase (I) and quadrature (Q) output signals from double balanced demodulators 36 and 54. This state is sensed by the sense circuit 72. In response, offset circuit 76 is enabled to provide an offset voltage to the control input of voltage controlled oscillator (VCO) 24.
Next, the operating frequency of the voltage controlled oscillator (VCO) 24 is driven from the video carrier frequency f v = 45.75 MHz to the nominal center frequency f CENTER of the intermediate frequency (IF) filter 52 = 43.75 MHz. At the same time, the sense circuit 72 enables the clamp circuit 70, which generates a predetermined voltage for the input of the local oscillator (LO) 64 across the capacitor 68. As with the voltage controlled oscillator (VCO) 24, this changes the nominal operating frequency to the nominal center frequency f CENTER of the intermediate frequency (IF) filter 52. Therefore, in the no-signal state, the phase locked loop (PLL) including the automatic frequency control (AFC) loop 74 and the voltage controlled oscillator (VCO) 24 of the television receiver.
L) 20 are all set to the same frequency corresponding to the nominal center frequency f CENTER of the intermediate frequency (IF) filter 52.
Therefore, the local oscillator (LO) 64 or the voltage controlled oscillator (VC
O) Any drift of 24 intermediate frequency (IF) filters 52
Occurs around the nominal center frequency f CENTER of.
さて、信号が現れると、局部発振器(LO)64及び電圧
制御発振器(VCO)24はいずれも公称中心周波数fCENTER
=43.75MHzにおいて動作するので、中間周波数(IF)部
分は同期外れとなる。この状態では、センス回路72に印
加された同相(I)及び直交位相(Q)出力信号に対応
して二重平衡復調器36及び54の間にビート音周波数が発
生する。Now, when the signal appears, the local oscillator (LO) 64 and the voltage controlled oscillator (VCO) 24 both have a nominal center frequency f CENTER
= 43.75 MHz, so that the intermediate frequency (IF) part is out of synchronization. In this state, a beat sound frequency is generated between the double balanced demodulators 36 and 54 corresponding to the in-phase (I) and quadrature-phase (Q) output signals applied to the sense circuit 72.
ビート音が存在して同期外れ状態を示すかぎり、セン
ス回路72は制御信号を掃引回路78に与え、この掃引回路
78によって今度は電圧制御発振器(VCO)24の周波数は
初期オフセット周波数から41.75MHzの音声キャリア周波
数fsより少し高い周波数へ下方掃引される。従って、ビ
ート音周波数が最初に発生すると、電圧制御発振器(VC
O)24の周波数は先ず低い方へ引っ張られる。ひとたび
低い方の周波数に達すると、電圧制御発振器(VCO)24
は45.75MHzのビデオキャリア周波数fvに向かって上方へ
掃引されるようになる。電圧制御発振器(VCO)24が低
い周波数の方へ下方掃引されるのと同時に、直交位相検
波器18はセンス回路72によってディスエーブルにされ
る。このことは位相同期ループ(PLL)20が音声キャリ
ア周波数fsの音声キャリア信号に位相同期されるのを防
止する。ひとたび電圧制御発振器(VCO)24の周波数が
高い方へ上方掃引され始めると、直交位相検波器18は再
びイネーブルになり、このことは電圧制御発振器(VC
O)24の周波数がビデオキャリア周波数fvに達した時に
位相同期ループ(PLL)20を位相同期させる。位相同期
ループ(PLL)20が中間周波数(IF)信号の位相同期を
達成するやいなや、ビート音周波数は消失する。この状
態はセンス回路72によって感知され、このことはオフセ
ット回路76及び掃引回路78の両方を抑止する。次に電圧
制御発振器(VCO)24の制御が解除され、その結果電圧
制御発振器(VCO)24はその公称動作周波数において動
作可能となる。As long as a beat sound is present and indicates an out-of-synchronization state, the sense circuit 72 supplies a control signal to the sweep circuit 78, and the sweep circuit 78
Now the 78 frequency of the voltage controlled oscillator (VCO) 24 is downwardly swept from an initial offset frequency to a frequency slightly higher than the sound carrier frequency f s of 41.75MHz. Therefore, when the beat sound frequency first occurs, the voltage-controlled oscillator (VC
O) The 24 frequency is first pulled lower. Once the lower frequency is reached, a voltage controlled oscillator (VCO) 24
Will be swept upward toward the video carrier frequency f v of 45.75 MHz. The quadrature detector 18 is disabled by the sense circuit 72 at the same time that the voltage controlled oscillator (VCO) 24 is swept down to a lower frequency. This prevents the phase locked loop (PLL) 20 is synchronized in phase with the sound carrier signal of the audio carrier frequency f s. Once the frequency of the voltage controlled oscillator (VCO) 24 begins to sweep upwards, the quadrature detector 18 is re-enabled, which means that the voltage controlled oscillator (VC
O) frequency of 24 to phase lock a phase-locked loop (PLL) 20 to when it reaches the video carrier frequency f v. As soon as the phase locked loop (PLL) 20 achieves phase locking of the intermediate frequency (IF) signal, the beat frequency disappears. This condition is sensed by sense circuit 72, which inhibits both offset circuit 76 and sweep circuit 78. The control of the voltage controlled oscillator (VCO) 24 is then released, so that the voltage controlled oscillator (VCO) 24 can operate at its nominal operating frequency.
探索が起きると、クランプ回路70もディスエーブルに
なり、局部発振器(LO)64はその中間周波数(IF)がそ
の正しい値(45.75MHz)に戻るように駆動される。局部
発振器(LO)64を含む自動周波数制御(AFC)ループ74
の利得は電圧制御発振器(VCO)24を含む位相同期ルー
プ(PLL)20の利得より遥かに大きいので、電圧制御発
振器(VCO)24はその位相同期されたビデオキャリア周
波数fv=45.75MHzから僅か数kHzだけ動くが、局部発振
器(LO)64の周波数はこの大きさの中間周波数(IF)誤
差を補正するための周波数(MHz)だけ動くことができ
る点に注目する必要がある。When the search occurs, the clamp circuit 70 is also disabled and the local oscillator (LO) 64 is driven so that its intermediate frequency (IF) returns to its correct value (45.75 MHz). Automatic frequency control (AFC) loop 74 including local oscillator (LO) 64
Is much greater than the gain of the phase-locked loop (PLL) 20 including the voltage-controlled oscillator (VCO) 24, so that the voltage-controlled oscillator (VCO) 24 is slightly out of phase-locked video carrier frequency f v = 45.75 MHz. It should be noted that while moving by a few kHz, the frequency of the local oscillator (LO) 64 can move by a frequency (MHz) to correct for an intermediate frequency (IF) error of this magnitude.
第3図は第1図の自動周波数制御(AFC)装置10のセ
ンス回路72の模式的ブロック構成図である。二重平衡復
調器36及び54からの同相(I)及び直交位相(Q)出力
信号は比較器80及び82の各々の入力に印加される。ビー
ト音信号は、2つの比較器80,82の第2の入力において
印加された基準電圧Vrefと比較され、そこから差動出力
信号を発生する。比較器80からの差動出力信号はDタイ
プフリップフロップ84及び86の各々のデータ入力端子D
に印加されるが、比較器82からの差動出力信号は2つの
Dタイプフリップフロップ84及び86のクロック入力端子
▲▼に各々印加される。更に、サンプリングクロッ
ク信号がナンドゲート83を介して2つのDタイプフリッ
プフロップ84及び86のクロック入力端子▲▼に印加
される。Dタイプフリップフロップ84及び86の各々のQ
出力はナンドゲート88の入力に接続され、このナンドゲ
ート88の出力は論理回路94の入力に結合されている。同
様に、2つのDタイプフリップフロップ84及び86の各々
の出力はナンドゲート90を入力に接続され、このナン
ドゲート90の出力はナンドゲート88の出力に接続され論
理回路94の第1入力に印加される。Dタイプフリップフ
ロップ86の追加のQ出力はDタイプフリップフロップ84
の追加の出力とともにナンドゲート92の入力にワイヤ
接続され、このナンドゲート92の出力は論理回路94の第
2入力に接続される。論理回路94は一対の論理出力信号
A及びBを与え、これらの論理出力信号A及びBはキャ
パシタ96を充電及び放電するのに用いられ、このキャパ
シタ96はノード98と大地との間に結合されている。比較
器100は1出力をナンドゲート92の入力に接続させ、一
対の入力をノード98及び基準電圧、例えば2.8Vに各々結
合させている。ノード98は抵抗102を介して別の基準電
圧、例えば、2.5Vに接続されている。図示されているよ
うに、論理回路94の論理出力信号A及びBは、電流供給
及び吸収回路を含む位相同期表示器回路104に直接に結
合されている。電流供給回路は、電源電圧Vccとノード1
10との間のダイオード108と直列接続された抵抗106を含
む基準電流源を含む。電流源112はノード110と大地との
間に結合されている。トランジスタ114及び118は、それ
らのベースがノード110に結合されると、バイアスされ
て電流I1を供給する。トランジスタ114及び118の各々の
エミッタは抵抗116及び120を介して電源電圧Vccに接続
されている。FIG. 3 is a schematic block diagram of the sense circuit 72 of the automatic frequency control (AFC) device 10 of FIG. The in-phase (I) and quadrature-phase (Q) output signals from double balanced demodulators 36 and 54 are applied to the inputs of comparators 80 and 82, respectively. The beat sound signal is compared with a reference voltage Vref applied at the second inputs of the two comparators 80, 82 to generate a differential output signal therefrom. The differential output signal from comparator 80 is applied to data input terminals D of flip-flops 84 and 86, respectively.
The differential output signal from the comparator 82 is applied to the clock input terminals ▲ of two D-type flip-flops 84 and 86, respectively. Further, the sampling clock signal is applied to the clock input terminals ▼ of the two D-type flip-flops 84 and 86 via the NAND gate 83. Q of each of the D-type flip-flops 84 and 86
The output is connected to the input of a NAND gate 88, the output of which is coupled to the input of logic circuit 94. Similarly, the output of each of the two D-type flip-flops 84 and 86 is connected to an input of a NAND gate 90, the output of which is connected to the output of a NAND gate 88 and applied to a first input of a logic circuit 94. The additional Q output of D-type flip-flop 86 is D-type flip-flop 84
Is connected to the input of a NAND gate 92, with the output of the NAND gate 92 being connected to the second input of the logic circuit 94. Logic circuit 94 provides a pair of logic output signals A and B, which are used to charge and discharge capacitor 96, which is coupled between node 98 and ground. ing. Comparator 100 has one output connected to the input of NAND gate 92 and a pair of inputs each coupled to node 98 and a reference voltage, eg, 2.8V. Node 98 is connected via resistor 102 to another reference voltage, for example, 2.5V. As shown, the logic output signals A and B of the logic circuit 94 are directly coupled to a phase locked indicator circuit 104 that includes current supply and absorption circuits. The current supply circuit connects the power supply voltage Vcc and node 1
10 includes a reference current source including a resistor 108 connected in series with a diode 108. Current source 112 is coupled between node 110 and ground. Transistors 114 and 118, when their base is coupled to node 110, and supplies the current I 1 is biased. The emitter of each of transistors 114 and 118 is connected to power supply voltage Vcc via resistors 116 and 120.
従って、電流I1はトランジスタ114のコレクタからノ
ード122へ供給され、このノード122は、直列接続された
抵抗126及びダイオード124を介して、論理回路94の論理
出力信号Aの出力端子に結合されている。トランジスタ
118はまた電流I1を直接的にノード98に供給する。直列
接続された抵抗130及びダイオード128はノード122及び
論理回路94の論理出力信号Bの出力端子との間に結合さ
れている。トランジスタ132及び134は、各々のコレクタ
がノード98に接続されてノード98から電流I2を吸収する
回路を提供する。この2つのトランジスタ132及び134の
ベースはノード122に接続されているが、各々のエミッ
タは抵抗136及び138を介して論理回路94の論理出力信号
A,Bの各々の出力端子に各々結合されている。一対のし
きい値比較器140及び142は第1入力をノード98に接続さ
せており、各々の出力を論理回路144に結合させてい
る。第2入力を基準電圧、例えば、3.4Vに接続させてい
る比較器140は位相同期状態の表示を与える。第2入力
を基準電圧、例えば1.4Vに結合させている比較器142は
位相同期の外れ信号状態の表示の与える。論理回路144
は比較器140及び142の出力信号に応答して、出力端子14
6、148、150及び152において種々の制御信号を発生させ
て、第1図を参照して上述したように、オフセット回路
76、掃引回路78、クランプ回路70及び位相検波器18のイ
ネーブル及びディスエーブルを制御する。Accordingly, the current I 1 is supplied from the collector of transistor 114 to node 122, the node 122 via a resistor 126 and a diode 124 connected in series, is coupled to the output terminal of the logic output signal A of the logic circuit 94 I have. Transistor
118 also provides a current I 1 directly to the node 98. The resistor 130 and the diode 128 connected in series are coupled between the node 122 and the output terminal of the logic output signal B of the logic circuit 94. Transistors 132 and 134, provides a circuit that each collector absorbs the current I 2 from the node 98 is connected to the node 98. The bases of the two transistors 132 and 134 are connected to the node 122, but their respective emitters are connected via resistors 136 and 138 to the logic output signal of the logic circuit 94.
A and B are respectively coupled to the output terminals. A pair of threshold comparators 140 and 142 have a first input connected to node 98 and each output coupled to logic 144. Comparator 140, which connects the second input to a reference voltage, eg, 3.4V, provides an indication of the phase lock status. Comparator 142, which couples the second input to a reference voltage, eg, 1.4V, provides an indication of an out-of-phase signal condition. Logic circuit 144
Is responsive to the output signals of comparators 140 and 142,
The various control signals are generated at 6, 148, 150 and 152 to provide the offset circuit as described above with reference to FIG.
76, the sweep circuit 78, the clamp circuit 70, and the enable / disable of the phase detector 18 are controlled.
上述したように、センス回路72の目的は中間周波数
(IF)信号の有無を検出し、電圧制御発振器(VCO)24
がその信号に位相同期する時を示すことである。中間周
波数(IF)信号がないと、二重平衡復調器36及び54の同
相(I)及び直交位相(Q)出力信号は雑音のみを含
む。この状態では、論理回路94の論理出力信号A及びB
は、等しい時間的重み付けで、0及び1の論理状態の間
をスイッチする。従って、位相同期表示器回路104のキ
ャパシタ96上に蓄積された正味の電荷量は、電流がノー
ド98において等しく供給されかつ吸収されるのでゼロ
(零)になる。従って、ノード98は2.5Vに維持されて全
ての比較器100、140及び142は非動作状態となり、従っ
て全ての出力はゼロ(零)論理状態になる。As described above, the purpose of the sense circuit 72 is to detect the presence or absence of an intermediate frequency (IF) signal and to provide a voltage controlled oscillator (VCO) 24
Indicates when the phase is synchronized with the signal. Without the intermediate frequency (IF) signal, the in-phase (I) and quadrature (Q) output signals of double balanced demodulators 36 and 54 contain only noise. In this state, the logic output signals A and B of the logic circuit 94 are
Switches between 0 and 1 logic states with equal temporal weighting. Accordingly, the net charge stored on capacitor 96 of phase locked indicator circuit 104 will be zero because current is equally supplied and absorbed at node 98. Thus, node 98 is maintained at 2.5V and all comparators 100, 140 and 142 are inactive, and thus all outputs are in a zero (zero) logic state.
しかし、中間周波数(IF)信号ないが、低利得チュー
ナ雑音が存在すると、論理出力信号A及びBは前述の如
くはスイッチしないことがある。この状態が起きると、
ノード98の電位は、あたかも位相同期ループ(PLL)20
が位相同期されているように、2.8Vに到達するまで上昇
する。この時に、位相同期テスト用の比較器100は出力
状態を切り換え、ナンドゲート92の入力における抑止信
号を除去する。位相同期ループ(PLL)20がこの時に位
相同期されないと、ナンドゲート92への入力は論理1状
態に切り換わり、論理回路94の論理出力信号A及びBの
極性は逆になる。このためノード98は2.8V以下に駆動さ
れ、これは比較器100の出力において抑止信号を発生さ
せる。比較器100は上述したように継続的に抑止及びイ
ネーブル出力を与えるので、ノード98はこれらの条件下
では約2.8Vで発振する。However, in the absence of an intermediate frequency (IF) signal, but in the presence of low gain tuner noise, logic output signals A and B may not switch as described above. When this happens,
The potential at node 98 is as if by a phase locked loop (PLL) 20
Rise until it reaches 2.8V, as is phase locked. At this time, the comparator 100 for the phase synchronization test switches the output state and removes the inhibition signal at the input of the NAND gate 92. If the phase locked loop (PLL) 20 is not phase locked at this time, the input to the NAND gate 92 switches to a logic one state and the logic output signals A and B of the logic circuit 94 have opposite polarities. Thus, node 98 is driven below 2.8V, which generates an inhibit signal at the output of comparator 100. Node 98 oscillates at approximately 2.8 volts under these conditions because comparator 100 provides a continuous inhibit and enable output as described above.
しかし、ナンドゲート92が解除されるかイネーブルに
なると、Dタイプフリップフロップ84及び86からナンド
ゲート92への入力は、サンプルクロック信号発生用のナ
ンドゲート83による同相(I)信号のサンプリングによ
って論理ゼロ(零)となり、論理回路94の論理出力信号
A及びBは変化しないままになり、ノード98は4.3Vにな
る。ノード98の電圧が3.4Vを越えると、位相同期状態の
表示を与える比較器140が動作し、掃引回路78は論理回
路144の各々の出力から生じた制御信号によってクラン
プ回路70とともにディスエーブルになる。However, when the NAND gate 92 is released or enabled, the inputs from the D-type flip-flops 84 and 86 to the NAND gate 92 are driven to a logical zero by sampling the in-phase (I) signal by the NAND gate 83 for generating the sample clock signal. And the logic output signals A and B of the logic circuit 94 remain unchanged, and the node 98 goes to 4.3V. When the voltage at node 98 exceeds 3.4V, the comparator 140, which provides an indication of the phase lock condition, is activated and the sweep circuit 78 is disabled with the clamp circuit 70 by the control signal generated from each output of the logic circuit 144. .
復調器回路が同期外れになり、ビート音が二重平衡復
調器36及び54から現れると、Dタイプフリップフロップ
84及び86はクロックされ、ナンドゲート88またはナンド
ゲート90への入力は論理1となる。従って、ナンドゲー
ト88の出力は論理0になる。この結果、論理回路94の論
理出力信号Aは論理1となるが、論理出力信号Bは論理
0となる。従って、電流I2は電流I1より大となり、ノー
ド98の電圧は0.8Vに引き下げられる。しかしながら、電
圧が1.4V以下に下がると、位相同期の外れ信号状態の表
示を与える比較器142が動作し、掃引回路78がイネーブ
ルになって、上述した捕捉シーケンスが開始される。When the demodulator circuit goes out of sync and beat sounds emerge from the double balanced demodulators 36 and 54, a D-type flip-flop
84 and 86 are clocked and the input to NAND gate 88 or NAND gate 90 will be a logical one. Therefore, the output of the NAND gate 88 becomes logic zero. As a result, the logic output signal A of the logic circuit 94 becomes logic 1, while the logic output signal B becomes logic 0. Therefore, current I 2 is large becomes than the current I 1, the voltage of the node 98 is pulled down to 0.8V. However, when the voltage drops below 1.4 V, the comparator 142, which provides an indication of the out-of-phase signal condition, activates the sweep circuit 78 and initiates the capture sequence described above.
第4図は第1図の自動周波数制御(AFC)装置10に用
いられている移相回路34の模式的回路構成図である。ま
た第5図は第4図の移相回路34の動作説明のためのベク
トル図である。第4図及び第5図を参照して、移相回路
34の動作を説明する。移相回路34は第1トランジスタ16
4及び第3トランジスタ166のベース電極に接続された入
力端子160及び162の両端において、中間周波数(IF)増
幅器12の出力に対応する、差動入力電圧(Vin,−Vin)
を受信するように適合されている。第1トランジスタ16
4及び第3トランジスタ166のコレクタは電源電圧Vccが
供給される第1電源導体に結合されている。第1トラン
ジスタ164及び第3トランジスタ166のエミッタは、大地
基準電位が供給される各々の抵抗168及び170を介して第
2電源導体に結合されている。第1トランジスタ164の
エミッタは第1キャパシタ174を介して第2トランジス
タ172のエミッタに結合されているが、第3トランジス
タ166のエミッタは第2キャパシタ176を介して第4トラ
ンジスタ178のエミッタに結合されている。トランジス
タ対(164:172)及び(166:178)は本来一対の差動増幅
器を形成し、第2トランジスタ172及び第4トランジス
タ178のベースは共通に接続されて基準電圧Vrefにバイ
アスされている。第2トランジスタ172及び第4トラン
ジスタ178のエミッタもまた抵抗180及び182を介して各
々第2電源導体に結合されている。第2トランジスタ17
2及び第4トランジスタ178のコレクタは二重平衡負荷
(または利用手段)184に作動的に結合される。二重平
衡負荷184は、例えば、二重平衡復調器36(第1図)で
もよい。調整可能な位相制御は、第2抵抗186及び第1
抵抗188からなる一対の抵抗によって得られ、これらの
抵抗は第1トランジスタ164及び第4トランジスタ178、
及び第3トランジスタ166及び第2トランジスタ172のエ
ミッタ間に各々交差結合されている。FIG. 4 is a schematic circuit diagram of a phase shift circuit 34 used in the automatic frequency control (AFC) device 10 of FIG. FIG. 5 is a vector diagram for explaining the operation of the phase shift circuit 34 in FIG. Referring to FIG. 4 and FIG.
Operation 34 will be described. The phase shift circuit 34 is the first transistor 16
A differential input voltage (V in , −V in ) corresponding to the output of the intermediate frequency (IF) amplifier 12 across the input terminals 160 and 162 connected to the base electrodes of the fourth and third transistors 166.
Is adapted to receive. First transistor 16
The collectors of the fourth and third transistors 166 are coupled to a first power supply conductor to which the power supply voltage Vcc is supplied. The emitters of the first transistor 164 and the third transistor 166 are coupled to the second power conductor via respective resistors 168 and 170 to which a ground reference potential is provided. The emitter of first transistor 164 is coupled via a first capacitor 174 to the emitter of second transistor 172, while the emitter of third transistor 166 is coupled via a second capacitor 176 to the emitter of fourth transistor 178. ing. The transistor pair (164: 172) and (166: 178) essentially form a pair of differential amplifiers, the bases of the second transistor 172 and the fourth transistor 178 are connected in common and biased to the reference voltage Vref . . The emitters of the second transistor 172 and the fourth transistor 178 are also coupled to the second power conductor via resistors 180 and 182, respectively. Second transistor 17
The collectors of the second and fourth transistors 178 are operatively coupled to a double balanced load (or utilization means) 184. Double balanced load 184 may be, for example, double balanced demodulator 36 (FIG. 1). The adjustable phase control includes the second resistor 186 and the first
The first transistor 164 and the fourth transistor 178 are provided by a pair of resistors including a resistor 188.
And cross-coupled between the emitters of the third transistor 166 and the second transistor 172, respectively.
動作上、差動入力電圧(Vin,−Vin)は、第2トラン
ジスタ172及び第4トランジスタ178のコレクタにおいて
発生する差動出力電流(io,−io)に変換される。理想
的には、整合されたトランジスタを用いて、差動出力電
流(io,−io)を差動入力電圧(Vin,−Vin)に対して90
度移相させることである。従って、例えば第1トランジ
スタ164のベースに印加された差動入力電圧Vinは、第5
図のベクトル190によって示されているように、レベル
シフトされて第1トランジスタ164のエミッタに現れ
る。差動入力電圧Vinは第1キャパシタ174を介してベク
トル196の容量性電流icに変換されて第2トランジスタ1
72を励振し、今度はこれが差動入力電圧Vinに対して90
度の角度をもつ差動出力電流ioを発生させる(ベクトル
192参照)。トランジスタが理想的なものであれば、第
2抵抗186及び第1抵抗188は不要である。しかしなが
ら、バイポーラトランジスタの小信号エミッタ抵抗(r
e)によって、僅かな位相誤差が導入され、これによっ
て今度は差動入力電圧Vinの位相シフト、即ち、ベクト
ル194(Vc)を生じさせ、また第1キャパシタ174を介し
てトランジスタ132への容量性電流ic(ベクトル196)を
結果として生じさせる。In operation, the differential input voltage (V in, -V in), the differential output current generated at the collector of the second transistor 172 and the fourth transistor 178 (i o, -i o) is converted to. Ideally, with matched transistors, the differential output current (i o, -i o) a differential input voltage (V in, -V in) with respect to 90
Phase shift. Thus, for example, the differential input voltage V in applied to the base of the first transistor 164, the fifth
It is level shifted and appears at the emitter of the first transistor 164, as shown by the vector 190 in the figure. Differential input voltage V in the second transistor is converted to the capacitive current i c of the vector 196 through the first capacitor 174 1
Exciting the 72, 90 which in turn is to the differential input voltage V in
Generate a differential output current i o with an angle of degrees (vector
192). If the transistor is ideal, the second resistor 186 and the first resistor 188 are unnecessary. However, the small signal emitter resistance (r
by e), slight phase error is introduced, whereby this time the phase shift of the differential input voltage V in, that is, the cause vector 194 (V c), also through the first capacitor 174 to the transistor 132 A capacitive current i c (vector 196) results.
図示したように、位相誤差を伴う容量性電流icは、垂
直成分ベクトル198及び水平成分ベクトル200からなる。
後述するように、交差結合された第2抵抗186及び第1
抵抗188は、容量性電流icに伴う位相誤差の水平成分を
相殺するのに用いられ、従って差動出力電流io及び−io
が得られる。明らかなように、入力端子162に印加され
た差動入力電圧−Vinは入力端子160に印加された差動入
力電圧Vinとは位相が外れている。この結果、第1キャ
パシタ174を通って流れる容量性電流icの水平成分と位
相が外れた電流が第1抵抗188を通って導通する。第1
抵抗188の値を調節することによって、ベクトル202が容
量性電流ic(ベクトル196)の水平成分を相殺するま
で、電流i188の大きさを調節することができる。同様
に、第2抵抗186は第2キャパシタ176を通って流れる容
量性電流icの水平成分を相殺する。従って、小信号エミ
ッタ抵抗(re)による位相誤差は、交差結合された抵抗
によって補正され、それにより差動出力電流io,−ioは
差動入力電圧Vin,−Vinに対して直角位相で現れる。As shown, the capacitive current ic with phase error consists of a vertical component vector 198 and a horizontal component vector 200.
As described below, the cross-coupled second resistor 186 and the first
Resistor 188 is used to offset the horizontal component of the phase error associated with the capacitive current i c , and thus the differential output current i o and −i o
Is obtained. Obviously, the applied differential input voltage -V in the input terminal 162 is out of phase with the differential input voltage V in applied to the input terminal 160. As a result, a current out of phase with the horizontal component of the capacitive current ic flowing through the first capacitor 174 conducts through the first resistor 188. First
By adjusting the value of resistor 188, the magnitude of current i 188 can be adjusted until vector 202 cancels out the horizontal component of capacitive current i c (vector 196). Similarly, the second resistor 186 cancels out the horizontal component of the capacitive current ic flowing through the second capacitor 176. Thus, the phase error due to the small signal emitter resistance (re) is corrected by the cross-coupled resistors, so that the differential output currents i o , −i o are at right angles to the differential input voltages V in , −V in Appears in phase.
本発明の自動周波数制御(AFC)装置によれば、個別
の自動周波数制御(AFC)被同調回路の必要性がなく、
高利得ループ特性を有する自動周波数制御(AFC)装置
が得られる。The automatic frequency control (AFC) device of the present invention eliminates the need for a separate automatic frequency control (AFC) tuned circuit,
An automatic frequency control (AFC) device with high gain loop characteristics is obtained.
また本発明の自動周波数制御(AFC)装置によれば、
高利得ループ特性でかつ低直流オフセット性能及び低雑
音特性を有する自動周波数制御(AFC)装置が得られ
る。According to the automatic frequency control (AFC) device of the present invention,
An automatic frequency control (AFC) device having high gain loop characteristics and low DC offset performance and low noise characteristics is obtained.
第1図は本発明の実施例としての自動周波数制御(AF
C)装置10の模式的ブロック構成図である。 第2図は第1図の自動周波数制御(AFC)装置10の中間
周波数(IF)フィルタ52の帯域特性を示す図である。 第3図は第1図の自動周波数制御(AFC)装置10のセン
ス回路72の模式的ブロック構成図である。 第4図は第1図の自動周波数制御(AFC)装置10に用い
られている移相回路34の模式的回路構成図である。 第5図は第4図の移相回路34の動作説明のためのベクト
ル図である。 10……自動周波数制御(AFC)装置 12……中間周波数(IF)増幅器 14,16,30,32……リミッタ段 18……(直交)位相検波器 20……位相同期ループ(PLL) 22……低域フィルタ 24……電圧制御発振器(VCO) 26……被同調回路 28……周波数逓倍器回路(x2f) 34……(90度)移相回路 36,54……二重平衡復調器 38……ビデオ出力 40……フィードバック回路 42,44,46,48,102,106,116,120,126,130,136,138,168,17
0,180,182……抵抗 50,68,96……キャパシタ 52……中間周波数(IF)フィルタ 60,160,162……入力端子 62……ミクサ部分 64……局部発振器(LO) 66……利得段 70……クランプ回路 72……センス回路 74……自動周波数制御(AFC)ループ 76……オフセット回路 78……掃引回路 80,82,100,140,142……比較器 83,88,90,92……ナンドゲート 84,86……Dタイプフリップフロップ 94,144……論理回路 98,110,122……ノード 104……位相同期表示器回路 108,124,128……ダイオード 112……電流源 114,118,132,134……トランジスタ 146,148,150,152……出力端子 164……第1トランジスタ 166……第3トランジスタ 172……第2トランジスタ 174……第1キャパシタ 176……第2キャパシタ 178……第4トランジスタ 184……二重平衡負荷(または利用手段) 186……第2抵抗 188……第1抵抗 190……ベクトル(Vin) 192……ベクトル(io) 194……ベクトル(Vc) 196……ベクトル(ic) 198……ベクトル196の垂直成分ベクトル 200……ベクトル196の水平成分ベクトル 202……ベクトル(i188) A,B……論理出力信号 io,−io……差動出力電流 Vcc……電源電圧 Vin,−Vin……差動入力電圧 VREF,Vref……基準電圧FIG. 1 shows an automatic frequency control (AF) according to an embodiment of the present invention.
C) is a schematic block diagram of the device 10. FIG. 2 is a diagram showing the band characteristics of the intermediate frequency (IF) filter 52 of the automatic frequency control (AFC) device 10 of FIG. FIG. 3 is a schematic block diagram of the sense circuit 72 of the automatic frequency control (AFC) device 10 of FIG. FIG. 4 is a schematic circuit diagram of a phase shift circuit 34 used in the automatic frequency control (AFC) device 10 of FIG. FIG. 5 is a vector diagram for explaining the operation of the phase shift circuit 34 of FIG. 10 Automatic frequency control (AFC) device 12 Intermediate frequency (IF) amplifiers 14, 16, 30, 32 Limiter stage 18 Quadrature phase detector 20 Phase locked loop (PLL) 22 ... Low-pass filter 24 ... Voltage controlled oscillator (VCO) 26 ... Tuned circuit 28 ... Frequency multiplier circuit (x2f) 34 ... (90 degree) phase shift circuit 36,54 ... Double balanced demodulator 38 …… Video output 40 …… Feedback circuit 42,44,46,48,102,106,116,120,126,130,136,138,168,17
0,180,182 ... Resistance 50,68,96 ... Capacitor 52 ... Intermediate frequency (IF) filter 60,160,162 ... Input terminal 62 ... Mixer part 64 ... Local oscillator (LO) 66 ... Gain stage 70 ... Clamp circuit 72 Sense circuit 74 Automatic frequency control (AFC) loop 76 Offset circuit 78 Sweep circuit 80, 82, 100, 140, 142 Comparator 83, 88, 90, 92 NAND gate 84, 86 D-type flip-flop 94,144 Logic circuit 98,110,122 Node 104 Phase synchronization display circuit 108,124,128 Diode 112 Current source 114,118,132,134 Transistor 146,148,150,152 Output terminal 164 First transistor 166 Third transistor 172 Second transistor 174 First capacitor 176 Second capacitor 178 Fourth transistor 184 Double balanced load (or utilization means) 186 Second resistor 188 First resistor 190 Vector V in) 192 ...... vector (i o) 194 ...... vector (V c) 196 ...... vector (i c) 198 horizontal component vector 202 ...... vector of the vertical component vector 200 ...... vector 196 ...... vector 196 ( i 188) A, B ...... logic output signal i o, -i o ...... differential output current V cc ...... supply voltage V in, -V in ...... differential input voltage V REF, V ref ...... reference voltage
Claims (4)
数(IF)信号に応答して一対の直交位相関係で動作する
二重平衡復調器を含む中間周波数(IF)復調器部分と、
位相検波器を含む位相同期ループと受信した中間周波数
(IF)信号に位相同期する電圧制御発振器(VCO)とを
有し、局部発振器(LO)の動作周波数を制御する受信さ
れた中間周波数(IF)信号に応答するテレビジョン受像
機用の自動周波数制御装置であって、 前記二重平衡復調器の各々の出力に結合され、前記受信
された中間周波数(IF)信号の有無を検出して、各々の
出力において複数のイネーブル及びディスエーブル制御
信号を発生するセンス回路と、 前記受信された中間周波数(IF)信号のない場合には、
イネーブルになる前記センス回路の第1出力に結合さ
れ、前記電圧制御発振器(VCO)に制御信号を与えて公
称動作周波数を第1の所定周波数に変更するオフセット
回路と、 前記受信された中間周波数(IF)信号がない場合には、
イネーブルになる前記センス回路の第2出力に結合さ
れ、前記局部発振器(LO)に制御信号を与えて公称動作
周波数を第2の所定周波数に変更するクランプ回路とか
ら構成され、 前記受信された中間周波数(IF)信号が存在する場合に
は、前記センス回路は前記オフセット回路及び前記クラ
ンプ回路をディスエーブルにし、前記位相同期ループは
位相同期することを特徴とする自動周波数制御装置。1. A local oscillator (LO) and an intermediate frequency (IF) demodulator portion including a double balanced demodulator that operates in a pair of quadrature relationships in response to a received intermediate frequency (IF) signal.
A received intermediate frequency (IF) having a phase locked loop including a phase detector and a voltage controlled oscillator (VCO) that is phase locked to the received intermediate frequency (IF) signal and controlling the operating frequency of a local oscillator (LO) An automatic frequency controller for a television receiver responsive to a signal, wherein the automatic frequency controller is coupled to an output of each of the double balanced demodulators and detects the presence or absence of the received intermediate frequency (IF) signal. A sense circuit for generating a plurality of enable and disable control signals at each output; and in the absence of the received intermediate frequency (IF) signal,
An offset circuit coupled to a first output of the sense circuit to be enabled and providing a control signal to the voltage controlled oscillator (VCO) to change a nominal operating frequency to a first predetermined frequency; IF) no signal,
A clamp circuit coupled to a second output of the sense circuit that is enabled and providing a control signal to the local oscillator (LO) to change a nominal operating frequency to a second predetermined frequency; The automatic frequency control device according to claim 1, wherein, when a frequency (IF) signal is present, the sense circuit disables the offset circuit and the clamp circuit, and the phase locked loop performs phase synchronization.
在に応答して前記一対の二重平衡復調器から発生された
出力信号に応答して、前記位相同期ループがロック外れ
状態にある場合に追加のイネーブル制御信号を発生する
前記センス回路と、 前記センス回路から印加された前記追加のイネーブル制
御信号に応答して、掃引制御信号を前記電圧制御発振器
(VCO)に与え、前記電圧制御発振器(VCO)の周波数
を、先ず最初に前記第1の所定周波数から第3の所定周
波数へ下方掃引し、次に公称動作周波数の方向へ上方掃
引する掃引回路とから構成され、 前記センス回路は、前記電圧制御発振器(VCO)が前記
受信された中間周波数(IF)信号に対して位相同期する
場合における前記一対の二重平衡復調器の出力に応答し
て、前記オフセット回路、前記掃引回路及び前記クラン
プ回路をディスエーブルにすることを特徴とする請求項
1記載の自動周波数制御装置。2. The phase locked loop is out of lock in response to an output signal generated from the pair of double balanced demodulators in response to the presence of the received intermediate frequency (IF) signal. Providing a sweep control signal to the voltage controlled oscillator (VCO) in response to the additional enable control signal applied from the sense circuit; A sweep circuit for first sweeping down the frequency of the oscillator (VCO) from the first predetermined frequency to a third predetermined frequency, and then sweeping upward in the direction of a nominal operating frequency; Responsive to the outputs of the pair of double balanced demodulators when the voltage controlled oscillator (VCO) is phase locked to the received intermediate frequency (IF) signal, the offset circuit; Serial automatic frequency control apparatus according to claim 1, wherein the sweep circuit and said clamp circuit, characterized in that disabling.
ら構成され、前記第2トランジスタのベースは基準電圧
(Vref)にバイアスされた第1差動増幅器と、 第3トランジスタと第4トランジスタとから構成され、
前記第4トランジスタのベースは前記基準電圧(Vref)
にバイアスされ、前記第1トランジスタ及び第3トラン
ジスタのベースは、差動入力電圧(Vin,−Vin)が供給
されかつ移相回路の一対の入力に接続された第2差動増
幅器と、 前記第1トランジスタのエミッタと前記第2トランジス
タのエミッタとの間に結合された第1キャパシタと、 前記第3トランジスタのエミッタと前記第4トランジス
タのエミッタとの間に結合された第2キャパシタと、 前記第2トランジスタの前記エミッタと前記第3トラン
ジスタの前記エミッタとの間に結合された第1抵抗と、 前記第1トランジスタの前記エミッタと前記第4トラン
ジスタの前記エミッタとの間に結合された第2抵抗と、 二重平衡負荷に結合した前記第2及び第4トランジスタ
のコレクタとから構成された前記移相回路を更に具える
ことを特徴とする請求項1記載の自動周波数制御装置。3. A transistor comprising a first transistor and a second transistor, wherein the base of the second transistor comprises a first differential amplifier biased to a reference voltage (V ref ), and a third transistor and a fourth transistor. Composed,
The base of the fourth transistor is connected to the reference voltage (V ref ).
And a base of the first and third transistors is supplied with a differential input voltage (V in , −V in ) and connected to a pair of inputs of a phase shift circuit; A first capacitor coupled between the emitter of the first transistor and the emitter of the second transistor; a second capacitor coupled between the emitter of the third transistor and the emitter of the fourth transistor; A first resistor coupled between the emitter of the second transistor and the emitter of the third transistor; and a first resistor coupled between the emitter of the first transistor and the emitter of the fourth transistor. 2. The phase shift circuit further comprising two resistors and collectors of the second and fourth transistors coupled to a double balanced load. The automatic frequency control device according to claim 1, wherein
振幅を制限する、カスコード接続された第1のリミッタ
段及び第2のリミッタ段と、 前記入力信号の周波数の半分の周波数において動作する
電圧制御発振器(VCO)と、カスコード接続された第3
リミッタ段及び第4のリミッタ段とから構成され、前記
第2のリミッタ段の出力に結合された位相同期ループ
(PLL)と、 前記入力信号を受信して所定量の位相シフトを与える移
相回路と、及び 前記位相シフトされた入力信号と前記位相同期ループ
(PLL)の出力信号との両方を受信して、前記入力信号
を復調して検出された出力信号を発生する二重平衡復調
器とからなる中間周波数(IF)復調器部分を具えること
を特徴とする請求項1もしくは2の内、いずれか1項記
載のテレビジョン受像機用の自動周波数制御装置。4. A cascode-connected first and second limiter stage for limiting the amplitude of an input signal applied to the first limiter stage, and operating at half the frequency of the input signal. Voltage controlled oscillator (VCO) and a cascode-connected third
A phase locked loop (PLL), comprising a limiter stage and a fourth limiter stage, coupled to an output of the second limiter stage; and a phase shift circuit for receiving the input signal and providing a predetermined amount of phase shift. And a double balanced demodulator receiving both the phase shifted input signal and the output signal of the phase locked loop (PLL) and demodulating the input signal to generate a detected output signal. 3. The automatic frequency control device for a television receiver according to claim 1, further comprising an intermediate frequency (IF) demodulator portion comprising:
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