JP2908739B2 - 多重プロセッサ・システムにおけるｃｐｕのモニタリング・システム及び方法 - Google Patents

多重プロセッサ・システムにおけるｃｐｕのモニタリング・システム及び方法

Info

Publication number
JP2908739B2
JP2908739B2 JP7316705A JP31670595A JP2908739B2 JP 2908739 B2 JP2908739 B2 JP 2908739B2 JP 7316705 A JP7316705 A JP 7316705A JP 31670595 A JP31670595 A JP 31670595A JP 2908739 B2 JP2908739 B2 JP 2908739B2
Authority
JP
Japan
Prior art keywords
interrupt
time
cpu
multiprocessor system
register
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP7316705A
Other languages
English (en)
Other versions
JPH08263310A (ja
Inventor
リチャード・ルイス・アーンド
フランク・エリオット・レビン
エドワード・ジョン・シラー
エドワード・フー・ウェルボン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH08263310A publication Critical patent/JPH08263310A/ja
Application granted granted Critical
Publication of JP2908739B2 publication Critical patent/JP2908739B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
    • G06F11/3466—Performance evaluation by tracing or monitoring
    • G06F11/3495—Performance evaluation by tracing or monitoring for systems

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Debugging And Monitoring (AREA)
  • Microcomputers (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般に多重プロセッ
サ・コンピュータ・システムにおける性能モニタリング
に関する。特に、多重プロセッサ・システムの各プロセ
ッサにおける性能モニタリングが正確に同一の時間周期
でデータを捕獲する。捕獲データはプロセッサ・ユニッ
トの割込み処理システムが許可か禁止かに関わらない。
【０００２】
【従来の技術】多重プロセッサ・システムの性能を調査
及び調整するために、全てのシステム・プロセッサに渡
る実行において、現命令及びデータのアドレスのサンプ
ル・シーケンスを同時に獲得することが望ましい。デー
タ・サンプリング及びプロファイリングは、単一プロセ
ッサ・システムの性能調整には非常に貴重なツールであ
ることが分かっている。PowerPCプロセッサから成る対
称多重プロセッサ・システムを調整するプロファイリン
グの主要な面を提供するために、複数プロセッサの個々
の状態を同時に安価に捕獲する方法を見い出すことが必
要である。マシン状態は、少なくとも実行中の現命令ア
ドレスと現命令に関連するオペランド・アドレス（存在
する場合）とをさし示す。多重プロセッサ・システムの
性能は前記システムのプロセッサ間の相互作用に強く関
連付けられるので、多重プロセッサ・システム内のプロ
セッサの状態を同時に捕獲することが重要である。そう
でないと多重プロセッサ・システムのプロセッサ間の相
互作用の知識を犠牲にすることになる。
【０００３】複数のプロセッサがロック状態、若しくは
ソフトウェア待機状態、または他の類似のソフトウェア
資源競合において同時に空転するなどの状態を検出する
ことが重要である。同時プロセッサ状態サンプルは実行
スレッドの正確な"断面図（cross-sectional view）"と
見なすことができる。
【０００４】更にモニタリングを要求するポイントにシ
ステム状態が進行するように、或いはサンプリング処理
の妨害を回避するようにサンプル間の遅延が調整可能な
方法でなければならない。
【０００５】中央処理ユニット（ＣＰＵ）は、アドレス
及びオペランド情報をサンプリングし、指定時点にマシ
ン状態を判断する性能モニタリング機構を含む。これを
達成するために、周期的な割込みがシステム割込み処理
機構に信号で知らされ、後処理のために例えばマシン状
態データを読出し、メモリに記憶するように要求する。
実行プロファイルはこの時、保管状態データ・ポイント
の多数の順次インスタンスの記録を含む。しかしながら
割込み処理機構が割込みマスク状態であることは珍しく
ない。割込み処理機構は本来、プロセッサ実行ユニット
と関連して実行されるソフトウェア・サービス・ルーチ
ンを含む処理要素である。様々な理由により割込みハン
ドラは割込み要求信号をサービスしていないかもしれな
い。これが発生すると、割込みハンドラが割込み要求を
許可にし、マシン状態データを読出す以前に性能モニタ
リング機構により要求される状態値が変化しうる。
【０００６】単一プロセッサ・システムではマシン状態
が異なる時点において記録される。そして別のプロセッ
サが存在しないので、ハードウェアのバイアス作用が存
在しなければマシン状態データが有効でありうる。しか
しながらこれは稀な場合である。スーパスカラ設計では
通常、任意の時点で多数の命令が進行中である。割込み
条件が検出されると、プロセッサは、割込み処理ソフト
ウェアの実行を可能にするために、現在実行中のどの命
令（但し存在する場合）を取り消さねばならないかを決
定しなければならない。実行ストリームをどこで中断す
るかを決定する多くのアプローチが存在し、通常、スト
リームはランダムでない方法により中断される。特に多
くのプロセッサ設計において、実行ストリームを分岐命
令で中断するように選択する。従って、単一プロセッサ
においてもプロファイルは基本的バイアスを有する。バ
イアス作用は、類似の条件が存在する命令実行プロセス
のポイントにおいて非ランダム・サンプルが取得される
ときに発生する。許可された割込みを有する処理ユニッ
トでさえも、元来、現在実行中の命令が完了される特定
の時点においてのみ、割込みの実行を許可する（次の命
令が常に割込みとして実行されるように受諾される訳で
はない）。通常、これは分岐ターゲットにおいて発生す
る。このように、プロセッサが割込みを実行するときだ
けマシン状態データが記憶される従来システムでは、プ
ロセッサが割込みサービスを許可するときに存在する特
定のマシン状態に向けて状態情報がバイアスされる結果
となる。従って、プロセッサが割込みを処理することが
好都合と判断したか否かに関わらず、ランダムにマシン
状態データを保管できるシステムを有することが有利で
あることが理解されよう。多重プロセッサ・システムに
更にプロセッサを追加することは、事情をより複雑にす
るに過ぎない。従ってこれらのバイアスを排除し、実行
ストリームのバイアス無しのサンプリングを提供するシ
ステムが求められる。
【０００７】
【発明が解決しようとする課題】しかしながら多重プロ
セッサ・システムでは、マシン状態データが各ＣＰＵに
対応して同一時点に記録されなければならない。そうで
ないと、第１のプロセッサが割込みを許可され第２のプ
ロセッサが割込みを禁止されるといった問題が発生す
る。従って、第１のプロセッサの割込みハンドラは第１
のＣＰＵの状態を第１の時点において記録する。更に、
第２のプロセッサの状態が、割込み処理システムが割込
み要求を許可するのを待機する間に（第１の時点より後
の）第２の時点を反映するように変更されうる。こうし
たことは多重プロセッサ・システムにおいて重大な問題
を生じる。なぜなら、第１及び第２のＣＰＵに対応して
記録されるデータが、特定の時点において一貫性を失う
からである。多重プロセッサ・システムのプロセッサ間
には多くの相互依存性が存在する。多重プロセッサ・シ
ステムにおいて任意の意味深いプロファイルを獲得する
ために、或いはデータをサンプリングするために、同一
時点におけるシステム内の各ＣＰＵの状態が記録されな
ければならない。
【０００８】従って、多重プロセッサ・システム内の各
ＣＰＵのマシン状態を同一時点において記録するように
保証するシステム及び方法が求められることが理解され
よう。
【０００９】
【課題を解決するための手段】従来技術に比較して、本
発明は、システム割込みハンドラが許可または禁止状態
かに関わらず、特定の時点におけるデータを常に保管す
るように保証するシステム及び方法を提供する。
【００１０】広く言えば、本発明は多重プロセッサ・シ
ステムの各プロセッサ内の性能モニタリング機構に関連
して、一連の特殊目的レジスタ（ＳＰＲ）を提供する。
時間ベース機構が各ＣＰＵに含まれ、多重プロセッサ・
システム全体に渡って同期される。時間ベース機構がマ
シン状態を記録するように要求すると、性能モニタリン
グ機構が即時マシン状態値を特殊目的レジスタに記憶す
る。従って、多重プロセッサ・システム内の各ＣＰＵの
状態が同一時点において保管される。システム内の各Ｃ
ＰＵの性能モニタリング機構は割込みハンドラに割込み
要求を発行し、もし割込みが許可されていると、マシン
状態データが割込み処理ソフトウェアにより後処理など
のために記憶される。しかしながら、割込みハンドラが
割込みを禁止しているとマシン状態データは割込みが許
可されるまでＳＰＲ内に留まり、その後データが続く後
処理のために特殊目的レジスタからメモリなどに読出さ
れる。このように、各ＣＰＵに対応する一貫性のある同
期したマシン状態データが、時間ベース機構により要求
される各時点において記録される。
【００１１】上述の要約により、当業者には後述の説明
を参照することにより本発明の目的、特徴及び利点が理
解されよう。
【００１２】
【発明の実施の形態】図１を参照すると、本発明を実現
可能な多重プロセッサ・システム（参照番号１で示され
る）のブロック図が示され、ＣＰＵ３Ａ（ＣＰＵ０）、
３Ｂ（ＣＰＵ１）、３Ｃ（ＣＰＵ２）、３Ｄ（ＣＰＵ
３）乃至ＣＰＵ３Ｎ（ＣＰＵＮ）を含む。好適な実施例
では、これらの各プロセッサは本来同一であり、従っ
て、本発明はプロセッサＣＰＵ０３Ａに関連して述べる
ことにする。しかしながら、本説明は他の各プロセッサ
３Ｂ乃至３Ｎにも当てはまることを理解されたい。シス
テム・バス２が含まれ、これは各プロセッサ３Ａ乃至３
Ｎ間のアドレス及びデータ転送通信を提供する。更に、
入出力（Ｉ／Ｏ）制御装置４及びメモリ制御装置／サブ
システム６が各々システム・バス２に接続され、データ
及びアドレス情報がプロセッサとＩ／Ｏ制御装置４とメ
モリ装置６との間を転送される。このようにしてプロセ
ッサ３Ａ乃至３Ｎは、情報をシステム・バス２を介して
メモリ制御システム６に書込むことによりメモリに情報
を記憶することができる。ここでメモリ制御装置６は、
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）装置またはスタティック・ランダム・アクセス・メ
モリ（ＳＲＡＭ）装置などのメモリ記憶装置を含む。更
に情報は、メモリ制御装置６からシステム・バス２を介
して呼出され、ＣＰＵ３Ａ乃至３Ｎに記憶される。同様
に情報はプロセッサ３Ａ乃至３Ｎ及びＩ／Ｏ制御装置４
との間で転送され、それにより通信が他の処理システム
或いは装置との間でも達成される。
【００１３】好適な実施例では、各ＣＰＵ３Ａ乃至３Ｎ
はＩＢＭより販売されるPowerPCマイクロプロセッサ（P
owerPCはＩＢＭの商標）である。これらの各マイクロプ
ロセッサは、その対応マシンのプロファイル・データを
獲得する性能モニタ機構１０を含む。図２を参照する
と、性能モニタ機構１０が、時間ベース機構１２と共に
提供されることが理解される。時間ベース機構１２は、
マシン状態が保管されるべき正確な時点を指定するカウ
ンタを含む。各ＣＰＵ３Ａ乃至３Ｎは、システム・バス
・クロックにもとづく周波数のクロックを有する時間ベ
ース機構１２を含む。時間ベース機構は多重プロセッサ
・システム内の各プロセッサ上で要求される。これは多
重プロセッサ・システムが同期時間ベースを必要とする
事実による（すなわち各プロセッサの時間ベースが全て
の時間ベースと同期する）。時間ベース・クロック周波
数はシステム・バス・クロックに等しいか、或いはその
比率が例えばバス・クロック周波数の１／４のように等
しい。１実施例では、時間ベース・クロックはシステム
・バス・クロックの速度の１／６であり、すなわち毎６
システム・バス・クロック・サイクルごとに１タイム・
ベース・クロック・サイクルが発生する。６４ビット・
カウンタが時間ベース機構１２に含まれ、ビット・フリ
ップ間の時間の増分が制御されるように所定ビットがフ
リップされる。
【００１４】時間ベース機構１２は、任意の時間に繰返
し発生するシステム事象にもとづきマシン状態データを
サンプリングすることができる。例えば状態データは、
レベル１（Ｌ１）またはレベル２（Ｌ２）キャッシュ・
ミス、または垂直キャッシュ・ヒットなどが発生する度
に捕獲される。好適な実施例はシステム・クロックに対
して特定の比率の周波数にもとづくカウンタを用いるよ
うに述べられるが、マシン状態データをサンプリングす
る時間基準として任意の数のシステム事象を選択するこ
とができる。
【００１５】多重プロセッサ・システムでは、各ＣＰＵ
３Ａ乃至３Ｎ内の各時間ベース機構１２が正確に同一時
刻に初期化されることが重要である。この同期は多重プ
ロセッサ・システムを基本的にリセットすることにより
達成される。より詳細には多重プロセッサ・システムが
停止され、各ＣＰＵ内の各時間ベース機構１２が同一
値、例えば０にセットされて初期化され、次に始動／再
始動される。従って各時間ベース機構１２がシステム・
バス・クロックに同期され、それらの内部のカウンタが
同一値に初期化される。このように、各時間ベース機構
１２は通知信号を性能モニタ機構１０に送信し、マシン
状態をそれぞれの性能モニタ機構１０に正確に同一時刻
に記憶するように要求する。
【００１６】図４は、ＣＰＵ３Ａ乃至３Ｎ内の時間ベー
ス機構１２を同期する別の方法を示す。参照番号５０は
一般に、各プロセッサ内の時間ベースを同期するために
本発明により使用されるシステム時間ベース生成及び同
期機構を表す。システム・クロック５２はシステム・バ
ス２を制御する信号を生成し、このクロック信号をクロ
ック・バッファ・ドライバ５４、クロック・プリスケー
ラ５６、及び時間ベース・バッファ６０に出力する。ク
ロック・ドライバ・バッファ５４は、システム・クロッ
ク信号をバス・インタフェース６２を介してプロセッ
サ、バス・ユニット制御装置及びこの信号を要求する他
の装置に出力する。更にカウント・ラッチ・レジスタ５
８が提供され、時間ベース・バッファ／分周器６０と共
に、オペレーティング・システム・ソフトウェア（図示
せず）からプログラム式クロック制御信号を受信する。
カウント・ラッチ・レジスタ５８は次にオペレーティン
グ・システム制御信号をクロック・プリスケーラ５６に
提供し、クロック・プリスケーラ５６は同期制御信号を
時間ベース・バッファ６０に出力する。すると時間ベー
ス・バッファ６０がバス・インタフェース６２を介して
時間ベース・システム許可信号を時間ベース機構１２に
出力する。
【００１７】クロック・プリスケーラ５６は１５ビット
・プログラマブル回路（オペレーティング・システム・
ソフトウェアによりプログラムされる）であり、総カウ
ントに達する度に１クロック・パルス許可を消去する。
この方法の使用により図４のシステムは次の特性を提供
する。 １．基本総カウント（．９５＊３２７６８）．．．．．３１１２９ ２．最大調整範囲．．．．．．．．．．．．．．．．．＃５％ ３．調整細分性．．．．．．．．．．．．．．．．．．１１６msec／hr ４．最大スキュー・レート（時間調整）．．．．．．．＃１９０sec／hr ５．０カウント．．．．．．．．．．．．．．．．クロック停止
【００１８】プリスケーラ５６は精度を向上するために
長い周期を有するか、或いはコストを低減するために短
い周期を有するように設計される。オプションのプログ
ラマブル分周器（時間ベース・バッファ６０内に示され
る）が、システム・クロック周波数の３％乃至１２％の
範囲の時間ベース信号を供給するために提供されてもよ
い。時間ベース許可信号がアサートされるとプロセッサ
３Ａ乃至３Ｎはシステム・クロックをカウントし、時間
ベースがシステム・クロック周波数に比較的依存しなく
なる。
【００１９】図４の時間ベース同期クロックは、新たな
値を時間ベース・レジスタ５８に明示的にロードするこ
と無しに調整可能である。これは大きな誤差を調整する
ための複数の更新の問題を回避する。プリスケーラ回路
５６は、例えば時間ベースをネットワークに同期させる
ための次のクロック同期計算が発生する時点などの、特
定期間に渡る誤差を補正するように調整される。クロッ
クが高速の場合には、ソフトウェアは一連の小変化量だ
け時間を戻すことにより時間の逆走行の出現を回避する
のではなく、時間ベース許可レートを低減する。
【００２０】多重プロセッサ・システムにおいて、ある
プロセッサ３Ａ乃至３Ｎがネットワークとのクロック同
期プロトコルを実行することができ、全てのプロセッサ
のクロックを調整するために単一の調整を行う。全ての
プロセッサの整合（rendezvous）が必要なのはパワーオ
ン・リセット時だけである。パワーオン・リセット整合
にはクロックがオフされ（カウントが０にセットされ
る）、全てのプロセッサがそれらのクロックを初期化し
て、先導プロセッサがプリスケーラをデフォルト値また
は校正値にセットし、全てのクロックを始動する。
【００２１】この機構はまた、クロックを初期化、同期
及び修正するために使用されるソフトウェアを単純化す
る。クロック・ドリフトが低減され、標準の高精度クリ
スタルを用いるより正確な時間基準を提供する。クリス
タルの安定性及び同期ソフトウェアの精度だけがクロッ
クの精度を制限する（クリスタルの精度に依存しな
い）。
【００２２】システム時間ベース制御には時間ベース・
バッファ／分周器レジスタ６０が関連付けられる。Powe
rPCマイクロプロセッサではこのレジスタはシステム・
メモリ空間内のハイ・メモリ・ロケーションに配置され
る。
【００２３】システム時間ベース制御には、更に総カウ
ント・ラッチ・レジスタ５８が関連付けられる。このレ
ジスタは、システム・メモリ空間の別のハイ・メモリ・
ロケーションに配置される。
【００２４】図２を再度参照すると、本発明は所与の多
重プロセッサ・システムの全てのプロセッサが、システ
ム内の全てのＣＰＵ上で同期して発生する事象を検出及
びカウントすることを可能にする。これらの事象を追跡
する好適な方法は、時間ベース機構１２であり、これは
PowerPCマイクロプロセッサ内に存在する。特定の時点
において、状態情報を保持する特定タイプの機構を含む
プロセッサが知られており、ここではPowerPCマイクロ
プロセッサを例として挙げることにする。各時間ベース
機構１２は、上述の方法により多重プロセッサ・システ
ムの全てのプロセッサ間で同期される。
【００２５】時間ベース機構１２は、所与の多重プロセ
ッサ・システム内の全てのプロセッサに渡って同期され
るので、これはプロセッサを同期するための単純な機構
を提供する。従って多重プロセッサ・システムの全ての
プロセッサが、単一のシステム・ワイドな事象を同期し
て検出し、それに対応することができる。時間ベース・
レジスタの選択ビット・グループの１ビットの遷移が、
複数のプロセッサ３Ａ乃至３Ｎの間で同一の条件を同時
に検出する手段として選択される。問題に対する一般的
な解決策は、任意のビットの遷移がカウントのために選
択されることである。しかしながら、この同期割込み機
能をサポートするプロセッサでは、６４ビット時間ベー
ス・カウンタの４ビットの１ビットだけが、ソフトウェ
アによりアクセス可能なモニタ・モード制御レジスタ
（ＭＭＣＲ）を介して選択されるものと思われる。
【００２６】代表的な実施例では、４つの時間ベース・
ビット（６６ＭＨｚバス・クロックにもとづく）、すな
わちビット４６−０．９８msec、ビット４５−１．９６
msec、ビット４３−７．８４msec、そしてビット３９−
１２５．４４msecが選択される。全てのプロセッサがこ
の同期時間ベース割込み条件を同時に検出し、信号で知
らせることが必要であるが、全てのプロセッサがこの割
込み事象を同時に処理することは必ずしも可能ではない
（その１つの理由は、特定のプロセッサの割込みが事象
発生時に禁止されているかも知れないからである）。す
なわち、アドレス及びオペランド・データを含む状態情
報を保管する作業、及び割込み処理ソフトウェアを呼出
すアーキテクチャ的結果がプロセッサの禁止により遅延
されうる。割込みマスクによるデータの損失が生じない
ことを保証するために、割込み条件が検出されるとプロ
セッサは実行中の１命令の有効命令及びオペランド・ア
ドレス（但しオペランドが存在する場合）を捕獲し、割
込みを割込み解析論理に提供する。これらのアドレス
は、この目的のために指定される２つのレジスタ、すな
わち保管データ・アドレス（ＳＤＡ）レジスタ及び保管
命令アドレス（ＳＩＡ）レジスタに、システム・ワイド
な信号通達時に保管される。割込みが実際にサービスさ
れるとき、ＳＤＡ及びＳＩＡの内容は、システム・ワイ
ドな信号通達時におけるＣＰＵ状態を反映する。
【００２７】図２では同期される各時間ベース機構１２
のカウンタ内の所定ビットがフリップするとき、通知信
号が時間ベース機構１２から性能モニタ機構１０に送信
される。この通知信号により、性能モニタ機構はマシン
状態値を特殊目的レジスタ（ＳＰＲ）１２、１４及び１
６に保管する。図２では説明の都合上３つのＳＰＲ１
２、１４及び１６が示されるが、本発明が状態データを
記憶するために任意の数のレジスタの使用を考慮するこ
とが理解されよう。
【００２８】性能モニタ機構１０は、プロセッサ命令実
行及び記憶制御の利用に関する詳細情報を提供すること
を目的とする、ソフトウェアによりアクセス可能な機構
である。性能モニタ機構１０は実施例に依存する数の３
２ビット・カウンタを含み、これらはプロセッサまたは
記憶装置の性能に関する事象をカウントするために使用
される。PowerPCマイクロプロセッサは性能モニタリン
グをサポートし、実施例に依存する数の事象がカウント
のために選択される。
【００２９】モニタ・モード制御レジスタ（ＭＭＣＲ
０）はカウンタの機能を確立する。カウンタ及びＭＭＣ
Ｒ０はプロセッサ・チップ上に物理的に存在し、mfspr
またはmtspr命令を介する読出しまたは書込みに対応し
てアドレス指定可能である。これらのＳＰＲへの書込み
は、特権状態またはスーパバイザ状態においてのみ許可
される。これらのＳＰＲからの読出しも問題状態におい
て許可されうる。これらのカウンタまたはレジスタの読
出しはそれらの内容を変更しない。
【００３０】モニタ・モード制御レジスタ（ＭＭＣＲ
０）は事象（信号）の選択の記録（カウント）を許容す
るビット・フィールドに区分化される。事象の許容可能
な組合わせの選択はカウンタを同時に動作させる。ＭＭ
ＣＲ０はカウンタ許可制御、カウンタ・オーバフロー割
込み制御、カウンタ事象選択及びカウンタ・フリーズ制
御などの制御を含む。
【００３１】性能モニタリング機構１０は、ネガティブ
・カウンタ（ビット０の"オン"または"１"）条件により
知らされる"性能モニタ"割込みを使用する。性能モニタ
割込みは、コード・ストリームをサンプリングして、"
ホット・スポット"すなわち繰返し使用され、全体性能
を向上するように結合または調整されるコードを見い出
すためにプロファイリング・ソフトウェアにより使用さ
れる。
【００３２】性能モニタ機構１０が時間ベース機構１２
から"データのサンプリング"を指令する通知を受信する
と、割込み信号が分岐割込み処理ユニット２０に出力さ
れる。同時にサンプリング・データ（マシン状態デー
タ）が、この目的のために指定される特殊目的レジスタ
（ＳＰＲ）１２、１４及び１６に配置される。好適な実
施例では、このサンプリング・データへのアクセスを可
能にするために、２つの追加のＳＰＲ、すなわちＳＩＡ
（保管命令アドレス）レジスタとＳＤＡ（保管データ・
アドレス）レジスタが含まれる。割込みの実行時、捕獲
オペランド・アドレス（但し存在する場合）はＳＤＡ
に、また捕獲命令アドレスはＳＩＡに存在すべきであ
る。PowerPC604マイクロプロセッサ（PowerPC604はＩＢ
Ｍの商標）では、追加のマシン状態情報が、ＳＲＲ１ビ
ット（１乃至４及び１０乃至１５）内に存在する。
【００３３】カウンタの使用を回避するために、選択ビ
ットの遷移により割込みの知らせを示すフラグがＭＭＣ
Ｒ０内に定義される。このフラグが選択ビットの遷移に
より、割込みを知らせるようにセットされると、そのビ
ット遷移により割込みを知らせるようにセットされる全
てのプロセッサが同時に性能モニタリング割込みを信号
で知らせる。時間ベース機構及び性能モニタリングのカ
ウントのために選択されるビットの実際の実現は、それ
ぞれシステム及びプロセッサ設計の機能による。
【００３４】性能モニタ機構１０が時間ベース機構１２
から通知信号を受信すると、性能モニタ機構１０は自身
内の特定のレジスタからデータを読出すことにより、そ
こに記憶されるマシン状態データをサンプリングし、こ
の状態データを特殊目的レジスタ１２、１４及び１６な
どに記憶する。性能モニタ機構１０は通常、単一プロセ
ッサ・システム内で動作し、本発明により必要とされる
全ての状態情報を含む。単一プロセッサ・システムでは
状態データを性能モニタ機構１０から分離して維持する
必要はない。なぜなら対象のプロセッサと他のＣＰＵ間
の一貫性を維持する必要がないからである。状態データ
がＳＰＲ１２、１４及び１６に記憶されると、性能モニ
タ機構１０は次に割込み要求信号を分岐割込み処理ユニ
ット２０に発行する。
【００３５】しかしながら本発明は単一プロセッサ・シ
ステムにおいても有用である。なぜならマシン状態デー
タが、割込みがマスクされるか否かに関わらず任意の時
点においてサンプリングされるからである。従来の単一
プロセッサ・システム内の性能モニタ機構は、割込みが
禁止される特定の時点においてマシン状態データを捕獲
することができない。すなわち、性能モニタ機構が割込
みが禁止される時刻Ａにおいて状態データを獲得できな
い。そのためにマシン状態が時刻Ａ以後の特定の時点
（例えばＡ＋Ｎ）において捕獲される。従って従来のシ
ステムは、割込みが禁止されている間にプロセッサが最
適に動作しているかどうかを判断できない。なぜならこ
れらの特定の時点においてはマシン状態データが決して
捕獲されないからである。しかしながら本発明を使用す
れば、マシン状態データがＳＰＲ１２、１４及び１６に
保管されるので、マシン状態データが任意の時点（割込
みが許可されているときに限らず）において捕獲可能に
なる。割込みが禁止される間のプロセッサの状態データ
は、その時に走行するコード内に"ホット・スポット"が
存在するか否かを判断することにより、プロセッサ性能
を最適化するために使用される。更に、本発明はランダ
ム・マシン状態情報を獲得してバイアスを除去すること
を保証し、またデータのランダム・サンプリングを提供
するために使用される。このように本発明によれば、状
態データが割込みの禁止期間においても獲得されるの
で、本発明は多重プロセッサ・システムだけでなく単一
プロセッサ・システムにおいても特定の有用性を有す
る。
【００３６】大部分のスーパスカラ処理ユニットは、命
令自体における依存性と他のシステム・パラメータとに
もとづき命令パスを予測し、最終的に決定する分岐割込
み処理ユニット（ＢＰＵ）を含む。このＢＰＵ２０は割
込み信号を受信し、適切な条件が満たされると、性能モ
ニタ機構１０からの割込み要求（ＩＲＱ）にもとづき実
行をオペレーティング・システム割込みハンドラ２２に
転じる。しかしながら場合によっては、ＢＰＵ２０が中
断できない他の処理活動に従事しているかもしれない。
この場合、割込みはマスク（禁止）される。しかしなが
ら、割込みがマスクされない（すなわち許可される）場
合には、ＢＰＵ２０はＩＲＱを割込みハンドラ２２に送
信し、割込みハンドラ２２が次に少なくとも１つのサー
ビス・ルーチン２４、２６、２８を呼出す。図２は、Ｂ
ＰＵ２０からの性能モニタＩＲＱの受信に際し、性能モ
ニタ割込みハンドラ（ＰＭＩＨ）ルーチン２４が呼出さ
れる場合を示す。サービス・ルーチン２４は次にシステ
ム・ソフトウェア内で初期化され、特殊目的レジスタ１
２、１４、１６などに記憶されるサンプリング・データ
を読出す。このマシン状態のサンプリング・データは次
にシステム・メモリ３０に記憶される。ここでシステム
・メモリ３０はハード・ファイル、テープ、フロッピー
・ディスクなどである。システム・メモリ３０は多重プ
ロセッサ・システム１に含まれるメモリを示し、そこに
同一時点における各ＣＰＵ３Ａ乃至３Ｎの状態データが
記憶される。
【００３７】単に性能モニタ機構１０内のレジスタに状
態情報を記憶する従来システムに比較して、本発明によ
る特殊目的レジスタ１２、１４、１６などの提供は大き
な優位性を提供する。すなわち、多重プロセッサ・シス
テム内のあるＣＰＵ内のＢＰＵ２０が割込みを禁止して
いる場合、割込みハンドラ２２及びサービス・ルーチン
２４が性能モニタ機構１０内のサンプリング・データを
検索し、それを後処理のために記憶する以前に性能モニ
タ機構１０内のサンプリング・データが変化する可能性
がある。その結果、多重プロセッサ・システム内の少な
くとも１つのＣＰＵが、他のＣＰＵと一貫性の無いデー
タを記録することになる。なぜならサンプリング・デー
タがメモリに記録される以前にマシンが状態を変化させ
るからである。しかしながら本発明はマシン状態データ
を特定の時点においてＳＰＲ１２、１４、１６に記憶
し、この時点がデータが多重プロセッサ・システム内の
他の全てのＣＰＵに保管される同時刻に相当する。従っ
て、多重プロセッサ・システム内の各ＣＰＵの一貫した
状態データが、所望の正確な時刻にＳＰＲから読出され
る。なぜなら性能モニタ機構１０から信号が受信される
ときに、ＢＰＵ２０が割込みをマスクしていたか否かに
関わらず、割込みハンドラ２２及びサービス・ルーチン
２４が状態データを検索できるようにこれらのデータが
十分な時間レジスタ内に保持されるからである。
【００３８】多重プロセッサ・システム内の全てのＣＰ
Ｕに対応して、一貫した状態データが獲得されるよう
に、本発明により実現されるプロセスが図３に関連して
述べられる。ステップ１ではプロセスがシステムを初期
化することにより開始され、上述のようにＣＰＵ内の全
ての時間ベース機構１２が同期される。
【００３９】ステップ２では時間ベース機構１２が通知
信号を性能モニタ機構１０に発行する。性能モニタが次
に時間ベース機構１２から通知を受信し、ＣＰＵ状態デ
ータのサンプルが特殊目的レジスタ１２、１４、１６な
どに記憶される（ステップ３）。次にステップ４で性能
モニタ機構１０が分岐割込み処理ユニット２０に割込み
を発行する。
【００４０】ステップ５は割込みがＢＰＵ２０により許
可されているか否かを判断する。許可されていないとプ
ロセスはステップ５にループして戻り、ＢＰＵ２０が割
込みを許可する（マスク解除する）のを待機する。ステ
ップ５で割込みがＢＰＵ２０により許可されていると判
断されると、割込み要求がＢＰＵ２０によりオペレーテ
ィング・システム割込みハンドラ２２に送信される（ス
テップ６）。次にステップ７で割込みハンドラ２２によ
り性能モニタ割込みサービス・ルーチンが呼出され、割
込みハンドラ２２は次にステップ８で特殊目的レジスタ
（ＳＰＲ）１２、１４、１６から、サンプリング・デー
タを読出す。ＳＰＲ１２、１４、１６から読出されたデ
ータは、次にステップ９で後処理のためにシステム・メ
モリ３０に記憶される。ステップ９に続き処理はステッ
プ１０に移行して終了する。
【００４１】ここで後処理と呼ばれるものには、データ
をエンド・ユーザがＣＰＵ性能の傾向を検出するために
使用するグラフィカル・フォーマットに変換するステッ
プ及び、例えば複数プロセスが単一資源へのアクセスを
希望するときなどのように、複数プロセスがロック状態
で空転しているか否かを判断するステップが含まれる。
更に後処理には、多重プロセッサ・システム性能などに
関する統計を編集するソフトウェア・プロセスを呼出す
ステップが含まれたりする。
【００４２】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００４３】（１）多重プロセッサ・システム内の各Ｃ
ＰＵの状態情報を提供するシステムであって、所定時点
において前記状態情報を検索するように通知信号を発行
する手段と、前記通知信号を受信し、前記状態情報を少
なくとも１つのレジスタに配置する手段と、前記状態情
報を前記レジスタから前記多重プロセッサ・システム内
のメモリに転送する割込み処理機構と、前記割込み処理
機構が割込み要求を受諾しているか否かに関わらず、前
記所定時点における前記状態情報を保持する手段と、を
含む、システム。 （２）前記受信手段が、前記割込み処理機構に割込み要
求を送信し、前記状態情報の前記メモリへの転送を要求
する手段を含む、前記（１）記載のシステム。 （３）前記割込み処理機構が前記割込み要求の受諾を選
択的に許可及び禁止する、前記（２）記載のシステム。 （４）前記発行手段が前記通知信号が発行される時期を
決定するために特定のシステム事象をカウントする手段
を含む、前記（３）記載のシステム。 （５）前記保持手段が前記状態情報を記憶する少なくと
も１つの特殊目的レジスタを含む、前記（４）記載のシ
ステム。 （６）前記の各カウント手段を同一の初期時点にセット
することにより、前記多重プロセッサ・システム内の前
記各ＣＰＵを同期する手段を含む、前記（４）記載のシ
ステム。 （７）前記同期手段が、前記多重プロセッサ・システム
内の単一の前記ＣＰＵにより実現されるクロック同期プ
ロトコルにもとづき、前記カウント手段を調整する手段
と、前記多重プロセッサ・システムの初期化時に前記多
重プロセッサ・システム内の前記各ＣＰＵの前記各カウ
ント手段をマッチングする手段と、を含む、前記（６）
記載のシステム。 （８）前記同期手段が、前記各ＣＰＵ内の前記の各カウ
ント手段を停止させることにより同一時間値にセット
し、次に前記多重プロセッサ・システムを再始動する手
段を含む、前記（６）記載のシステム。 （９）前記特定システム事象がキャッシュ・ミス及びシ
ステム・バス・サイクルの割合を含む、前記（８）記載
のシステム。 （１０）ＣＰＵの状態情報を提供するシステムであっ
て、所定時点において前記状態情報を検索するように通
知信号を発行する手段と、前記通知信号を受信し、前記
状態情報を少なくとも１つのレジスタに配置する手段
と、前記状態情報を前記レジスタから前記システム内の
メモリに転送する割込み処理機構と、前記割込み処理機
構が割込み要求を受諾しているか否かに関わらず、前記
所定時点における前記状態情報を保持する手段と、を含
む、システム。 （１１）前記保持手段が少なくとも１つの特殊目的レジ
スタを含む、前記（１０）記載のシステム。 （１２）前記割込み処理機構が前記割込み要求を受諾し
ていない間に前記状態情報が保持される、前記（１１）
記載のシステム。 （１３）多重プロセッサ・システム内の各ＣＰＵの状態
情報を提供する方法であって、所定時点において前記状
態情報を検索するように通知信号を発行するステップ
と、前記通知信号を受信し、前記状態情報を少なくとも
１つのレジスタに配置するステップと、割込み処理機構
により前記状態情報を前記レジスタから前記多重プロセ
ッサ・システム内のメモリに転送するステップと、前記
割込み処理機構が割込み要求を受諾しているか否かに関
わらず、前記所定時点における前記状態情報を保持する
ステップと、を含む、方法。 （１４）前記受信ステップが、前記割込み処理機構に割
込み要求を送信し、前記状態情報の前記メモリへの転送
を要求するステップを含む、前記（１３）記載の方法。 （１５）前記発行ステップが、前記通知信号が発行され
る時期を決定するために特定のシステム事象をカウント
するステップを含む、前記（１４）記載の方法。 （１６）前記の各カウント手段を同一の初期時点にセッ
トすることにより、前記多重プロセッサ・システム内の
前記の各ＣＰＵを同期するステップを含む、前記（１
５）記載の方法。 （１７）前記同期ステップが、前記多重プロセッサ・シ
ステム内の単一の前記ＣＰＵにより実現されるクロック
同期プロトコルにもとづき、前記カウント手段を調整す
るステップと、前記多重プロセッサ・システムの初期化
時に、前記多重プロセッサ・システム内の前記の各ＣＰ
Ｕの前記の各カウント手段をマッチングするステップ
と、を含む、前記（１６）記載の方法。 （１８）前記同期ステップが、前記の各ＣＰＵ内の前記
の各カウント手段を停止させることにより同一時間値に
セットし、次に前記多重プロセッサ・システムを再始動
するステップを含む、前記（１７）記載の方法。 （１９）前記保持手段が、前記ＣＰＵ上で発生する任意
の特定事象に関わらず、前記ＣＰＵの全ての前記状態情
報をサンプリングする手段であって、前記サンプリング
状態情報が前記特定事象の発生にもとづきバイアスされ
ないようにする、前記サンプリング手段を含む、前記
（１０）記載のシステム。
【００４４】
【発明の効果】以上説明したように本発明によれば、シ
ステム割込みハンドラが許可または禁止状態かに関わら
ず、多重プロセッサ・システム内の各ＣＰＵの特定の時
点におけるマシン状態データを、常に保管するように保
証するシステム及び方法を提供することができる。
【図面の簡単な説明】
【図１】本発明を実現しうるタイプの多重プロセッサ・
システムを示すブロック図である。
【図２】本発明の性能モニタリング及び割込み処理の詳
細図である。
【図３】本発明が実現しうるオペレーション・シーケン
スを表す流れ図を示す図である。
【図４】多重プロセッサ・システム内の各プロセッサを
同期する１つの実施例を示すブロック図である。
【符号の説明】
２ システム・バス ４ 入出力（Ｉ／Ｏ）制御装置 ６ メモリ制御装置 １０ 性能モニタ機構 １２ 時間ベース機構 ２０ 分岐割込み処理ユニット ２２ 割込みハンドラ ２４、２６、２８ サービス・ルーチン ３０ システム・メモリ ５２ システム・クロック ５４ クロック・バッファ・ドライバ ５６ クロック・プリスケーラ ５８ カウント・ラッチ・レジスタ ６０ 時間ベース・バッファ ６２ バス・インタフェース
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ０６Ｆ 15/78 ５１０ Ｇ０６Ｆ 15/78 ５１０Ｋ (72)発明者 フランク・エリオット・レビン アメリカ合衆国78729、テキサス州オー スティン、チャペル・ダウン・ストリー ト 9406 (72)発明者 エドワード・ジョン・シラー アメリカ合衆国78759、テキサス州オー スティン、ピレネッセ 11509 (72)発明者 エドワード・フー・ウェルボン アメリカ合衆国78730、テキサス州オー スティン、ターキー・クリーク・ドライ ブ 3637 (56)参考文献 特開 平４−4437（ＪＰ，Ａ) 特開 昭63−78268（ＪＰ，Ａ) 特開 平１−21648（ＪＰ，Ａ) 特開 平２−128243（ＪＰ，Ａ) 特開 平５−6344（ＪＰ，Ａ) 特開 平５−216838（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 9/46 G06F 11/28 G06F 11/34 G06F 15/78 G06F 11/22 G06F 11/30 G06F 9/38 G06F 15/16

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】多重プロセッサ・システム内の各ＣＰＵの
    状態情報を提供するシステムであって、 前記多重プロセッサ・システム内の各ＣＰＵにわたって
    同期した所定時点において、前記状態情報を保管するよ
    うに通知信号を発行する手段と、 前記各ＣＰＵにおいて、前記通知信号を受信し、割込み
    がマスクされているか否かにかかわらず、前記状態情報
    を少なくとも１つのレジスタに配置する手段と、 前記各ＣＰＵにおいて、割込み要求信号を送出する手段
    と、 前記各ＣＰＵにおいて、前記割込み要求信号に応答し
    て、割込がマスクされいない場合には前記状態情報を前
    記レジスタから前記多重プロセッサ・システム内のメモ
    リに転送し、割込がマスクされている場合には前記割込
    み要求信号にかかわらず前記状態情報を前記レジスタか
    ら前記多重プロセッサ・システム内のメモリに転送しな
    い割込み処理機構と、 を有することにより、前記所定時点における前記状態情
    報が維持される前記システム。
  2. 【請求項２】前記割込み処理機構が割込み要求の受諾を
    選択的に許可及び禁止する、請求項１記載のシステム。
  3. 【請求項３】前記発行手段が前記通知信号が発行される
    時期を決定するために特定のシステム事象をカウントす
    る手段を含む、請求項２記載のシステム。
  4. 【請求項４】前記配置手段が前記状態情報を記憶する少
    なくとも１つの特殊目的レジスタを含む、請求項３記載
    のシステム。
  5. 【請求項５】前記の各カウント手段を同一の初期時点に
    セットすることにより、前記多重プロセッサ・システム
    内の前記各ＣＰＵを同期する手段を含む、請求項３記載
    のシステム。
  6. 【請求項６】多重プロセッサ・システム内の各ＣＰＵの
    状態情報を提供する方法であって、 前記多重プロセッサ・システム内の各ＣＰＵにわたって
    同期した所定時点において、前記状態情報を保管するよ
    うに通知信号を発行するステップと、 前記各ＣＰＵにおいて、前記通知信号を受信し、割込み
    がマスクされているか否かにかかわらず、前記状態情報
    を少なくとも１つのレジスタに配置するステップと、 前記各ＣＰＵにおいて、割込み要求信号を送出するステ
    ップと、 前記各ＣＰＵの割込み処理機構が前記割込み要求信号に
    応答して、割込がマスクされいない場合には前記状態情
    報を前記レジスタから前記多重プロセッサ・システム内
    のメモリに転送し、割込がマスクされている場合には前
    記割込み要求信号にかかわらず前記状態情報を前記レジ
    スタから前記多重プロセッサ・システム内のメモリに転
    送しないステップと、 を有することにより、前記所定時点における前記状態情
    報が維持される前記方法。
  7. 【請求項７】前記発行ステップが前記通知信号が発行さ
    れる時期を決定するために特定のシステム事象をカウン
    トするステップを含む、請求項６記載の方法。
  8. 【請求項８】前記の各カウントステップを同一の初期時
    点にセットすることにより、前記多重プロセッサ・シス
    テム内の前記各ＣＰＵを同期するステップを含む、請求
    項７記載の方法。
JP7316705A 1994-12-16 1995-12-05 多重プロセッサ・システムにおけるｃｐｕのモニタリング・システム及び方法 Expired - Fee Related JP2908739B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US35822094A 1994-12-16 1994-12-16
US358220 1994-12-16

Publications (2)

Publication Number Publication Date
JPH08263310A JPH08263310A (ja) 1996-10-11
JP2908739B2 true JP2908739B2 (ja) 1999-06-21

Family

ID=23408765

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7316705A Expired - Fee Related JP2908739B2 (ja) 1994-12-16 1995-12-05 多重プロセッサ・システムにおけるｃｐｕのモニタリング・システム及び方法

Country Status (2)

Country Link
US (1) US5802378A (ja)
JP (1) JP2908739B2 (ja)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5896524A (en) * 1997-02-06 1999-04-20 Digital Equipment Corporation Off-line clock synchronization for multiprocessor event traces
US6317638B1 (en) * 1997-08-22 2001-11-13 Honeywell Inc. Multi-layer state machine for a hybrid real-time control system and method of operation thereof
US6195748B1 (en) 1997-11-26 2001-02-27 Compaq Computer Corporation Apparatus for sampling instruction execution information in a processor pipeline
US6237073B1 (en) 1997-11-26 2001-05-22 Compaq Computer Corporation Method for providing virtual memory to physical memory page mapping in a computer operating system that randomly samples state information
US6332178B1 (en) 1997-11-26 2001-12-18 Compaq Computer Corporation Method for estimating statistics of properties of memory system transactions
US6237059B1 (en) * 1997-11-26 2001-05-22 Compaq Computer Corporation Method for estimating statistics of properties of memory system interactions among contexts in a computer system
US6163840A (en) * 1997-11-26 2000-12-19 Compaq Computer Corporation Method and apparatus for sampling multiple potentially concurrent instructions in a processor pipeline
US6442585B1 (en) 1997-11-26 2002-08-27 Compaq Computer Corporation Method for scheduling contexts based on statistics of memory system interactions in a computer system
US6374367B1 (en) 1997-11-26 2002-04-16 Compaq Computer Corporation Apparatus and method for monitoring a computer system to guide optimization
US6549930B1 (en) 1997-11-26 2003-04-15 Compaq Computer Corporation Method for scheduling threads in a multithreaded processor
US6134675A (en) * 1998-01-14 2000-10-17 Motorola Inc. Method of testing multi-core processors and multi-core processor testing device
US6317847B1 (en) * 1998-08-31 2001-11-13 Advanced Micro Devices, Inc. Software read and write tracing using hardware elements
US6052700A (en) * 1998-09-17 2000-04-18 Bull Hn Information Systems Inc. Calendar clock caching in a multiprocessor data processing system
US6633940B1 (en) * 1999-10-11 2003-10-14 Ati International Srl Method and apparatus for processing interrupts in a computing system
US6480966B1 (en) * 1999-12-07 2002-11-12 International Business Machines Corporation Performance monitor synchronization in a multiprocessor system
US6697870B1 (en) * 2000-01-28 2004-02-24 Networks Associates Technology, Inc. Method and apparatus for real-time protocol analysis using an auto-throttling front end process
US6748558B1 (en) 2000-05-10 2004-06-08 Motorola, Inc. Performance monitor system and method suitable for use in an integrated circuit
US6687756B1 (en) * 2000-05-25 2004-02-03 International Business Machines Corporation Switched-based time synchronization protocol for a NUMA system
US6842857B2 (en) * 2001-04-12 2005-01-11 International Business Machines Corporation Method and apparatus to concurrently boot multiple processors in a non-uniform-memory-access machine
US20040128418A1 (en) * 2002-12-30 2004-07-01 Darren Abramson Mechanism and apparatus for SMI generation
US7937691B2 (en) * 2003-09-30 2011-05-03 International Business Machines Corporation Method and apparatus for counting execution of specific instructions and accesses to specific data locations
US7395527B2 (en) 2003-09-30 2008-07-01 International Business Machines Corporation Method and apparatus for counting instruction execution and data accesses
US8381037B2 (en) 2003-10-09 2013-02-19 International Business Machines Corporation Method and system for autonomic execution path selection in an application
US7895382B2 (en) 2004-01-14 2011-02-22 International Business Machines Corporation Method and apparatus for qualifying collection of performance monitoring events by types of interrupt when interrupt occurs
US7415705B2 (en) 2004-01-14 2008-08-19 International Business Machines Corporation Autonomic method and apparatus for hardware assist for patching code
GB2450564B (en) * 2007-06-29 2011-03-02 Imagination Tech Ltd Clock frequency adjustment for semi-conductor devices
JPWO2009096161A1 (ja) * 2008-01-29 2011-05-26 パナソニック株式会社 プロセッサ性能解析装置、方法及びシミュレータ
KR101717494B1 (ko) * 2010-10-08 2017-03-28 삼성전자주식회사 인터럽트 처리 장치 및 방법
US9021172B2 (en) * 2012-07-06 2015-04-28 Arm Limited Data processing apparatus and method and method for generating performance monitoring interrupt signal based on first event counter and second event counter
US10409708B2 (en) 2017-08-28 2019-09-10 International Business Machines Corporation Performance data collection for a distributed computing system
CN113986789B (zh) * 2021-09-19 2024-04-23 山东云海国创云计算装备产业创新中心有限公司 一种防止中断丢失的方法和中断控制器

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4068304A (en) * 1973-01-02 1978-01-10 International Business Machines Corporation Storage hierarchy performance monitor
US4222103A (en) * 1978-09-25 1980-09-09 Motorola, Inc. Real time capture registers for data processor
US4338677A (en) * 1980-06-17 1982-07-06 Hewlett-Packard Company Multi-clock data capture circuit
US4435759A (en) * 1981-06-15 1984-03-06 International Business Machines Corporation Hardware monitor for obtaining processor software/hardware interrelationships
US4590550A (en) * 1983-06-29 1986-05-20 International Business Machines Corporation Internally distributed monitoring system
US4746920A (en) * 1986-03-28 1988-05-24 Tandem Computers Incorporated Method and apparatus for clock management
US4821178A (en) * 1986-08-15 1989-04-11 International Business Machines Corporation Internal performance monitoring by event sampling
CA2003338A1 (en) * 1987-11-09 1990-06-09 Richard W. Cutts, Jr. Synchronization of fault-tolerant computer system having multiple processors
US4952367A (en) * 1988-08-19 1990-08-28 Motorola, Inc. Timer channel for use in a multiple channel timer system
JPH0630094B2 (ja) * 1989-03-13 1994-04-20 インターナショナル・ビジネス・マシーンズ・コーポレイション マルチプロセツサ・システム
US5317734A (en) * 1989-08-29 1994-05-31 North American Philips Corporation Method of synchronizing parallel processors employing channels and compiling method minimizing cross-processor data dependencies
US5317752A (en) * 1989-12-22 1994-05-31 Tandem Computers Incorporated Fault-tolerant computer system with auto-restart after power-fall

Also Published As

Publication number Publication date
JPH08263310A (ja) 1996-10-11
US5802378A (en) 1998-09-01

Similar Documents

Publication Publication Date Title
JP2908739B2 (ja) 多重プロセッサ・システムにおけるｃｐｕのモニタリング・システム及び方法
US6480966B1 (en) Performance monitor synchronization in a multiprocessor system
KR100280732B1 (ko) 데이터처리시스템의성능모니터링방법및장치
US6067644A (en) System and method monitoring instruction progress within a processor
US6823516B1 (en) System and method for dynamically adjusting to CPU performance changes
US6678777B2 (en) Integrated real-time performance monitoring facility
US6457135B1 (en) System and method for managing a plurality of processor performance states
US5727167A (en) Thresholding support in performance monitoring
US5628029A (en) Apparatus for monitoring distributed I/O device by providing a monitor in each I/O device control for generating signals based upon the device status
US6556208B1 (en) Network management card for use in a system for screen image capturing
US5581794A (en) Apparatus for generating a channel time-out signal after 16.38 milliseconds
US5996092A (en) System and method for tracing program execution within a processor before and after a triggering event
US6519310B2 (en) Hardware event based flow control of counters
US6282601B1 (en) Multiprocessor data processing system and method of interrupt handling that facilitate identification of a processor requesting a system management interrupt
EP1358557B1 (en) Operating system-independent method and system of determining cpu utilization
US5822758A (en) Method and system for high performance dynamic and user programmable cache arbitration
US5920689A (en) System and method for low overhead, high precision performance measurements using state transitions
US7398518B2 (en) Method and apparatus for measuring thread wait time
JPH06110740A (ja) チャネル使用時間測定方法及び手段
US7694164B2 (en) Operating system-independent method and system of determining CPU utilization
US7617488B2 (en) Method and apparatus and determining processor utilization
JPH10510078A (ja) タイママネージャ
US9612881B2 (en) Method, apparatus, and system for unambiguous parameter sampling in a heterogeneous multi-core or multi-threaded processor environment
US20040205753A1 (en) Timing ring mechanism
US20040128654A1 (en) Method and apparatus for measuring variation in thread wait time

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees