JP2908429B1 - 簡易型携帯電話機の複数シンセサイザ制御システム及びその複数シンセサイザ制御方法 - Google Patents
簡易型携帯電話機の複数シンセサイザ制御システム及びその複数シンセサイザ制御方法Info
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Mobile Radio Communication Systems (AREA)
- Transceivers (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
【要約】
【課題】 1フレーム2スロット送受信に対応したPH
S端末において2つの1stローカル部への変復調IC
からの制御線本数を削減した簡易型携帯電話機の複数シ
ンセサイザ制御システム及びその複数シンセサイザ制御
方法を提供する。 【解決手段】 変復調IC105は、PLL周波数シン
セサイザIC1及びIC2 205、206が周波数設
定データの書き込みを制御するラッチイネーブル端子L
E1及びLE2を制御し、書き込みタイミングを各々の
PLL周波数シンセサイザで変えることにより2つのP
LL周波数シンセサイザへの周波数設定データの書き込
みを同一の制御線で行い、且つ片方のPLL周波数シン
セサイザIC2 206への周波数設定データの書き込
みを制御するラッチイネーブル端子LE2の制御信号を
インバータ207及びNAND回路208を使って他の
制御信号から作り出す。
S端末において2つの1stローカル部への変復調IC
からの制御線本数を削減した簡易型携帯電話機の複数シ
ンセサイザ制御システム及びその複数シンセサイザ制御
方法を提供する。 【解決手段】 変復調IC105は、PLL周波数シン
セサイザIC1及びIC2 205、206が周波数設
定データの書き込みを制御するラッチイネーブル端子L
E1及びLE2を制御し、書き込みタイミングを各々の
PLL周波数シンセサイザで変えることにより2つのP
LL周波数シンセサイザへの周波数設定データの書き込
みを同一の制御線で行い、且つ片方のPLL周波数シン
セサイザIC2 206への周波数設定データの書き込
みを制御するラッチイネーブル端子LE2の制御信号を
インバータ207及びNAND回路208を使って他の
制御信号から作り出す。
Description
【0001】
【発明の属する技術分野】本発明は、1フレーム2スロ
ット送受信に対応した簡易型携帯電話機(PHS)端末
において、2つの1stローカル部への変復調ICから
の制御線本数を削減した簡易型携帯電話機の複数シンセ
サイザ制御システム及びその複数シンセサイザ制御方法
に関する。
ット送受信に対応した簡易型携帯電話機(PHS)端末
において、2つの1stローカル部への変復調ICから
の制御線本数を削減した簡易型携帯電話機の複数シンセ
サイザ制御システム及びその複数シンセサイザ制御方法
に関する。
【0002】
【従来の技術】本発明が関するPHS端末のローカル部
は、特に送受信の周波数変換のために用いられている。
は、特に送受信の周波数変換のために用いられている。
【0003】このような、ローカル部は、一般的には1
つの1stローカル部を有する事でローカル部として十
分ではあるが、近年モバイルコンピューティングが一般
化するなかで、モバイルコンピューティングにおいても
高速のデータ通信が要求されている。
つの1stローカル部を有する事でローカル部として十
分ではあるが、近年モバイルコンピューティングが一般
化するなかで、モバイルコンピューティングにおいても
高速のデータ通信が要求されている。
【0004】このため、通信速度が早く、ISDNにて
接続されているPHSシステムにおいて高速のデータ通
信を行い、かつISDNの通信速度である64Kbps
(bitper second)まで対応するために、1フレーム2ス
ロット送受信にてデータ通信を行う、という動作とな
る。
接続されているPHSシステムにおいて高速のデータ通
信を行い、かつISDNの通信速度である64Kbps
(bitper second)まで対応するために、1フレーム2ス
ロット送受信にてデータ通信を行う、という動作とな
る。
【0005】図6に従来の技術による2スロット対応ロ
ーカル部ブロック図を示す。
ーカル部ブロック図を示す。
【0006】
【発明が解決しようとする課題】上述の従来の技術にお
いては、1フレーム2スロット送受信にてデータ通信を
行う、という動作となる結果、1stローカル部を2ス
ロット分用意しなければならない、という欠点がある。
いては、1フレーム2スロット送受信にてデータ通信を
行う、という動作となる結果、1stローカル部を2ス
ロット分用意しなければならない、という欠点がある。
【0007】さらには、1stローカル部が2つとなっ
ているため、ローカル部のシンセサイザの制御を各々し
なければならず、制御線が増加する、という問題もあ
る。
ているため、ローカル部のシンセサイザの制御を各々し
なければならず、制御線が増加する、という問題もあ
る。
【0008】本発明の目的は1フレーム2スロット送受
信に対応したPHS端末において、2つの1stローカ
ル部への変復調ICからの制御線本数を削減した簡易型
携帯電話機の複数シンセサイザ制御システム及びその複
数シンセサイザ制御方法を提供することにある。
信に対応したPHS端末において、2つの1stローカ
ル部への変復調ICからの制御線本数を削減した簡易型
携帯電話機の複数シンセサイザ制御システム及びその複
数シンセサイザ制御方法を提供することにある。
【0009】
【課題を解決するための手段】本発明の簡易型携帯電話
機の複数シンセサイザ制御システムは、アンテナ部と受
信部と送信部とローカル部と変復調ICと、受信部から
変復調ICをへて供給されるデータを処理するCPUと
から構成され、1フレ ーム2スロット送受信を行う簡
易型携帯電話機の複数シンセサイザ制御システムであっ
て、変復調ICは、ローカル部に対し、送受信で使用す
る周波数データの設定を行う手段を有し、ローカル部
は、第1の1stローカルVCO(Voltage Controlled
Oscillator)と、第2の1stローカルVCOと、2
ndローカルVCOと、第1の1stローカルVCOと
第2の1stローカルVCOとからのローカル入力を各
々のスロット毎に切り替えて出力する1stローカルス
イッチと、変復調ICからの周波数設定データにより第
1の1stローカルVCO及び2ndローカルVCOの
コントロールを行う第1のPLL(Phase Locked Loo
p、位相制御)周波数シンセサイザICと、変復調IC
からの周波数設定データにより第2の1stローカルV
COのコントロールを行う第2のPLL周波数シンセサ
イザと、変復調ICのローカルスイッチ出力を反転して
1stローカルスイッチのスイッチコントロールへ入力
させる為のインバータと、インバータの出力と、変復調
ICからの第1のPLL周波数シンセサイザICの電源
をONにする出力とのNANDを、第2のPLL周波数
シンセサイザICが周波数設定データの書き込みを制御
するラッチイネーブル端子へ入力させるためのNAND
回路とから構成される。
機の複数シンセサイザ制御システムは、アンテナ部と受
信部と送信部とローカル部と変復調ICと、受信部から
変復調ICをへて供給されるデータを処理するCPUと
から構成され、1フレ ーム2スロット送受信を行う簡
易型携帯電話機の複数シンセサイザ制御システムであっ
て、変復調ICは、ローカル部に対し、送受信で使用す
る周波数データの設定を行う手段を有し、ローカル部
は、第1の1stローカルVCO(Voltage Controlled
Oscillator)と、第2の1stローカルVCOと、2
ndローカルVCOと、第1の1stローカルVCOと
第2の1stローカルVCOとからのローカル入力を各
々のスロット毎に切り替えて出力する1stローカルス
イッチと、変復調ICからの周波数設定データにより第
1の1stローカルVCO及び2ndローカルVCOの
コントロールを行う第1のPLL(Phase Locked Loo
p、位相制御)周波数シンセサイザICと、変復調IC
からの周波数設定データにより第2の1stローカルV
COのコントロールを行う第2のPLL周波数シンセサ
イザと、変復調ICのローカルスイッチ出力を反転して
1stローカルスイッチのスイッチコントロールへ入力
させる為のインバータと、インバータの出力と、変復調
ICからの第1のPLL周波数シンセサイザICの電源
をONにする出力とのNANDを、第2のPLL周波数
シンセサイザICが周波数設定データの書き込みを制御
するラッチイネーブル端子へ入力させるためのNAND
回路とから構成される。
【0010】また、変復調ICは、第1のPLL周波数
シンセサイザICと第2のPLL周波数シンセサイザI
Cとに接続され、第1のPLL周波数シンセサイザIC
が周波数設定データの書き込みを制御する第1のラッチ
イネーブル端子と、第2のPLL周波数シンセサイザI
Cが周波数設定データの書き込みを制御する第2のラッ
チイネーブル端子とを制御し、周波数設定データの書き
込みタイミングを第1のPLL周波数シンセサイザIC
と第2のPLL周波数シンセサイザICとで変えること
により、第1のPLL周波数シンセサイザICと第2の
PLL周波数シンセサイザICとへの周波数設定データ
の書き込みを同一の制御線で行い、第2のラッチイネー
ブル端子の制御信号をインバータ及びNAND回路を使
って他の制御信号から作り出す手段を有してもよい。
シンセサイザICと第2のPLL周波数シンセサイザI
Cとに接続され、第1のPLL周波数シンセサイザIC
が周波数設定データの書き込みを制御する第1のラッチ
イネーブル端子と、第2のPLL周波数シンセサイザI
Cが周波数設定データの書き込みを制御する第2のラッ
チイネーブル端子とを制御し、周波数設定データの書き
込みタイミングを第1のPLL周波数シンセサイザIC
と第2のPLL周波数シンセサイザICとで変えること
により、第1のPLL周波数シンセサイザICと第2の
PLL周波数シンセサイザICとへの周波数設定データ
の書き込みを同一の制御線で行い、第2のラッチイネー
ブル端子の制御信号をインバータ及びNAND回路を使
って他の制御信号から作り出す手段を有してもよい。
【0011】また、周波数設定データの書き込みタイミ
ングとしては、第1のPLL周波数シンセサイザICの
電源をONにする信号をハイレベルにする前に、第1の
PLL周波数シンセサイザICへの周波数設定データの
書き込みを行い、第2のPLL周波数シンセサイザIC
の電源をONにする信号をハイレベルにする前に、第2
のPLL周波数シンセサイザICへの周波数設定データ
の書き込みを行う手段を有してもよい。
ングとしては、第1のPLL周波数シンセサイザICの
電源をONにする信号をハイレベルにする前に、第1の
PLL周波数シンセサイザICへの周波数設定データの
書き込みを行い、第2のPLL周波数シンセサイザIC
の電源をONにする信号をハイレベルにする前に、第2
のPLL周波数シンセサイザICへの周波数設定データ
の書き込みを行う手段を有してもよい。
【0012】本発明の簡易型携帯電話機の複数シンセサ
イザ制御システムの複数シンセサイザ制御方法は、イン
バータにより、変復調ICのローカルスイッチ出力を反
転して1stローカルスイッチのスイッチコントロール
へ入力する段階と、NAND回路により、インバータの
出力と、変復調ICからの第1のPLL周波数シンセサ
イザICの電源をONにする出力とのNANDを、第2
のPLL周波数シンセサイザICが周波数設定データの
書き込みを制御するラッチイネーブル端子へ入力する段
階と、変復調ICにより、ローカル部に対し、送受信で
使用する周波数データの設定を行う段階と、第1のPL
L周波数シンセサイザICにより、変復調ICからの周
波数設定データを用いて第1の1stローカルVCO及
び2ndローカルVCOのコントロールを行う段階と、
第2のPLL周波数シンセサイザにより、変復調ICか
らの周波数設定データを用いて第2の1stローカルV
COのコントロールを行う段階と、1stローカルスイ
ッチにより、第1の1stローカルVCOと第2の1s
tローカルVCOとからのローカル入力を各々のスロッ
ト毎に切り替えて出力する段階とを有する。
イザ制御システムの複数シンセサイザ制御方法は、イン
バータにより、変復調ICのローカルスイッチ出力を反
転して1stローカルスイッチのスイッチコントロール
へ入力する段階と、NAND回路により、インバータの
出力と、変復調ICからの第1のPLL周波数シンセサ
イザICの電源をONにする出力とのNANDを、第2
のPLL周波数シンセサイザICが周波数設定データの
書き込みを制御するラッチイネーブル端子へ入力する段
階と、変復調ICにより、ローカル部に対し、送受信で
使用する周波数データの設定を行う段階と、第1のPL
L周波数シンセサイザICにより、変復調ICからの周
波数設定データを用いて第1の1stローカルVCO及
び2ndローカルVCOのコントロールを行う段階と、
第2のPLL周波数シンセサイザにより、変復調ICか
らの周波数設定データを用いて第2の1stローカルV
COのコントロールを行う段階と、1stローカルスイ
ッチにより、第1の1stローカルVCOと第2の1s
tローカルVCOとからのローカル入力を各々のスロッ
ト毎に切り替えて出力する段階とを有する。
【0013】また、変復調ICにより、第1のPLL周
波数シンセサイザICが周波数設定データの書き込みを
制御する第1のラッチイネーブル端子と、第2のPLL
周波数シンセサイザICが周波数設定データの書き込み
を制御する第2のラッチイネーブル端子とを制御し、周
波数設定データの書き込みタイミングを第1のPLL周
波数シンセサイザICと第2のPLL周波数シンセサイ
ザICとで変えることにより、第1のPLL周波数シン
セサイザICと第2のPLL周波数シンセサイザICと
への周波数設定データの書き込みを同一の制御線で行
い、第2のラッチイネーブル端子の制御信号をインバー
タ及びNAND回路を使って他の制御信号から作り出す
段階を有してもよい。
波数シンセサイザICが周波数設定データの書き込みを
制御する第1のラッチイネーブル端子と、第2のPLL
周波数シンセサイザICが周波数設定データの書き込み
を制御する第2のラッチイネーブル端子とを制御し、周
波数設定データの書き込みタイミングを第1のPLL周
波数シンセサイザICと第2のPLL周波数シンセサイ
ザICとで変えることにより、第1のPLL周波数シン
セサイザICと第2のPLL周波数シンセサイザICと
への周波数設定データの書き込みを同一の制御線で行
い、第2のラッチイネーブル端子の制御信号をインバー
タ及びNAND回路を使って他の制御信号から作り出す
段階を有してもよい。
【0014】また、周波数設定データの書き込みタイミ
ングとしては、第1のPLL周波数シンセサイザICの
電源をONにする信号をハイレベルにする前に、第1の
PLL周波数シンセサイザICへの周波数設定データの
書き込みを行い、第2のPLL周波数シンセサイザIC
の電源をONにする信号をハイレベルにする前に、第2
のPLL周波数シンセサイザICへの周波数設定データ
の書き込みを行う段階を有してもよい。
ングとしては、第1のPLL周波数シンセサイザICの
電源をONにする信号をハイレベルにする前に、第1の
PLL周波数シンセサイザICへの周波数設定データの
書き込みを行い、第2のPLL周波数シンセサイザIC
の電源をONにする信号をハイレベルにする前に、第2
のPLL周波数シンセサイザICへの周波数設定データ
の書き込みを行う段階を有してもよい。
【0015】連続もしくは近接したスロットを異なった
周波数で送受信出来るようにするため、2つのPLLシ
ンセサイザ回路を用いる、という構成に対し、本発明に
従って、2つのPLLシンセサイザIC(以降PLL
ICと略す)とその制御をつかさどる変復調ICとを接
続している。
周波数で送受信出来るようにするため、2つのPLLシ
ンセサイザ回路を用いる、という構成に対し、本発明に
従って、2つのPLLシンセサイザIC(以降PLL
ICと略す)とその制御をつかさどる変復調ICとを接
続している。
【0016】この変復調ICは、PLL ICが周波数
設定データの書き込みを制御するラッチイネーブル端子
を制御し、書き込みタイミングを各々のPLL ICで
変えることにより2つのPLL ICへの周波数設定デ
ータの書き込みを同一の制御線で行い、且つ片方のPL
L ICへの周波数設定データの書き込みを制御するラ
ッチイネーブル端子の制御信号をインバータ及びNAN
D回路を使って他の制御信号から作り出すことにより自
分で出力せず、端子数増加を抑えている。
設定データの書き込みを制御するラッチイネーブル端子
を制御し、書き込みタイミングを各々のPLL ICで
変えることにより2つのPLL ICへの周波数設定デ
ータの書き込みを同一の制御線で行い、且つ片方のPL
L ICへの周波数設定データの書き込みを制御するラ
ッチイネーブル端子の制御信号をインバータ及びNAN
D回路を使って他の制御信号から作り出すことにより自
分で出力せず、端子数増加を抑えている。
【0017】従って、変復調ICからPLL ICへの
制御線を削減することができる。これにより変復調IC
の端子数増加を最小限にとどめることができる。またプ
リント板配線を簡素化することができる。
制御線を削減することができる。これにより変復調IC
の端子数増加を最小限にとどめることができる。またプ
リント板配線を簡素化することができる。
【0018】
【発明の実施の形態】図1を参照すると、本発明の実施
の形態としてのPHS端末送受信ブロック図が示されて
いる。受信部102及び送信部103はアンテナ部10
1を有する。この受信部102からの信号(データ)は
変復調IC105をへてCPU106に供給され、処理
される。1フレーム2スロット送受信を行う場合、まず
現在位置登録している基地局の空きスロットが2ヶ以上
ある事を受信レベル利用して確認し、空きが確認できた
場合局と1フレーム2スロット送受信のリンク確立動作
を行う。この処理データに対し、本発明に従って設けら
れた変復調IC105はローカル部104に対し、送受
信で使用する周波数データの設定を行う。かくして得ら
れたデータはローカル部104のPLL ICに供給さ
れ、受信部102及び送信部103のローカル周波数と
して出力される。
の形態としてのPHS端末送受信ブロック図が示されて
いる。受信部102及び送信部103はアンテナ部10
1を有する。この受信部102からの信号(データ)は
変復調IC105をへてCPU106に供給され、処理
される。1フレーム2スロット送受信を行う場合、まず
現在位置登録している基地局の空きスロットが2ヶ以上
ある事を受信レベル利用して確認し、空きが確認できた
場合局と1フレーム2スロット送受信のリンク確立動作
を行う。この処理データに対し、本発明に従って設けら
れた変復調IC105はローカル部104に対し、送受
信で使用する周波数データの設定を行う。かくして得ら
れたデータはローカル部104のPLL ICに供給さ
れ、受信部102及び送信部103のローカル周波数と
して出力される。
【0019】図2は本発明の実施の形態の2スロット対
応ローカル部ブロック図である。
応ローカル部ブロック図である。
【0020】図2を参照すると、図1のローカル部10
4は以下のように構成されている。すなわち、2つの1
stローカルVCOからのローカル入力を各々のスロッ
ト毎に切り替えて出力する1stローカルスイッチ20
1と、PLL周波数シンセサイザIC1 205により
周波数コントロールされている1stローカルVCO1
202と、PLL周波数シンセサイザIC2 206
により周波数コントロールされている1stローカルV
CO2 203と、2ndローカルVCO204と、変
復調IC105からの周波数設定データにより1stロ
ーカルVCO1202及び2ndローカルVCO204
のコントロールを行うPLL周波数シンセサイザIC1
205と、変復調IC105からの周波数設定データ
により1stローカルVCO2 203のコントロール
を行うPLL周波数シンセサイザIC2 206と、変
復調IC105のローカルスイッチ(LoSW)出力を
反転して1stローカルスイッチ201のスイッチコン
トロール(SW1CONT)へ入力させる為のインバータ2
07と、インバータ207の出力と変復調IC105の
PLL周波数シンセサイザIC1 205の電源をON
にする信号(PLL ON1)出力とのNANDをPL
L周波数シンセサイザIC2 206の第2のラッチイ
ネーブル端子(LE2)へ入力させるためのNAND回
路208を有する事により、前述した処理を実行する。
4は以下のように構成されている。すなわち、2つの1
stローカルVCOからのローカル入力を各々のスロッ
ト毎に切り替えて出力する1stローカルスイッチ20
1と、PLL周波数シンセサイザIC1 205により
周波数コントロールされている1stローカルVCO1
202と、PLL周波数シンセサイザIC2 206
により周波数コントロールされている1stローカルV
CO2 203と、2ndローカルVCO204と、変
復調IC105からの周波数設定データにより1stロ
ーカルVCO1202及び2ndローカルVCO204
のコントロールを行うPLL周波数シンセサイザIC1
205と、変復調IC105からの周波数設定データ
により1stローカルVCO2 203のコントロール
を行うPLL周波数シンセサイザIC2 206と、変
復調IC105のローカルスイッチ(LoSW)出力を
反転して1stローカルスイッチ201のスイッチコン
トロール(SW1CONT)へ入力させる為のインバータ2
07と、インバータ207の出力と変復調IC105の
PLL周波数シンセサイザIC1 205の電源をON
にする信号(PLL ON1)出力とのNANDをPL
L周波数シンセサイザIC2 206の第2のラッチイ
ネーブル端子(LE2)へ入力させるためのNAND回
路208を有する事により、前述した処理を実行する。
【0021】上述の周波数設定データ内容は、当業者に
とってよく知られており、また本発明とは直接関係しな
いので、その詳細な構成は省略する。
とってよく知られており、また本発明とは直接関係しな
いので、その詳細な構成は省略する。
【0022】以下、本発明の実施の形態の動作につき説
明する。まず、2スロット送受信の動作について図3の
連続スロット送受信時のタイミング図を用いて説明す
る。PHS端末の2スロット送受信動作であるので、連
続したスロットを異なる周波数で送信する事が考えられ
る為、2つのPLL IC(図2の205と206)及
び1stローカルVCO(図2の202と203)を有
する。変復調IC105は、PLL ICの周波数固定
時間を考慮し、変復調IC105のPLL周波数シンセ
サイザIC1 205の電源をONにする信号(PLL
ON1 301)及び変復調IC105のPLL周波
数シンセサイザIC2 206の電源をONにする信号
(PLL ON2 302)にて各々のPLL IC電
源を送受信スロットの1つ前のスロットから立ちあげ
る。1stローカルスイッチ201は、スイッチコント
ロール(SW1CONT)303がハイレベル時はSW1の
入力を、スイッチコントロール(SW2CONT)304が
ハイレベル時はSW2の入力をSW3より出力する。間
欠送信タイミング信号(BSTO)305は送信のタイ
ミングを示す。
明する。まず、2スロット送受信の動作について図3の
連続スロット送受信時のタイミング図を用いて説明す
る。PHS端末の2スロット送受信動作であるので、連
続したスロットを異なる周波数で送信する事が考えられ
る為、2つのPLL IC(図2の205と206)及
び1stローカルVCO(図2の202と203)を有
する。変復調IC105は、PLL ICの周波数固定
時間を考慮し、変復調IC105のPLL周波数シンセ
サイザIC1 205の電源をONにする信号(PLL
ON1 301)及び変復調IC105のPLL周波
数シンセサイザIC2 206の電源をONにする信号
(PLL ON2 302)にて各々のPLL IC電
源を送受信スロットの1つ前のスロットから立ちあげ
る。1stローカルスイッチ201は、スイッチコント
ロール(SW1CONT)303がハイレベル時はSW1の
入力を、スイッチコントロール(SW2CONT)304が
ハイレベル時はSW2の入力をSW3より出力する。間
欠送信タイミング信号(BSTO)305は送信のタイ
ミングを示す。
【0023】PLL周波数シンセサイザIC1 205
へのデータ書き込みタイミングは、PLL1データ30
6のタイミングで行う。すなわちPLL ON1 30
1をハイレベルにする前にデータの書き込みを終了させ
る。PLL周波数シンセサイザIC1 205は、 P
LL周波数シンセサイザIC1 205の第1のラッチ
イネーブル端子(LE1)がロウレベル時にデータ格納
するようなICを使用することによりLE信号307に
てデータ書き込みタイミングを変復調IC105より制
御する。これにより1つのデータラインを2つのPLL
ICが使用していても各々へ正しくデータを書き込む
事ができる。PLL周波数シンセサイザIC2 206
の周波数設定データであるPLL2データ308は、送
受信スロットが連続しているため、PLL1データ30
6が送られた1スロット後に自動的に送られる。PLL
周波数シンセサイザIC2 206のLE信号であるL
E2 309は、PLL ON1 301とSW2CONT
304のNANDを取ることによって得られ、図の30
9の様になり、PLL2データ308が入る時にはロウ
レベルとなることによりPLL周波数シンセサイザIC
2 206へのデータ格納が可能となる。
へのデータ書き込みタイミングは、PLL1データ30
6のタイミングで行う。すなわちPLL ON1 30
1をハイレベルにする前にデータの書き込みを終了させ
る。PLL周波数シンセサイザIC1 205は、 P
LL周波数シンセサイザIC1 205の第1のラッチ
イネーブル端子(LE1)がロウレベル時にデータ格納
するようなICを使用することによりLE信号307に
てデータ書き込みタイミングを変復調IC105より制
御する。これにより1つのデータラインを2つのPLL
ICが使用していても各々へ正しくデータを書き込む
事ができる。PLL周波数シンセサイザIC2 206
の周波数設定データであるPLL2データ308は、送
受信スロットが連続しているため、PLL1データ30
6が送られた1スロット後に自動的に送られる。PLL
周波数シンセサイザIC2 206のLE信号であるL
E2 309は、PLL ON1 301とSW2CONT
304のNANDを取ることによって得られ、図の30
9の様になり、PLL2データ308が入る時にはロウ
レベルとなることによりPLL周波数シンセサイザIC
2 206へのデータ格納が可能となる。
【0024】一方、1スロットおきに送信する動作に付
いては図4のタイミング図に従って実行される。PLL
ON1 401とPLL ON2 402の動作が異
なる以外は図3とほぼ同じ動作である。但し、PLL2
データ408のタイミングはPLL1データ406の
1.5スロット後としている。
いては図4のタイミング図に従って実行される。PLL
ON1 401とPLL ON2 402の動作が異
なる以外は図3とほぼ同じ動作である。但し、PLL2
データ408のタイミングはPLL1データ406の
1.5スロット後としている。
【0025】更に、送信スロット間隔が2スロット時の
動作については、図5のタイミング図に従って実行され
る。この場合もPLL2データ508のタイミングはP
LL1データ506の1.5スロット後としている。
動作については、図5のタイミング図に従って実行され
る。この場合もPLL2データ508のタイミングはP
LL1データ506の1.5スロット後としている。
【0026】
【発明の効果】以上説明したように本発明は、PLL
ICのLE機能を積極的に活用し、時間軸上でデータ設
定タイミングをずらすことにより変復調ICの1本のデ
ータ出力にて2つのPLL ICの周波数データ設定を
行う事を可能としているので、変復調ICの出力端子数
の増加を押さえることができるという効果がある。
ICのLE機能を積極的に活用し、時間軸上でデータ設
定タイミングをずらすことにより変復調ICの1本のデ
ータ出力にて2つのPLL ICの周波数データ設定を
行う事を可能としているので、変復調ICの出力端子数
の増加を押さえることができるという効果がある。
【0027】従って、2スロット送受信対応化による変
復調ICの出力端子数の増加を最小限に押さえることが
できる。
復調ICの出力端子数の増加を最小限に押さえることが
できる。
【0028】さらには、本発明では、PLL ICへの
制御線本数が少なくなるため、プリント配線板を高密度
化できる。
制御線本数が少なくなるため、プリント配線板を高密度
化できる。
【0029】しかも、PLL ICへの制御線本数が少
なくなっているので、無線部をサブ基板化してコネクタ
でメイン基板と接続する、といったPHS端末の構成を
とった場合、コネクタ端子数が少なくて済む、という効
果もある。
なくなっているので、無線部をサブ基板化してコネクタ
でメイン基板と接続する、といったPHS端末の構成を
とった場合、コネクタ端子数が少なくて済む、という効
果もある。
【0030】なお、上記実施の形態では、1stローカ
ルスイッチのSW1CONT用としてインバータ、LE2用
としてNAND回路を単独で使用したが、これらはPL
L周波数シンセサイザIC2へ組み込んでもよい。
ルスイッチのSW1CONT用としてインバータ、LE2用
としてNAND回路を単独で使用したが、これらはPL
L周波数シンセサイザIC2へ組み込んでもよい。
【図1】本発明の実施の形態としてのPHS端末送受信
ブロック図である。
ブロック図である。
【図2】本発明の実施の形態の2スロット対応ローカル
部ブロック図である。
部ブロック図である。
【図3】連続スロット送受信時のタイミング図である。
【図4】1スロットおき送信時のタイミング図である。
【図5】送信スロット間隔が2スロット時のタイミング
図である。
図である。
【図6】従来の技術による2スロット対応ローカル部ブ
ロック図である。
ロック図である。
101 アンテナ部 102 受信部 103 送信部 104、607 ローカル部 105、608 変復調IC 106 CPU 201、601 1stローカルスイッチ 202 1stローカルVCO1 203 1stローカルVCO2 204 2ndローカルVCO 205、605 PLL周波数シンセサイザIC1 206、606 PLL周波数シンセサイザIC2 207 インバータ 208 NAND回路 301、401、501 PLL ON1 302、402、502 PLL ON2 303、403、503 SW1CONT 304、404、504 SW2CONT 305、405,505 BSTO 306、406、506 PLL1データ 307、407、507 LE(LE1) 308、408、508 PLL2データ 309、409、509 LE2
Claims (6)
- 【請求項1】 アンテナ部と受信部と送信部とローカル
部と変復調ICと、前記受信部から前記変復調ICをへ
て供給されるデータを処理するCPUとから構成され、
1フレーム2スロット送受信を行う簡易型携帯電話機の
複数シンセサイザ制御システムであって、 前記変復調ICは、前記ローカル部に対し、送受信で使
用する周波数データの設定を行う手段を有し、 前記ローカル部は、 第1の1stローカルVCOと、 第2の1stローカルVCOと、 2ndローカルVCOと、 前記第1の1stローカルVCOと前記第2の1stロ
ーカルVCOとからのローカル入力を各々のスロット毎
に切り替えて出力する1stローカルスイッチと、 前記変復調ICからの前記周波数設定データにより前記
第1の1stローカルVCO及び前記2ndローカルV
COのコントロールを行う第1のPLL周波数シンセサ
イザICと、 前記変復調ICからの前記周波数設定データにより前記
第2の1stローカルVCOのコントロールを行う第2
のPLL周波数シンセサイザと、 前記変復調ICのローカルスイッチ出力を反転して前記
1stローカルスイッチのスイッチコントロールへ入力
させる為のインバータと、 該インバータの出力と、前記変復調ICからの前記第1
のPLL周波数シンセサイザICの電源をONにする出
力とのNANDを、前記第2のPLL周波数シンセサイ
ザICが前記周波数設定データの書き込みを制御するラ
ッチイネーブル端子へ入力させるためのNAND回路と
から構成される簡易型携帯電話機の複数シンセサイザ制
御システム。 - 【請求項2】 前記変復調ICは、 前記第1のPLL周波数シンセサイザICと前記第2の
PLL周波数シンセサイザICとに接続され、 前記第1のPLL周波数シンセサイザICが前記周波数
設定データの書き込みを制御する第1のラッチイネーブ
ル端子と、前記第2のPLL周波数シンセサイザICが
前記周波数設定データの書き込みを制御する第2のラッ
チイネーブル端子とを制御し、 前記周波数設定データの書き込みタイミングを前記第1
のPLL周波数シンセサイザICと前記第2のPLL周
波数シンセサイザICとで変えることにより、前記第1
のPLL周波数シンセサイザICと前記第2のPLL周
波数シンセサイザICとへの前記周波数設定データの書
き込みを同一の制御線で行い、 前記第2のラッチイネーブル端子の制御信号を前記イン
バータ及び前記NAND回路を使って他の制御信号から
作り出す手段を有する請求項1に記載の簡易型携帯電話
機の複数シンセサイザ制御システム。 - 【請求項3】 前記周波数設定データの書き込みタイミ
ングとしては、 前記第1のPLL周波数シンセサイザICの電源をON
にする信号をハイレベルにする前に、前記第1のPLL
周波数シンセサイザICへの前記周波数設定データの書
き込みを行い、 前記第2のPLL周波数シンセサイザICの電源をON
にする信号をハイレベルにする前に、前記第2のPLL
周波数シンセサイザICへの前記周波数設定データの書
き込みを行う手段を有する請求項2に記載の簡易型携帯
電話機の複数シンセサイザ制御システム。 - 【請求項4】 前記インバータにより、前記変復調IC
のローカルスイッチ出力を反転して前記1stローカル
スイッチのスイッチコントロールへ入力する段階と、 前記NAND回路により、前記インバータの出力と、前
記変復調ICからの前記第1のPLL周波数シンセサイ
ザICの電源をONにする出力とのNANDを、前記第
2のPLL周波数シンセサイザICが前記周波数設定デ
ータの書き込みを制御するラッチイネーブル端子へ入力
する段階と、 前記変復調ICにより、前記ローカル部に対し、送受信
で使用する周波数データの設定を行う段階と、 前記第1のPLL周波数シンセサイザICにより、前記
変復調ICからの前記周波数設定データを用いて前記第
1の1stローカルVCO及び前記2ndローカルVC
Oのコントロールを行う段階と、 前記第2のPLL周波数シンセサイザにより、前記変復
調ICからの前記周波数設定データを用いて前記第2の
1stローカルVCOのコントロールを行う段階と、 前記1stローカルスイッチにより、前記第1の1st
ローカルVCOと前記第2の1stローカルVCOとか
らのローカル入力を各々のスロット毎に切り替えて出力
する段階とを有する請求項1に記載の簡易型携帯電話機
の複数シンセサイザ制御システムの複数シンセサイザ制
御方法。 - 【請求項5】 前記変復調ICにより、 前記第1のPLL周波数シンセサイザICが前記周波数
設定データの書き込みを制御する第1のラッチイネーブ
ル端子と、前記第2のPLL周波数シンセサイザICが
前記周波数設定データの書き込みを制御する第2のラッ
チイネーブル端子とを制御し、 前記周波数設定データの書き込みタイミングを前記第1
のPLL周波数シンセサイザICと前記第2のPLL周
波数シンセサイザICとで変えることにより、前記第1
のPLL周波数シンセサイザICと前記第2のPLL周
波数シンセサイザICとへの前記周波数設定データの書
き込みを同一の制御線で行い、 前記第2のラッチイネーブル端子の制御信号を前記イン
バータ及び前記NAND回路を使って他の制御信号から
作り出す段階を有する請求項4に記載の簡易型携帯電話
機の複数シンセサイザ制御システムの複数シンセサイザ
制御方法。 - 【請求項6】 前記周波数設定データの書き込みタイミ
ングとしては、 前記第1のPLL周波数シンセサイザICの電源をON
にする信号をハイレベルにする前に、前記第1のPLL
周波数シンセサイザICへの前記周波数設定データの書
き込みを行い、 前記第2のPLL周波数シンセサイザICの電源をON
にする信号をハイレベルにする前に、前記第2のPLL
周波数シンセサイザICへの前記周波数設定データの書
き込みを行う段階を有する請求項5に記載の簡易型携帯
電話機の複数シンセサイザ制御システムの複数シンセサ
イザ制御方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10132255A JP2908429B1 (ja) | 1998-05-14 | 1998-05-14 | 簡易型携帯電話機の複数シンセサイザ制御システム及びその複数シンセサイザ制御方法 |
US09/307,749 US6141375A (en) | 1998-05-14 | 1999-05-10 | Plural synthesizer controlling system for personal handyphone system and plural synthesizer controlling method |
AU28132/99A AU749870B2 (en) | 1998-05-14 | 1999-05-13 | Plural synthesizer controlling system for personal handyphone system and plural synthesizer controlling method for the same |
GB9911337A GB2337427B (en) | 1998-05-14 | 1999-05-14 | Controlling system and method |
CNB991067215A CN1135702C (zh) | 1998-05-14 | 1999-05-14 | 个人手提电话***的多合成器控制***和控制方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10132255A JP2908429B1 (ja) | 1998-05-14 | 1998-05-14 | 簡易型携帯電話機の複数シンセサイザ制御システム及びその複数シンセサイザ制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2908429B1 true JP2908429B1 (ja) | 1999-06-21 |
JPH11331021A JPH11331021A (ja) | 1999-11-30 |
Family
ID=15077008
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10132255A Expired - Fee Related JP2908429B1 (ja) | 1998-05-14 | 1998-05-14 | 簡易型携帯電話機の複数シンセサイザ制御システム及びその複数シンセサイザ制御方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6141375A (ja) |
JP (1) | JP2908429B1 (ja) |
CN (1) | CN1135702C (ja) |
AU (1) | AU749870B2 (ja) |
GB (1) | GB2337427B (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2377101B (en) * | 2001-06-29 | 2005-03-16 | Motorola Inc | Circuits for use in radio communications |
AU2003249709A1 (en) * | 2002-07-09 | 2004-01-23 | Thomson Licensing S.A. | Automatic wireless efm channel hopping |
US9571112B2 (en) * | 2014-02-05 | 2017-02-14 | Maxlinear Asia Singapore Pte Ltd. | Stacked synthesizer for wide local oscillator generation using a dynamic divider |
US10581477B2 (en) * | 2014-10-20 | 2020-03-03 | Hirschmann Car Communication Gmbh | Remote antenna for car-to-car (C2C) or car-to-X (C2X) communication |
DE102019205406B3 (de) | 2019-04-15 | 2020-07-16 | Audi Ag | Antennenvorrichtung zum Übertragen von hochfrequenten Signalen aus oder in ein Kraftfahrzeug und Kraftfahrzeug mit einer Antennenvorrichtung |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FI102798B1 (fi) * | 1992-07-28 | 1999-02-15 | Nokia Mobile Phones Ltd | Digitaalisen matkapuhelimen radiotaajuusosan piirijärjestely |
EP0690645B1 (en) * | 1994-06-30 | 2006-08-02 | Casio Computer Co., Ltd. | Radio communication apparatus having a plurality of identification codes |
-
1998
- 1998-05-14 JP JP10132255A patent/JP2908429B1/ja not_active Expired - Fee Related
-
1999
- 1999-05-10 US US09/307,749 patent/US6141375A/en not_active Expired - Fee Related
- 1999-05-13 AU AU28132/99A patent/AU749870B2/en not_active Ceased
- 1999-05-14 GB GB9911337A patent/GB2337427B/en not_active Expired - Fee Related
- 1999-05-14 CN CNB991067215A patent/CN1135702C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
GB9911337D0 (en) | 1999-07-14 |
US6141375A (en) | 2000-10-31 |
CN1236227A (zh) | 1999-11-24 |
GB2337427A (en) | 1999-11-17 |
AU749870B2 (en) | 2002-07-04 |
JPH11331021A (ja) | 1999-11-30 |
AU2813299A (en) | 2000-01-13 |
GB2337427B (en) | 2003-01-15 |
CN1135702C (zh) | 2004-01-21 |
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