JP2906768B2 - Method for manufacturing heterostructure field effect transistor - Google Patents
Method for manufacturing heterostructure field effect transistorInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は高速動作が可能で、集積
化が容易なプレーナ構造のヘテロ構造電界効果トランジ
スタの製造方法に関するものである。The present invention relates to a can operate at high speed, a method for manufacturing a heterostructure field effect transient <br/> is te easy planar structure is integrated.
【０００２】[0002]
【従来の技術】一般にＭＥＳＦＥＴはゲート下のチャネ
ル層で電子を加速するので、高速動作させるにはソース
／ドレイン間に高電圧を印加する必要がある。また電子
は質量を持っているためソースからゲート直下に入って
すぐには高速走行することができない。2. Description of the Related Art Generally, a MESFET accelerates electrons in a channel layer below a gate, so that a high voltage needs to be applied between a source and a drain for high-speed operation. Also, because of the mass of electrons, they cannot travel at high speed immediately after entering from the source directly below the gate.
【０００３】そこで超高速ＦＥＴとして、ソース領域が
砒化アルミニウムガリウム（以下ＡｌＧａＡｓと記
す）、ゲート領域およびドレイン領域が砒化ガリウム
（ＧａＡｓ）である電界効果トランジスタ（ＦＥＴ）が
提案されている。この素子はソース領域のＡｌＧａＡｓ
とゲート領域のＧａＡｓの伝導帯不連続により、電子が
ゲート下領域に入った瞬間に加速されてホットエレクト
ロンとなり１０ 8 ｃｍ／ｓの速度で走行することが知ら
れている。Therefore, a field effect transistor (FET) having a source region of aluminum gallium arsenide (hereinafter referred to as AlGaAs) and a gate region and a drain region of gallium arsenide (GaAs) has been proposed as an ultra-high-speed FET. This device uses AlGaAs in the source region.
It is known that the electron is accelerated as soon as it enters the region under the gate due to GaAs conduction band discontinuity in the gate region and becomes hot electrons, and travels at a speed of 10 8 cm / s.
【０００４】Ｕ．Ｍｉｓｈｒａらがエレクトロニクスレ
ターズ（Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔｅｒｓ）ｖｏ
ｌ．２１，ｎｏ．２５，ｐ．１４１３に報告している素
子構造について図４を参照して説明する。U.S. Pat. Misra et al.
Tards (Electronics) Letters) vo
l. 21, no. 25, p. Element reported to 1413
Figure about child structure4This will be described with reference to FIG.
【０００５】分子線エピタキシー（ＭＢＥ）法によりＧ
ａＡｓ層およびＡｌＧａＡｓ層を成長したのち、基板に
垂直方向にソース電極１０、ゲート電極１１、ドレイン
電極１２を形成する。製造工程は非常に複雑であり、さ
らにソース・ドレイン間の段差が１μｍ近くもある。そ
のため集積化に適したプレーナ構造は実現しなかった。[0005] G by the molecular beam epitaxy (MBE) method
After growing the aAs layer and the AlGaAs layer, a source electrode 10, a gate electrode 11, and a drain electrode 12 are formed in a direction perpendicular to the substrate. The manufacturing process is very complicated, and the step between the source and the drain is almost 1 μm. Therefore, a planar structure suitable for integration has not been realized.
【０００６】[0006]
【発明が解決しようとする課題】ソース領域を砒化アル
ミニウムガリウムとし、ゲート領域およびドレイン領域
を砒化ガリウムとするヘテロ構造電界効果トランジスタ
は、高周波動作において優れている。にもかかわららず
プレーナ構造が実現しなかったので、集積化が難しく研
究・開発が進展していない。A heterostructure field effect transistor in which the source region is made of aluminum gallium arsenide and the gate region and the drain region are gallium arsenide is excellent in high frequency operation. Nevertheless, since the planar structure has not been realized, integration is difficult and research and development have not progressed.
【０００７】本発明の目的は、ソース領域を砒化アルミ
ニウムガリウムとし、ゲート領域およびドレイン領域を
砒化ガリウムとするプレーナ構造のヘテロ構造電界効果
トランジスタの製造方法を提供することにある。An object of the present invention is to provide a method of manufacturing a planar heterostructure field effect transistor in which a source region is made of aluminum gallium arsenide and a gate region and a drain region are gallium arsenide.
【０００８】[0008]
【課題を解決するための手段】本発明のヘテロ構造電界
効果トランジスタの製造方法は、電子の流れるチャネル
層を構成する砒化ガリウム層の上に砒化アルミニウムガ
リウム層を積層し、ソース領域に延長した前記砒化アル
ミニウムガリウム層の上からＮ型不純物を拡散させるこ
とによりソース領域の前記砒化ガリウム層を砒化アルミ
ニウムガリウム層に変換するものである。According to a method of manufacturing a heterostructure field effect transistor of the present invention, an aluminum gallium arsenide layer is laminated on a gallium arsenide layer constituting a channel layer through which electrons flow, and is extended to a source region. The gallium arsenide layer in the source region is converted into an aluminum gallium arsenide layer by diffusing an N-type impurity from above the aluminum gallium arsenide layer.
【０００９】[0009]
【作用】Ｒ．Ｌ．ＴｈｏｒｎｔｏｎらはＡＰＬ（Ａｐｐ
ｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ）ｖｏｌ．
９，ｎｏ．３，ｐ．１３３において、ＧａＡｓ層とＡｌ
ＧａＡｓ層との積層構造にＳｉを拡散させると、ＧａＡ
ｓ層とＡｌＧａＡｓ層との界面が無秩序化し、両層の組
成が混ざった構造になることを報告している。[Function] L. Thornton et al. APL (App
led Physics Letters) vol.
9, no. 3, p. At 133, the GaAs layer and the Al
When Si is diffused into the laminated structure with the GaAs layer, GaAs
It is reported that the interface between the s layer and the AlGaAs layer is disordered and the composition of both layers is mixed.
【００１０】そのあとベリリウム（Ｂｅ）やテルル（Ｔ
ｅ）を拡散しても、界面の無秩序化が起こることが明ら
かになった。Then, beryllium (Be) or tellurium (T
It became clear that even when e) was diffused, interface disordering occurred.
【００１１】代表的な高電子移動度トランジスタ（ＨＥ
ＭＴ）に、ＧａＡｓ層を電子の流れるチャネル層とし、
ゲート電極とチャネル層との間にＡｌＧａＡｓ層を形成
したものがある。ソース領域にＧａＡｓのＮ型不純物で
あるＳｉやＴｅを拡散させ、ソース領域のチャネル層の
みＡｌＧａＡｓに変えることができる。A typical high electron mobility transistor (HE)
MT), the GaAs layer is used as a channel layer through which electrons flow,
In some cases, an AlGaAs layer is formed between a gate electrode and a channel layer. Si or Te, which is an N-type impurity of GaAs, is diffused in the source region, and only the channel layer in the source region can be changed to AlGaAs.
【００１２】この構造におけるチャネル層中の伝導帯の
エネルギー準位を図３に示す。ＡｌＧａＡｓとＧａＡｓ
の１００ミリｅＶ程度の伝導帯不連続（Δεｃ）の存在
によりチャネル層を流れる電子はソースからゲート下領
域に入った瞬間にドレイン方向に１×１０ 8 ｃｍ／ｓま
で加速される。FIG. 3 shows the energy level of the conduction band in the channel layer in this structure. AlGaAs and GaAs
Due to the existence of a conduction band discontinuity (Δεc) of about 100 mV, electrons flowing through the channel layer are accelerated to 1 × 10 8 cm / s in the drain direction at the moment when the electrons enter the region under the gate from the source.
【００１３】しかしながら高エネルギー電子はドレイン
方向だけでなく、不純物や格子振動などの散乱によって
他の方向にも高速で走行する。特に高エネルギー電子が
ゲート方向に向かうとチャネル層とゲート電極とに挟ま
れたＡｌＧａＡｓ障壁層をも乗り越えてしまう。この電
子はゲートリーク電流となるのでデバイス動作上好まし
くない。However, high-energy electrons travel not only in the drain direction but also in other directions at high speed due to scattering of impurities and lattice vibrations. In particular, when high-energy electrons travel in the gate direction, they also pass through the AlGaAs barrier layer sandwiched between the channel layer and the gate electrode. These electrons become a gate leak current, which is not preferable in device operation.
【００１４】そのためチャネル層とゲート電極の間に高
エネルギー電子が乗り越えられない程度の障壁層が必要
となる。この障壁層の高さは、チャネル層のソース領域
とゲート領域の間の伝導帯のエネルギー差（〜１００ミ
リｅＶ程度）より大きくすればよい。Therefore, a barrier layer is required between the channel layer and the gate electrode to such an extent that high-energy electrons cannot cross. The height of the barrier layer may be larger than the energy difference of the conduction band between the source region and the gate region of the channel layer (about 100 millieV).
【００１５】ＧａＡｓ中の電子に対して、ＡｌＧａＡｓ
の障壁の高さはＡｌの比率が大きいほど高くなる。障壁
となるゲート直下のＡｌＧａＡｓ層中のＡｌ組成比を、
ソース領域となるＡｌＧａＡｓ層中のＡｌ組成比より大
きくすることで解決される。For electrons in GaAs, AlGaAs
The height of the barrier increases as the ratio of Al increases. The Al composition ratio in the AlGaAs layer immediately below the gate serving as a barrier is expressed as
The problem is solved by increasing the Al composition ratio in the AlGaAs layer serving as the source region.
【００１６】そこでＧａＡｓ層に近いところでＡｌＧａ
Ａｓ層中のＡｌ組成比を小さくすることにより、ＡｌＧ
ａＡｓ層中の平均的なＡｌ組成比に比べてソース領域と
なるＡｌＧａＡｓ層中のＡｌ組成比を小さくすることが
できる。従って高エネルギー電子のゲート電極への侵入
を防ぎ、ゲートリーク電流を抑えることができる。[0017] Therefore, AlGa is used near the GaAs layer.
By reducing the Al composition ratio in the As layer, AlG
The Al composition ratio in the AlGaAs layer serving as the source region can be made smaller than the average Al composition ratio in the aAs layer. Therefore, intrusion of high energy electrons into the gate electrode can be prevented, and gate leak current can be suppressed.
【００１７】[0017]
【実施例】本発明の一実施例について、図２（ａ）〜
（ｃ）を参照して説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described with reference to FIGS.
This will be described with reference to FIG.
【００１８】はじめに図２（ａ）に示すように、ＭＢＥ
法によりＧａＡｓ基板１上に厚さ８００ｎｍのＧａＡｓ
バッファ層２、厚さ５００ｎｍの半絶縁性ＡｌＧａＡｓ
層３、厚さ１５ｎｍの高純度ＧａＡｓ層４、厚さ２０ｎ
ｍのＳｉドープＡｌＧａＡｓ層５、厚さ１０ｎｍのＧａ
Ａｓキャップ層６を順次成長する。この結果高純度Ｇａ
Ａｓ層４のＳｉドープＡｌＧａＡｓ層５側に二次元電子
ガス７が生成される。First, as shown in FIG.
800 nm thick GaAs on a GaAs substrate 1
Buffer layer 2, 500 nm thick semi-insulating AlGaAs
Layer 3, high-purity GaAs layer 4 with a thickness of 15 nm, thickness 20 n
m-doped AlGaAs layer 5, 10 nm thick Ga
As cap layers 6 are sequentially grown. As a result, high-purity Ga
A two-dimensional electron gas 7 is generated on the As layer 4 on the side of the Si-doped AlGaAs layer 5.
【００１９】このときＳｉドープＡｌＧａＡｓ層５のＡ
ｌ組成比は、高純度ＧａＡｓ層４との界面である裏面側
で０．３とし、表面側で０．５とした。At this time, A of the Si-doped AlGaAs layer 5
The 1 composition ratio was set to 0.3 on the back side, which is the interface with the high-purity GaAs layer 4, and set to 0.5 on the front side.
【００２０】つぎに図２（ｂ）に示すように、ＣＶＤ法
および選択エッチングにより、ソース領域を形成するた
めの拡散源となるＳｉ膜８を形成してから、Ａｓが抜け
るのを防ぐためＣＶＤ法により全面に窒化シリコン（Ｓ
ｉ3 Ｎ4 ）膜９を成長する。Next, as shown in FIG. 2B, a Si film 8 serving as a diffusion source for forming a source region is formed by CVD and selective etching, and then CVD is performed to prevent As from coming off. Silicon nitride (S
i 3 N 4 ) A film 9 is grown.
【００２１】つぎに図２（ｃ）に示すように、８５０
℃、１時間の熱処理によりＳｉを拡散してＳｉ拡散層１
３を形成したのち、Ｓｉ3 Ｎ4 膜９およびＳｉ膜８を剥
離する。つぎにＡｕＧｅ／Ｎｉ／Ａｕからなるソース電
極１０およびドレイン電極１２を形成してから、Ａｌか
らなるゲート電極１１を形成して素子部が完成する。Next, as shown in FIG.
Si diffused by heat treatment for 1 hour at
After the formation of No. 3 , the Si 3 N 4 film 9 and the Si film 8 are peeled off. Next, after forming a source electrode 10 and a drain electrode 12 made of AuGe / Ni / Au, a gate electrode 11 made of Al is formed to complete an element portion.
【００２２】図１に示すように、ＳｉドープＡｌＧａＡ
ｓ層５は二次元電子ガス７と接するソース領域でＳｉ拡
散層１３となって、そのＡｌ組成比は０．３よりもはる
かに小さくなり、ゲートリーク電流を抑えることができ
る。As shown in FIG. 1, Si-doped AlGaAs
The s layer 5 becomes the Si diffusion layer 13 in the source region in contact with the two-dimensional electron gas 7, and its Al composition ratio is much smaller than 0.3, so that the gate leak current can be suppressed.
【００２３】ゲート長を０．１μｍ程度にすることによ
り遮断周波数５００ＧＨZ レベルのＩＣが得られた。The gate length is IC cutoff frequency 500GH Z levels by about 0.1μm was obtained.
【００２４】本実施例で用いたＡｌＧａＡｓとＧａＡｓ
とのヘテロ構造の代りに、ＩｎＡｌＡｓとＩｎＧａＡ
ｓ、ＩｎＰとＩｎＧａＡｓ、ＩｎＰとＡｌＧａＰＳｂ、
ＩｎＰとＡｌＧａＡｓＳｂ、ＩｎＰとＩｎＡｌＰＡｓな
どのヘテロ構造を用いても同様の効果を得ることができ
る。AlGaAs and GaAs used in this embodiment
InAlAs and InGaAs instead of the heterostructure
s, InP and InGaAs, InP and AlGaPSb,
The same effect can be obtained by using a heterostructure such as InP and AlGaAsSb, or InP and InAlPAs.
【００２５】[0025]
【発明の効果】プレーナ構造を実現することにより集積
化が容易で、高速動作が可能なゲートリーク電流の小さ
いヘテロ構造電界効果トランジスタが得られた。By realizing a planar structure, a heterostructure field effect transistor which is easy to integrate and can operate at high speed and has a small gate leak current is obtained.
【図１】本発明の一実施例を示す断面斜視図である。FIG. 1 is a sectional perspective view showing one embodiment of the present invention.
【図２】本発明の一実施例を工程順に示す断面図であ
る。FIG. 2 is a sectional view showing one embodiment of the present invention in the order of steps.
【図３】本発明の一実施例におけるヘテロ構造電界効果
トランジスタのソース領域からゲート領域までの伝導帯
のエネルギーバンド図である。FIG. 3 is an energy band diagram of a conduction band from a source region to a gate region of the heterostructure field effect transistor according to one embodiment of the present invention.
【図４】従来のヘテロ構造電界効果トランジスタを示す
断面図である。FIG. 4 is a cross-sectional view showing a conventional heterostructure field effect transistor.
１ ＧａＡｓ基板 ２ ＧａＡｓバッファ層 ３ 半絶縁性ＡｌＧａＡｓ層 ４ 高純度ＧａＡｓ層 ５ ＳｉドープＡｌＧａＡｓ層 ６ ＧａＡｓキャップ層 ７ 二次元電子ガス ８ ＣＶＤ成長Ｓｉ膜 ９ ＣＶＤ成長Ｓｉ3 Ｎ4 膜 １０ ソース電極 １１ ゲート電極 １２ ドレイン電極 １３ Ｓｉ拡散層Reference Signs List 1 GaAs substrate 2 GaAs buffer layer 3 semi-insulating AlGaAs layer 4 high-purity GaAs layer 5 Si-doped AlGaAs layer 6 GaAs cap layer 7 two-dimensional electron gas 8 CVD-grown Si film 9 CVD-grown Si 3 N 4 film 10 source electrode 11 gate Electrode 12 Drain electrode 13 Si diffusion layer
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 H01L 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 6 , DB name) H01L 21/337-21/338 H01L 27/095 H01L 27/098 H01L 29/775-29/778 H01L 29 / 80-29/812
Claims (1)
ガリウム層の上に砒化アルミニウムガリウム層を積層
し、ソース領域に延長した前記砒化アルミニウムガリウ
ム層の上からＮ型不純物を拡散させることによりソース
領域の前記砒化ガリウム層を砒化アルミニウムガリウム
層に変換するヘテロ構造電界効果トランジスタの製造方
法。An aluminum gallium arsenide layer is laminated on a gallium arsenide layer constituting a channel layer through which electrons flow, and an N-type impurity is diffused from above the aluminum gallium arsenide layer extending to the source region. The method of manufacturing a heterostructure field effect transistor according to claim 1, wherein said gallium arsenide layer is converted to an aluminum gallium arsenide layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3253267A JP2906768B2 (en) | 1991-10-01 | 1991-10-01 | Method for manufacturing heterostructure field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3253267A JP2906768B2 (en) | 1991-10-01 | 1991-10-01 | Method for manufacturing heterostructure field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0595006A JPH0595006A (en) | 1993-04-16 |
| JP2906768B2 true JP2906768B2 (en) | 1999-06-21 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP3253267A Expired - Lifetime JP2906768B2 (en) | 1991-10-01 | 1991-10-01 | Method for manufacturing heterostructure field effect transistor |
Country Status (1)
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| JP (1) | JP2906768B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010533375A (en) * | 2007-07-09 | 2010-10-21 | フリースケール セミコンダクター インコーポレイテッド | Heterostructure field effect transistor, integrated circuit including heterostructure field effect transistor, and method for manufacturing heterostructure field effect transistor |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3413345B2 (en) * | 1997-05-20 | 2003-06-03 | 松下電器産業株式会社 | Field effect transistor and method of manufacturing the same |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2679127B2 (en) * | 1988-06-29 | 1997-11-19 | 日本電気株式会社 | Field effect transistor |
| JP2708492B2 (en) * | 1988-09-07 | 1998-02-04 | 株式会社日立製作所 | Method for manufacturing semiconductor device |
-
1991
- 1991-10-01 JP JP3253267A patent/JP2906768B2/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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|---|---|
| JPH0595006A (en) | 1993-04-16 |
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