JP2905133B2 - Digital encoding device - Google Patents
Digital encoding deviceInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、画像圧縮等に用い
るディジタル符号化装置に関するものであり、特に、集
積回路に適するように回路密度を高めると共に消費電力
を低くする改良に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital encoding apparatus used for image compression and the like, and more particularly to an improvement for increasing a circuit density and reducing power consumption so as to be suitable for an integrated circuit.
【０００２】[0002]
【従来の技術】ディジタル符号化装置による一般的な画
像データの圧縮方法について説明する。2. Description of the Related Art A general method of compressing image data by a digital encoding device will be described.
【０００３】まず、画像データを８×８画素程度の小さ
なブロックに分解した後、離散コサイン変換回路により
２次元離散コサイン変換する。離散コサイン変換（ＤＣ
Ｔ：Discrete Cosine Transform ）とは直交変換の一種
であり、直交変換とは、画像データの座標を空間座標か
ら周波数座標に変換するものと見なすことができる。[0003] First, after decomposing image data into small blocks of about 8 x 8 pixels, two-dimensional discrete cosine transform is performed by a discrete cosine transform circuit. Discrete cosine transform (DC
T (Discrete Cosine Transform) is a type of orthogonal transformation, and the orthogonal transformation can be regarded as transforming the coordinates of image data from spatial coordinates to frequency coordinates.
【０００４】一般に、自然画像は、隣り合う画素間の変
化は少なく、単位距離当たりの変化の回数で表される空
間周波数が低い。したがって、２次元離散コサイン変換
により得られる変換係数行列の各要素は、低周波成分は
大きな値を持つが高周波成分はほとんど０になる。この
ことと符号化とを組み合わせることにより、画像データ
の圧縮が実現できる。[0004] In general, in a natural image, a change between adjacent pixels is small, and a spatial frequency represented by the number of changes per unit distance is low. Therefore, in each element of the transform coefficient matrix obtained by the two-dimensional discrete cosine transform, the low-frequency component has a large value, but the high-frequency component is almost zero. By combining this with encoding, image data can be compressed.
【０００５】次に、前記変換係数行列は、最も低い周波
数成分から順に、ＤＣＴ係数として読み出される。図１
１は、変換係数行列からＤＣＴ係数が読み出される順序
を示している。変換係数行列において、左上の要素が最
も低い周波数成分であり、右下にいくにつれて高い周波
数成分となる。左上隅の要素がＤＣ係数として読み出さ
れ、その後ジグザグ走査されてＡＣ係数として順に読み
出される。図１１では、８×８画素の画像データが８行
８列の変換係数行列に変換された場合を示しており、１
個のＤＣ係数及び６３個のＡＣ係数からなるＤＣＴ係数
が出力されている。Next, the transform coefficient matrix is read out as DCT coefficients in order from the lowest frequency component. FIG.
1 indicates the order in which DCT coefficients are read from the transform coefficient matrix. In the transform coefficient matrix, the element at the upper left is the lowest frequency component, and becomes higher at the lower right. The element at the upper left corner is read out as a DC coefficient, then zigzag scanned and read out sequentially as AC coefficients. FIG. 11 shows a case in which image data of 8 × 8 pixels is converted into an 8 × 8 conversion coefficient matrix.
A DCT coefficient composed of DC coefficients and 63 AC coefficients is output.
【０００６】次に、量子化回路により、前記ＤＣＴ係数
を量子化して量子化後ＤＣＴ係数とする。Next, the DCT coefficient is quantized by a quantization circuit to obtain a quantized DCT coefficient.
【０００７】次に、可変長符号化回路（以下、ＶＬＣ回
路と略称）により、ＤＣ係数をＤＣ符号に符号化し、Ａ
Ｃ係数をＡＣ符号に符号化する。符号化には可変長のハ
フマン符号が用いられる。Next, a DC coefficient is encoded into a DC code by a variable length encoding circuit (hereinafter abbreviated as VLC circuit), and A
The C coefficient is encoded into an AC code. Variable-length Huffman codes are used for encoding.
【０００８】最後に、固定長データ生成回路により、Ｄ
Ｃ符号及びＡＣ符号から固定長データを生成し、出力す
る。Finally, the fixed-length data generation circuit generates D
The fixed-length data is generated from the C code and the AC code and output.
【０００９】図７は、従来のディジタル符号化装置にお
けるＶＬＣ回路及び固定長データ生成回路の内部構成を
示すブロック図である。図７において、１０はＶＬＣ回
路、１１は判定回路、１２はＡＣ符号化回路、１３はＤ
Ｃ符号化回路、２０は固定長データ生成回路、２１は固
定長データへの詰め込み回路、２５は第１のデータ書き
込み回路、２６は第１のメモリ（ＲＡＭ１）、２７はデ
ータ保持回路、２８は第２のメモリ（ＲＡＭ２）、２９
は第２のデータ書き込み回路である。FIG. 7 is a block diagram showing an internal configuration of a VLC circuit and a fixed-length data generation circuit in a conventional digital encoding device. In FIG. 7, 10 is a VLC circuit, 11 is a decision circuit, 12 is an AC encoding circuit, and 13 is a DLC circuit.
C encoding circuit, 20 is a fixed length data generation circuit, 21 is a fixed length data filling circuit, 25 is a first data writing circuit, 26 is a first memory (RAM1), 27 is a data holding circuit, and 28 is a data holding circuit. Second memory (RAM2), 29
Is a second data write circuit.
【００１０】図７に示した回路の動作について説明す
る。ここでは、図１１に示したような量子化後ＤＣＴ係
数が入力されるものとする。The operation of the circuit shown in FIG. 7 will be described. Here, it is assumed that the quantized DCT coefficients as shown in FIG. 11 are input.
【００１１】判定回路１１は、入力される量子化後ＤＣ
Ｔ係数がＤＣ係数であるかＡＣ係数であるかを判定し、
ＡＣ係数をＡＣ符号化回路１２に出力すると共にＤＣ係
数をＤＣ符号化回路１３に出力する。The determination circuit 11 receives the quantized DC
Determine whether the T coefficient is a DC coefficient or an AC coefficient,
The AC coefficient is output to the AC encoding circuit 12 and the DC coefficient is output to the DC encoding circuit 13.
【００１２】ＡＣ符号化回路１２は、値が０であるＡＣ
係数に対しては０が連続する個数に置き換えた後、ＡＣ
係数を可変長のハフマン符号に変換してＡＣ符号として
出力する。The AC encoding circuit 12 outputs an AC signal having a value of 0
After replacing the coefficient with the number of consecutive 0s,
The coefficients are converted into variable-length Huffman codes and output as AC codes.
【００１３】ＤＣ符号化回路１３は、ＤＣ係数をＤＣ符
号に変換して出力する。ただし、ＤＣ係数を変換せずに
ＤＣ符号としてそのまま用いる場合は、ＤＣ符号化回路
１３は不要になる。The DC encoding circuit 13 converts a DC coefficient into a DC code and outputs it. However, when the DC coefficient is used as it is without converting it as a DC code, the DC encoding circuit 13 becomes unnecessary.
【００１４】固定長データへの詰め込み回路２１は、可
変長のＡＣ符号を順次隙間なく固定長データに詰め込
む。The fixed-length data filling circuit 21 sequentially packs variable-length AC codes into fixed-length data without gaps.
【００１５】第１のデータ書き込み回路２５は、固定長
データのＡＣ符号を第１のメモリ２６に書き込む。The first data writing circuit 25 writes an AC code of fixed-length data into the first memory 26.
【００１６】以上説明した動作は、クロック単位のパイ
プライン処理により実行される。The operation described above is executed by pipeline processing in clock units.
【００１７】また、データ保持回路２７は、パイプライ
ン処理期間中にＤＣ符号化回路１３から出力されるＤＣ
符号を、第２のメモリ２８に格納する。The data holding circuit 27 outputs a DC signal output from the DC encoding circuit 13 during the pipeline processing period.
The code is stored in the second memory 28.
【００１８】第２のデータ書き込み回路２９は、パイプ
ライン処理が一時中断した後に、第２のメモリ２８から
データ保持回路２７によって読み出されたＤＣ符号を、
第１のメモリ２６に格納する。このとき、第１のメモリ
２６には、すでに連続するＡＣ符号が固定長データとし
て格納されているので、ＤＣ符号はＡＣ符号と重ならな
いように配置する必要がある。The second data writing circuit 29 converts the DC code read from the second memory 28 by the data holding circuit 27 after the pipeline processing is temporarily interrupted.
It is stored in the first memory 26. At this time, since the continuous AC codes are already stored in the first memory 26 as fixed-length data, the DC codes need to be arranged so as not to overlap with the AC codes.
【００１９】図８は、従来のディジタル符号化装置が固
定長データを生成する場合の、動作タイミング図であ
る。図８において、２８は第２のメモリであり、１ＤＣ
Ｔは１つのＤＣＴ係数に対する処理期間を表している。
また、ブロックＡ、Ｂ、Ｃ及びＤは、ディジタル符号化
装置においてパイプライン処理が実行されるブロック単
位を示している。FIG. 8 is an operation timing chart when a conventional digital encoding device generates fixed-length data. In FIG. 8, reference numeral 28 denotes a second memory,
T represents a processing period for one DCT coefficient.
Blocks A, B, C, and D indicate block units in which pipeline processing is performed in the digital encoding device.
【００２０】量子化後ＤＣＴ係数が入力されると、ま
ず、ＤＣ符号がデータ保持回路２７によって第２のメモ
リ２８に格納される。また、ＡＣ符号はパイプライン処
理により順次処理され、固定長データのＡＣ符号部分が
生成される。１ＤＣＴのパイプライン処理に要するクロ
ック数は、ＤＣ係数及びＡＣ係数の個数の和に等しく６
４である。このような処理が、連続して入力される複数
のＤＣＴ係数に対して実行される。When the quantized DCT coefficient is input, first, the DC code is stored in the second memory 28 by the data holding circuit 27. The AC code is sequentially processed by pipeline processing, and an AC code portion of fixed-length data is generated. The number of clocks required for 1DCT pipeline processing is equal to the sum of the numbers of DC coefficients and AC coefficients, and is 6
4. Such processing is performed on a plurality of DCT coefficients that are continuously input.
【００２１】このディジタル符号化装置からデータが入
力される画像処理装置がブランキング期間に入ると、非
パイプライン処理により、第２のメモリ２８に格納され
ているＤＣ符号がデータ保持回路２７によって読み出さ
れ、読み出されたＤＣ符号が第２のデータ書き込み回路
２９によって第１のメモリ２６に書き込まれて、固定長
データのＤＣ符号部分が生成される。図８では、画像処
理装置が１５ＤＣＴ毎にブランキング期間となる例を示
しており、このとき、ブランキング期間内に処理すべき
ＤＣ符号の個数は１５となり、非パイプライン処理に要
するクロック数は１５となる。When the image processing apparatus to which data is input from the digital encoding apparatus enters a blanking period, the DC code stored in the second memory 28 is read by the data holding circuit 27 by non-pipeline processing. The output and read DC code is written to the first memory 26 by the second data writing circuit 29, and the DC code portion of the fixed-length data is generated. FIG. 8 shows an example in which the image processing apparatus performs a blanking period every 15 DCTs. At this time, the number of DC codes to be processed in the blanking period is 15, and the number of clocks required for non-pipeline processing is It becomes 15.
【００２２】図９は、従来のディジタル符号化装置によ
り生成される固定長データの内容を表す図であり、第１
のメモリ２６に格納される固定長データを示している。
ここでは、固定長データの個数が最大となる場合、すな
わち、ＡＣ符号が６３個であり、しかもその符号長が全
て最大である場合を例示している。このとき、１つのＤ
ＣＴ係数から生成される固定長データは、１個のＤＣ符
号と６３個のＡＣ符号とＡＣ符号の最終位置を示すＥＯ
Ｂコードとから構成される。１つの固定長データの格納
領域を１ワードとすると、１つのＤＣＴ係数から生成さ
れる固定長データの最大個数は、６５ワードになる。FIG. 9 is a diagram showing the contents of fixed-length data generated by a conventional digital encoding device.
2 shows fixed-length data stored in the memory 26 of FIG.
Here, the case where the number of fixed-length data is maximum, that is, the case where the number of AC codes is 63 and all the code lengths are maximum is illustrated. At this time, one D
The fixed-length data generated from the CT coefficients includes one DC code, 63 AC codes, and EO indicating the final position of the AC code.
B code. If one fixed-length data storage area is one word, the maximum number of fixed-length data generated from one DCT coefficient is 65 words.
【００２３】また、図１０は、従来のディジタル符号化
装置により生成される固定長データの他の例の内容を表
す図である。図１０（ａ）に示すような、６３番目以外
のＡＣ係数が全て“０”であるＤＣＴ係数が与えられた
とき、固定長データは図１０（ｂ）に示すように、３ワ
ードになる。FIG. 10 is a diagram showing the contents of another example of fixed-length data generated by a conventional digital encoding device. When a DCT coefficient in which the AC coefficients other than the 63rd AC coefficient are all “0” as shown in FIG. 10A is given, the fixed length data becomes three words as shown in FIG. 10B.
【００２４】[0024]
【発明が解決しようとする課題】しかしながら、従来の
ディジタル符号化装置には以下のような問題がある。However, the conventional digital encoding apparatus has the following problems.
【００２５】従来のディジタル符号化装置では、固定長
データ生成回路２０において、ＡＣ符号処理とＤＣ符号
処理とを別々に行っているため、回路規模が大きくなる
欠点があった。また、ＡＣ符号処理はパイプライン処理
であるが、ＤＣ符号処理は非パイプライン処理であるた
め、非パイプライン処理のために余分なクロック数を必
要とし、消費電力も大きくなるという問題があった。In the conventional digital encoding device, the AC code processing and the DC code processing are separately performed in the fixed-length data generation circuit 20, so that there is a disadvantage that the circuit scale becomes large. Further, although the AC coding process is a pipeline process, the DC coding process is a non-pipeline process, so that an extra number of clocks are required for the non-pipeline process and power consumption is increased. .
【００２６】また、ＤＣ符号処理は画像処理装置のブラ
ンキング期間を利用して行われるので、モニターのよう
な表示装置に対して利用する場合は問題はないが、ビデ
オメモリ等の記憶媒体にデータを蓄積するような場合、
ＤＣ符号処理のためにブランキング期間に代わる時間が
必要となり、処理の高速化に対して大きな問題となる。Also, since the DC coding process is performed using the blanking period of the image processing device, there is no problem when using it for a display device such as a monitor, but the data is stored in a storage medium such as a video memory. If you accumulate
The DC code processing requires a time instead of the blanking period, which is a significant problem for speeding up the processing.
【００２７】また、従来のディジタル符号化回路におい
て、ＡＣ符号処理と同様にＤＣ符号処理もパイプライン
処理で行おうとすると、前後の装置構成との整合性をと
ることが困難である。例えば、図９に示すような場合、
１つのＤＣ係数及び６３個のＡＣ係数から生成される固
定長データの最大個数がＥＯＢコードの存在により６５
ワードとなるので、１つのＤＣＴ係数の処理に６５クロ
ックを要することになり、前段のＤＣＴ係数を生成する
処理とタイミングがうまく合わなくなる。また、図１０
に示すような場合でも、６３番目のＡＣ符号が生成され
てからさらにＥＯＢコードを１ワードに格納するため、
処理に６５クロックを要することになる。Further, in the conventional digital encoding circuit, if the DC encoding process is to be performed by pipeline processing as well as the AC encoding process, it is difficult to maintain consistency with the preceding and following device configurations. For example, in the case shown in FIG.
The maximum number of fixed-length data generated from one DC coefficient and 63 AC coefficients is 65 due to the existence of the EOB code.
Since it is a word, it takes 65 clocks to process one DCT coefficient, and the timing does not match well with the processing of generating the DCT coefficient in the preceding stage. FIG.
Even in the case shown in FIG. 7, since the EOB code is further stored in one word after the 63rd AC code is generated,
The processing requires 65 clocks.
【００２８】前記の問題に鑑み、本発明は、従来よりも
回路規模が小さく且つ低消費電力であり、また画像処理
装置のブランキング期間の有無に依存せず高速処理が実
現でき、しかも前後の装置構成と容易に整合性をとるこ
とができるディジタル符号化装置を提供することを目的
とする。In view of the above problems, the present invention has a smaller circuit size and lower power consumption than conventional ones, and can realize high-speed processing irrespective of the presence or absence of a blanking period of an image processing apparatus. It is an object of the present invention to provide a digital encoding device that can easily achieve consistency with the device configuration.
【００２９】[0029]
【課題を解決するための手段】前記の目的を達成するた
め、本発明は、ＤＣ符号処理とＡＣ符号処理とを合わせ
て共通のハードウェアによって行えるようにするもので
あり、しかも前後の装置構成と整合性良くパイプライン
処理が行えるように、生成される固定長データのフォー
マットを改良するものである。SUMMARY OF THE INVENTION In order to achieve the above object, the present invention is to enable DC coding and AC coding to be performed by common hardware. This is to improve the format of the generated fixed-length data so that pipeline processing can be performed with high consistency.
【００３０】具体的に請求項１の発明が講じた解決手段
は、ディジタル符号化装置を対象とし、入力されるデー
タを離散コサイン変換し、変換結果を基にしてＤＣ係数
及びＡＣ係数を生成して出力する変換回路と、前記変換
回路から出力されたＤＣ係数及びＡＣ係数を、ＤＣ符号
及びＡＣ符号に各々符号化する可変長符号化回路と、前
記可変長符号化回路から出力されたＤＣ符号及びＡＣ符
号を基にして、複数の固定長データを生成する固定長デ
ータ生成回路とを備え、前記固定長データ生成回路は、
前記ＤＣ符号と前記ＡＣ符号の先頭部とから先頭の固定
長データを生成すると共に、先頭以外の固定長データを
前記ＡＣ符号の残部から順次生成するものであり、か
つ、前記固定長データのビット数をｎ、前記ＤＣ符号の
ビット数をｍとすると、前記ＡＣ符号を入力とし、入力
されるＡＣ符号を順次連結し、連結した結果をｎビット
毎に区切ってＡＣ符号の固定長データとして出力する固
定長データへの詰め込み回路と、前記固定長データへの
詰め込み回路から出力されたＡＣ符号の固定長データ及
び前記ＤＣ符号を入力とし、前記ＤＣ符号と先頭のＡＣ
符号の固定長データの上位（ｎ−ｍ）ビットとを連結す
ることによって先頭の固定長データを生成すると共に、
一のＡＣ符号の固定長データの下位ｍビットと次のＡＣ
符号の固定長データの上位（ｎ−ｍ）ビットを連結する
ことによって先頭以外の固定長データを順次生成する固
定ビット幅ローテート回路とを備えたものである。Specifically, a solution means of the present invention is directed to a digital encoding apparatus, which performs discrete cosine transformation of input data, and generates DC coefficients and AC coefficients based on the result of the transformation. A conversion circuit for encoding the DC coefficient and the AC coefficient output from the conversion circuit into a DC code and an AC code, respectively; and a DC code output from the variable length encoding circuit. And a fixed-length data generation circuit that generates a plurality of fixed-length data based on the AC code.
Generating fixed-length data at the head from the DC code and the head of the AC code, and sequentially generating fixed-length data other than the head from the remainder of the AC code ;
The number of bits of the fixed-length data is n,
When the number of bits is m, the AC code is input, and
Are sequentially connected, and the result of the connection is n bits.
Output as fixed length data of AC code
A circuit for filling fixed-length data,
The fixed length data and the AC code output from the stuffing circuit
And the DC code as input, and the DC code and the leading AC
Concatenates the fixed-length data of the code with the upper (nm) bits
Generates fixed-length data at the beginning of the
The lower m bits of fixed length data of one AC code and the next AC
Concatenate upper (nm) bits of fixed-length data of code
Fixed-length data other than the first one
And a constant bit width rotate circuit .
【００３１】請求項１の発明の構成により、固定長デー
タ生成回路において、ＤＣ符号を固定長データに格納す
る処理をＡＣ符号を固定長データに格納する処理と合わ
せて、共通のハードウェアによって確実に実行すること
ができる。このため、従来の装置においてＤＣ符号を固
定長データに格納するために必要であった回路が不要と
なり、また、非パイプライン処理のためのクロックが不
要となる。さらに、ブランキング期間のない画像処理装
置に対して適用することが容易になる。According to the configuration of the first aspect of the present invention, in the fixed-length data generation circuit, the processing for storing the DC code in the fixed-length data and the processing for storing the AC code in the fixed-length data are reliably performed by common hardware. it is possible to run into. For this reason, a circuit required for storing a DC code in fixed-length data in the conventional device is not required, and a clock for non-pipeline processing is not required. Further, it is easy to apply the present invention to an image processing apparatus having no blanking period.
【００３２】請求項２の発明は、請求項１の発明の構成
に、ＤＣ符号の符号長とＡＣ符号の最終位置を示すＥＯ
Ｂコードの符号長との和が固定長データの長さ以下であ
る構成を付加するものである。According to a second aspect of the present invention, in the configuration of the first aspect of the present invention, EO indicating the code length of the DC code and the final position of the AC code is provided.
A configuration is added in which the sum of the code length of the B code and the length of the fixed length data is equal to or less than the length of the fixed length data.
【００３３】請求項２の発明の構成により、生成される
固定長データの個数が、ＤＣ符号の個数とＡＣ符号の個
数との和より大きくなることはなく、従来よりもクロッ
ク数を増加させる必要が生じない。したがって、ＤＣ符
号及びＡＣ符号を固定長データに格納する処理を前後の
装置構成と整合性良く実行することができる。According to the configuration of the second aspect of the present invention, the number of generated fixed-length data does not become larger than the sum of the number of DC codes and the number of AC codes, and it is necessary to increase the number of clocks as compared with the related art. Does not occur. Therefore, the process of storing the DC code and the AC code in the fixed length data can be executed with good consistency with the preceding and following device configurations.
【００３４】請求項３の発明は、請求項１の発明の構成
に、変換回路は、離散コサイン変換の結果を量子化する
ことによってＤＣ係数及びＡＣ係数を生成する量子化回
路を有している構成を付加するものである。According to a third aspect of the present invention, in the configuration of the first aspect, the conversion circuit has a quantization circuit for generating a DC coefficient and an AC coefficient by quantizing a result of the discrete cosine transform. The configuration is added.
【００３５】[0035]
【００３６】[0036]
【００３７】[0037]
【００３８】[0038]
【発明の実施の形態】以下、本発明の実施形態に係るデ
ィジタル符号化装置について、図面を参照しながら説明
する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a digital encoding device according to an embodiment of the present invention will be described with reference to the drawings.
【００３９】図１は、本発明の実施形態に係るディジタ
ル符号化装置の基本構成を示すブロック図である。図１
において、１は離散コサイン変換回路（以下、ＤＣＴ回
路と略称）、２は量子化回路、１０は可変長符号化回路
（以下、ＶＬＣ回路と略称）、２０は固定長データ生成
回路である。ＤＣＴ回路１及び量子化回路２によって、
変換回路が構成されている。FIG. 1 is a block diagram showing a basic configuration of a digital encoding device according to an embodiment of the present invention. FIG.
In the figure, 1 is a discrete cosine transform circuit (hereinafter abbreviated as a DCT circuit), 2 is a quantization circuit, 10 is a variable length coding circuit (hereinafter abbreviated as a VLC circuit), and 20 is a fixed length data generation circuit. By the DCT circuit 1 and the quantization circuit 2,
A conversion circuit is configured.
【００４０】ＤＣＴ回路１は、８×８画素の小さなブロ
ックに分解された画像データの輝度信号または色差信号
を、２次元離散コサイン変換する。The DCT circuit 1 performs a two-dimensional discrete cosine transform on a luminance signal or a color difference signal of image data decomposed into small blocks of 8 × 8 pixels.
【００４１】変換後の変換係数行列は、図１１に示すよ
うに、低周波成分から順に読み出されて、ＤＣ係数及び
６３個のＡＣ係数からなるＤＣＴ係数として出力され
る。As shown in FIG. 11, the transformed coefficient matrix is sequentially read out from the low-frequency components and output as a DCT coefficient composed of DC coefficients and 63 AC coefficients.
【００４２】量子化回路２は、ＤＣＴ回路１から出力さ
れたＤＣＴ係数を量子化し、量子化後ＤＣＴ係数として
出力する。The quantization circuit 2 quantizes the DCT coefficient output from the DCT circuit 1 and outputs the quantized DCT coefficient as a DCT coefficient.
【００４３】ＶＬＣ回路１０は、ＤＣ係数をＤＣ符号に
符号化し、ＡＣ係数をＡＣ符号に符号化する。符号化に
は可変長のハフマン符号が用いられる。The VLC circuit 10 encodes a DC coefficient into a DC code, and encodes an AC coefficient into an AC code. Variable-length Huffman codes are used for encoding.
【００４４】固定長データ生成回路２０は、ＤＣ符号及
びＡＣ符号から固定長データを生成する。以上の基本構
成は、従来技術と同様である。The fixed length data generation circuit 20 generates fixed length data from the DC code and the AC code. The above basic configuration is the same as that of the related art.
【００４５】図２は、本発明の実施形態に係るディジタ
ル符号化装置におけるＶＬＣ回路１０及び固定長データ
生成回路２０の内部構成を示すブロック図である。図２
において、１１は判定回路、１２はＡＣ符号化回路、１
３はＤＣ符号化回路、２１は固定長データへの詰め込み
回路、２２は固定ビット幅ローテート回路、２３はデー
タ書き込み回路、２４はメモリ（ＲＡＭ）である。FIG. 2 is a block diagram showing an internal configuration of the VLC circuit 10 and the fixed-length data generation circuit 20 in the digital encoding device according to the embodiment of the present invention. FIG.
, 11 is a decision circuit, 12 is an AC encoding circuit, 1
Reference numeral 3 denotes a DC encoding circuit, 21 denotes a circuit for filling fixed-length data, 22 denotes a fixed bit width rotation circuit, 23 denotes a data writing circuit, and 24 denotes a memory (RAM).
【００４６】判定回路１１は、量子化後ＤＣＴ係数がＤ
Ｃ係数であるかＡＣ係数であるかを判定し、ＡＣ係数を
ＡＣ符号化回路１２に出力すると共にＤＣ係数をＤＣ符
号化回路１３に出力する。The decision circuit 11 determines that the quantized DCT coefficient is D
It determines whether it is a C coefficient or an AC coefficient, and outputs the AC coefficient to the AC encoding circuit 12 and the DC coefficient to the DC encoding circuit 13.
【００４７】ＡＣ符号化回路１２は、値が０であるＡＣ
係数が連続する個数を表すデータと値が０以外であるＡ
Ｃ係数とを合わせて、可変長のハフマン符号に変換して
ＡＣ符号として出力する。The AC encoding circuit 12 outputs the AC
Data representing the number of consecutive coefficients and A having a value other than 0
Together with the C coefficient, it is converted to a variable length Huffman code and output as an AC code.
【００４８】ＤＣ符号化回路１３は、ＤＣ係数をＤＣ符
号に変換して出力する。ただし、ＤＣ係数を変換せずに
ＤＣ符号としてそのまま用いる場合は、ＤＣ符号化回路
１３は不要になる。The DC encoding circuit 13 converts a DC coefficient into a DC code and outputs it. However, when the DC coefficient is used as it is without converting it as a DC code, the DC encoding circuit 13 becomes unnecessary.
【００４９】固定長データへの詰め込み回路２１は、可
変長のＡＣ符号を順次隙間なく固定長データに詰め込
む。ＡＣ符号の最大符号長及び固定長データの長さが１
６ビットであるとすると、固定長データとして必要なワ
ード数は、ＡＣ係数１つにつき１つのＡＣ符号が割り当
てられ且つ割り当てられた符号長がＥＯＢコードを除き
全て最大の１６ビットの場合に、最大となる。また、Ａ
Ｃ係数が全て０の場合、ＡＣ符号はＥＯＢコードのみに
なり、最小となる。したがって、ＡＣ符号の固定長デー
タの最大値は６４ワードであり、最小値は１ワードとな
る。The fixed-length data filling circuit 21 successively packs variable-length AC codes into fixed-length data without gaps. The maximum code length of the AC code and the length of the fixed length data are 1
Assuming that the number of words is 6 bits, the number of words required as fixed-length data becomes the maximum when one AC code is assigned to each AC coefficient and the assigned code length is 16 bits except EOB code. Becomes Also, A
When all the C coefficients are 0, the AC code is only the EOB code and is the minimum. Therefore, the maximum value of the fixed length data of the AC code is 64 words, and the minimum value is 1 word.
【００５０】ＡＣ符号の固定長データが最大の場合、第
６４ワードはＥＯＢコードのみとなる。ここで、例えば
ＥＯＢコードが４ビットであるとすると、第６４ワード
の固定長データの末尾に１２ビットの未使用部分ができ
ることになる。パイプライン処理を乱すことなく、この
未使用部分を何らかの方法で先頭に移動させてＤＣ符号
を格納することができれば、ＡＣ符号のみならずＤＣ符
号をパイプライン処理することが可能になる。本発明は
この点に着目したものである。When the fixed length data of the AC code is the maximum, the 64th word is only the EOB code. Here, if the EOB code is 4 bits, for example, an unused portion of 12 bits is formed at the end of the fixed-length data of the 64th word. If the unused portion can be moved to the head by any method and the DC code can be stored without disturbing the pipeline processing, the DC code as well as the AC code can be pipelined. The present invention focuses on this point.
【００５１】図３（ａ）は、固定長データへの詰め込み
回路２１の構成の一例を示すブロック図である。ここで
は、ＡＣ符号の最大符号長及び固定長データの長さを１
６ビットとし、４ビットで表される符号長がＡＣ符号と
共に入力されるものとする。図３（ａ）において、２１
ａはセレクタ、２１ｂはバレルシフタ、２１ｃ及び２１
ｄは１６ビットのラッチ、２１ｅは４ビットの加算器、
２１ｆは４ビットのラッチである。FIG. 3A is a block diagram showing an example of the configuration of the fixed-length data filling circuit 21. As shown in FIG. Here, the maximum code length of the AC code and the length of the fixed length data are set to 1
It is assumed that the code length is 6 bits and the code length represented by 4 bits is input together with the AC code. In FIG. 3A, 21
a is a selector, 21b is a barrel shifter, 21c and 21
d is a 16-bit latch, 21e is a 4-bit adder,
21f is a 4-bit latch.
【００５２】ＡＣ符号は、セレクタ２１ａの出力データ
と共にバレルシフタ２１ｂに入力され、すでにラッチ２
１ｃ又は２１ｄに保持されているＡＣ符号と連結されて
出力される。バレルシフタ２１ｂから出力される３２ビ
ットのデータのうち、上位１６ビットはラッチ２１ｃに
一旦保持され、下位１６ビットはラッチ２１ｄに一旦保
持される。ラッチ２１ｃの保持データが全てＡＣ符号で
埋まると、固定長データとして固定ビット幅ローテート
回路２２に出力される。The AC code is input to the barrel shifter 21b together with the output data of the selector 21a, and is already
It is connected to the AC code held in 1c or 21d and output. Of the 32-bit data output from the barrel shifter 21b, the upper 16 bits are temporarily stored in the latch 21c, and the lower 16 bits are temporarily stored in the latch 21d. When all the data held in the latch 21c is filled with the AC code, the data is output to the fixed bit width rotation circuit 22 as fixed length data.
【００５３】また、ＡＣ符号の符号長は加算器２１ｅに
入力され、ラッチ２１ｆに一旦保持された前回の加算結
果に加算される。ラッチ２１ｆは、保持した加算結果を
バレルシフタ２１ｂにも出力する。また、加算器２１ｅ
から出力される桁上げ信号はセレクタ２１ａに入力さ
れ、セレクタ２１ａは、桁上げが生じるとラッチ２１ｄ
の保持データを選択出力する一方、桁上げが生じないと
きはラッチ２１ｃの保持データを選択出力する。The code length of the AC code is input to the adder 21e, and is added to the previous addition result once held in the latch 21f. The latch 21f also outputs the held addition result to the barrel shifter 21b. The adder 21e
Is output to the selector 21a, and the selector 21a operates the latch 21d when a carry occurs.
While the carry data is selectively output, when no carry occurs, the data held in the latch 21c is selectively output.
【００５４】図３（ｂ）は、図３（ａ）に示す固定長デ
ータへの詰め込み回路２１が、ＡＣ符号の固定長データ
を生成する動作を示す図である。ここでは、符号長がａ
1 、ａ2 、ａ3 、ａ4 及びａ5 であるＡＣ符号が順次入
力されるものとする。FIG. 3B is a diagram showing an operation in which the fixed-length data filling circuit 21 shown in FIG. 3A generates fixed-length data of an AC code. Here, the code length is a
1, a 2, a 3, a 4 and AC codes is a 5 is assumed to be sequentially inputted.
【００５５】まず、符号長ａ1 のＡＣ符号が入力される
と、ラッチ２１ｃの左詰めにＡＣ符号が保持される。こ
のとき、ラッチ２１ｆは加算器２１ｅから出力されるデ
ータａ1 を保持する。次に、符号長ａ2 のＡＣ符号が入
力されると、先のＡＣ符号と連結されてラッチ２１ｃに
保持される。このＡＣ符号が保持される位置は、ラッチ
２１ｆから出力されるデータａ1 によって決定される。
また、ラッチ２１ｆは新たにデータ（ａ1 ＋ａ2 ）を保
持する。このデータ（ａ1 ＋ａ2 ）は、次のＡＣ符号が
保持される位置になる。First, when an AC code having a code length a 1 is input, the AC code is held left-justified in the latch 21c. At this time, latch 21f holds data a 1 output from the adder 21e. Next, the AC code having the code length a 2 is input, is held is connected to the previous AC codes to the latch 21c. Position where the AC code is held is determined by the data a 1 outputted from the latch 21f.
The latch 21f newly holds the data (a 1 + a 2 ). This data (a 1 + a 2 ) is a position where the next AC code is held.
【００５６】次に、符号長ａ3 のＡＣ符号が入力される
と先のＡＣ符号と連結されるが、データ（ａ1 ＋ａ2 ＋
ａ3 ）が１６を越えるので、符号長ａ3 のＡＣ符号の一
部が連結されて、ＡＣ符号の固定長データとして出力さ
れる。符号長ａ3 のＡＣ符号の残部はラッチ２１ｄに保
持される。また、加算器２１ｅでは桁上げが生じるの
で、セレクタ２１ａは次回、ラッチ２１ｄの保持データ
を選択出力する。[0056] Next, is connected the AC code having the code length a 3 is input to the previous AC code, data (a 1 + a 2 +
Since a 3 ) exceeds 16, a part of the AC code having the code length a 3 is concatenated and output as fixed-length data of the AC code. The remainder of the AC codes of the code length a 3 is held in the latch 21d. Further, since a carry occurs in the adder 21e, the selector 21a selects and outputs the data held in the latch 21d next time.
【００５７】次に、符号長ａ4 のＡＣ符号が入力される
と、ラッチ２１ｄに保持されていた符号長ａ3 のＡＣ符
号の残部と連結されて、ラッチ２１ｃの左詰めに保持さ
れる。Next, the AC code having the code length a 4 is input, is connected with the rest of the AC code having the code length a3, which has been held in the latch 21d, is held in the left-justified latch 21c.
【００５８】固定ビット幅ローテート回路２２は、ＤＣ
符号を先頭にして、ＤＣ符号とＡＣ符号の固定長データ
とを隙間なく連結する。The fixed bit width rotation circuit 22 has a DC
With the code at the head, the DC code and the fixed-length data of the AC code are connected without gaps.
【００５９】ここで、ＤＣ符号を１２ビット、ＥＯＢコ
ードを４ビットとすると、固定ビット幅ローテート回路
２２のクロック毎の動作は次のような簡潔な式で表され
る。 ただし、DCは入力されるＤＣ符号、INは入力されるＡＣ
符号の固定長データ、OUT は出力される固定長データ、
TMP はＴＭＰレジスタが保持するデータを示している。
また、IN[15:12] は入力されるＡＣ符号の固定長データ
の上位４ビットを表し、IN[11:0]は入力されるＡＣ符号
の固定長データの下位１２ビットを表す。この動作は、
極めて簡単な回路によって実現可能である。Here, assuming that the DC code is 12 bits and the EOB code is 4 bits, the operation of the fixed bit width rotation circuit 22 for each clock is represented by the following simple expression. Here, DC is the input DC code, and IN is the input AC code.
Fixed-length data of code, OUT is fixed-length data to be output,
TMP indicates data held by the TMP register.
Also, IN [15:12] represents the upper 4 bits of the fixed length data of the input AC code, and IN [11: 0] represents the lower 12 bits of the fixed length data of the input AC code. This behavior is
It can be realized by a very simple circuit.
【００６０】図４（ａ）は、固定ビット幅ローテート回
路２２の構成の一例を示すブロック図である。図４
（ａ）において、２２ａはセレクタ、２２ｂはＤＣ符号
判定回路、２２ｃはＴＭＰレジスタ、２２ｄは出力レジ
スタである。FIG. 4A is a block diagram showing an example of the configuration of the fixed bit width rotate circuit 22. FIG.
In (a), 22a is a selector, 22b is a DC code determination circuit, 22c is a TMP register, and 22d is an output register.
【００６１】ＤＣ符号判定回路２２ｂは、ＤＣ符号が入
力されるタイミングで判定信号として“１”を出力し、
それ以外のときは“０”を出力する。セレクタ２２ａ
は、判定信号が“０”のときはＡＣ符号の固定長データ
の下位１２ビットを出力し、判定信号が“１”のときは
１２ビットのＤＣ符号を出力する。ＴＭＰレジスタ２２
ｃは１２ビットのレジスタであり、セレクタ２２ａから
出力された１２ビットデータを１クロックの間保持した
後、出力する。出力レジスタ２２ｄは、ＴＭＰレジスタ
２２ｃから出力された１２ビットデータと、入力された
ＡＣ符号の各固定長データの上位４ビットとを連結して
１つの１６ビット固定長データとして出力する。The DC code determination circuit 22b outputs "1" as a determination signal at the timing when the DC code is input.
Otherwise, "0" is output. Selector 22a
Outputs the lower 12 bits of the AC code fixed-length data when the determination signal is "0", and outputs a 12-bit DC code when the determination signal is "1". TMP register 22
c is a 12-bit register that holds the 12-bit data output from the selector 22a for one clock and then outputs it. The output register 22d connects the 12-bit data output from the TMP register 22c and the upper 4 bits of each fixed-length data of the input AC code, and outputs the result as one 16-bit fixed-length data.
【００６２】図４（ｂ）は、図４（ａ）に示す固定ビッ
ト幅ローテート回路２２が、固定長データを変換する動
作を示す図であり、ＡＣ符号の固定長データのワード数
が最大である場合を例示している。図４（ｂ）におい
て、小文字のｈはＡＣ符号の固定長データの上位４ビッ
トを表し、小文字のｔはＡＣ符号の固定長データの下位
１２ビットを表している。FIG. 4B is a diagram showing an operation in which the fixed bit width rotation circuit 22 shown in FIG. 4A converts fixed length data. The number of words of the fixed length data of the AC code is maximum. An example is shown. In FIG. 4B, a small letter h represents the upper 4 bits of the fixed-length data of the AC code, and a small letter t represents the lower 12 bits of the fixed-length data of the AC code.
【００６３】まず、出力データの第１ワードには、上位
１２ビットにＤＣ符号が入り、下位４ビットに第１のＡ
Ｃ符号の固定長データの上位４ビットが入る。出力デー
タの第２ワードには、上位１２ビットに第１のＡＣ符号
の固定長データの下位１２ビットが入り、下位４ビット
に第２のＡＣ符号の固定長データの上位４ビットが入
る。同様に、ｎ＝３〜６３のとき、出力データの第ｎワ
ードには、上位１２ビットに第（ｎ−１）のＡＣ符号の
固定長データの下位１２ビットが入り、下位４ビットに
第ｎのＡＣ符号の固定長データの上位４ビットが入る。First, the first word of the output data contains a DC code in the upper 12 bits and the first A in the lower 4 bits.
The upper 4 bits of the fixed length data of the C code are entered. In the second word of the output data, the upper 12 bits contain the lower 12 bits of the fixed length data of the first AC code, and the lower 4 bits contain the upper 4 bits of the fixed length data of the second AC code. Similarly, when n = 3 to 63, in the n-th word of the output data, the lower 12 bits of the fixed-length data of the (n-1) -th AC code are inserted into the upper 12 bits, and the lower 4 bits are the n-th word. The upper 4 bits of the fixed-length data of the AC code are entered.
【００６４】出力データの第６４ワードには、上位１２
ビットに第６３のＡＣ符号の固定長データの下位１２ビ
ットが入り、下位４ビットにＥＯＢコードが入る。すな
わち、図４（ａ）のように構成された固定ビット幅ロー
テート回路２２によって、ＡＣ符号の固定長データをＭ
ＳＢ側に一律に４ビットローテートし、第１ワード目の
ＭＳＢからの未使用部分１２ビットにＤＣ符号を入れる
という動作が実現できる。In the 64th word of the output data, the upper 12
The lower 12 bits of the fixed-length data of the 63rd AC code enter the bits, and the EOB code enters the lower 4 bits. That is, the fixed length data of the AC code is converted into M by the fixed bit width rotation circuit 22 configured as shown in FIG.
An operation of uniformly rotating 4 bits on the SB side and inserting a DC code in unused 12 bits from the MSB of the first word can be realized.
【００６５】データ書き込み回路２３は、固定ビット幅
ローテート回路２２が出力する固定長データをメモリ２
４に格納する。これは、最小１ワードから最大６４ワー
ドの固定長データをメモリに書き込むだけの動作なの
で、パイプライン処理により簡単に実現できる。The data write circuit 23 stores the fixed length data output from the fixed bit width rotate circuit 22 in the memory 2.
4 is stored. This is an operation of merely writing fixed-length data of a minimum of 1 word to a maximum of 64 words to the memory, and thus can be easily realized by pipeline processing.
【００６６】したがって、本発明の実施形態に係るディ
ジタル符号化装置によると、ＶＬＣ回路１０のみならず
固定長データ生成回路２０においても、全ての処理をパ
イプライン処理により行うことができる。Therefore, according to the digital encoding device according to the embodiment of the present invention, not only the VLC circuit 10 but also the fixed-length data generation circuit 20 can perform all processes by pipeline processing.
【００６７】図５は、本発明の実施形態に係るディジタ
ル符号化装置により生成される固定長データの内容を表
す図である。ここでは、固定長データの個数が最大とな
る場合、すなわち、ＡＣ符号が６３個であり、しかもそ
の符号長が全て最大である場合を例示している。従来例
の図９と比較すると、ＤＣ符号の符号長とＥＯＢコード
の符号長との和が固定長データの長さ以下であり、しか
もＡＣ符号をある固定ビットだけローテートしてＤＣ符
号に連結したことにより、１つのＤＣＴ変換から生成さ
れる固定長データの最大ワード数が６５から６４になっ
ている。この格納方法により、固定長データの格納領域
を縮小することができる。また、ＤＣ符号を付加するこ
とによるクロック数の増加はなく、従来と同様に６４ク
ロックでデータを連続的にパイプライン処理することが
できる。FIG. 5 is a diagram showing the contents of fixed-length data generated by the digital encoding device according to the embodiment of the present invention. Here, the case where the number of fixed-length data is maximum, that is, the case where the number of AC codes is 63 and all the code lengths are maximum is illustrated. Compared with FIG. 9 of the conventional example, the sum of the code length of the DC code and the code length of the EOB code is equal to or less than the length of the fixed-length data, and the AC code is rotated by a fixed bit and connected to the DC code. Thus, the maximum number of words of fixed-length data generated from one DCT transform is 65 to 64. With this storage method, the storage area for fixed-length data can be reduced. Further, the number of clocks does not increase due to the addition of the DC code, and the data can be continuously pipeline-processed with 64 clocks as in the related art.
【００６８】図６は、本発明の実施形態に係るディジタ
ル符号化装置の動作タイミング図である。図８の従来の
回路における動作タイミング図と比較すると、ブランキ
ング期間内に実行される、ＤＣ符号を処理するための非
パイプライン処理がなくなっているのがわかる。FIG. 6 is an operation timing chart of the digital encoding apparatus according to the embodiment of the present invention. Comparing with the operation timing chart of the conventional circuit of FIG. 8, it can be seen that the non-pipeline processing for processing the DC code, which is performed during the blanking period, is eliminated.
【００６９】以上説明したように、本発明の実施形態に
係るディジタル符号化装置によると、ＤＣ符号の処理回
路を不要にすると共に、パイプライン処理期間外のＤＣ
符号の処理も不要にすることができる。したがって、従
来のＡＣ符号の処理とＤＣ符号の処理とを分離して行う
方式と比べて、大幅な回路削減と処理クロック数減少に
よる消費電力低下の効果が得られる。As described above, according to the digital encoding apparatus according to the embodiment of the present invention, the DC code processing circuit is not required, and the DC code outside the pipeline processing period is eliminated.
Code processing can also be dispensed with. Therefore, as compared with the conventional system in which the processing of the AC code and the processing of the DC code are performed separately, the effects of significant circuit reduction and reduction in power consumption due to reduction in the number of processing clocks can be obtained.
【００７０】なお、ＤＣ符号の部分に、ＤＣ符号に加え
て動き検出等の画像処理のための情報が付加されていて
も構わない。実際、ＤＶＣ（Digital Video Cassette）
におけるデータフォーマットでは、ＤＣ符号は９ビッ
ト、画像データの付属情報として動き検出に１ビット、
クラス情報として２ビット利用されており、計１２ビッ
トとなっている。ＥＯＢコードは４ビットであるので、
本発明が適用できる。Note that information for image processing such as motion detection may be added to the DC code in addition to the DC code. Actually, DVC (Digital Video Cassette)
In the data format of, the DC code is 9 bits, 1 bit for motion detection as additional information of the image data,
Two bits are used as class information, for a total of 12 bits. Since the EOB code is 4 bits,
The present invention is applicable.
【００７１】本発明の実施形態に係るディジタル符号化
装置による回路削減と消費電力低下の効果を、具体的に
説明する。The effects of circuit reduction and power consumption reduction by the digital encoding device according to the embodiment of the present invention will be specifically described.
【００７２】図７に示した従来の回路と図２に示した本
発明の回路とを比較すると、本発明の回路では、従来の
回路において必要であったデータ保持回路２７、第２の
メモリ２８及び第２のデータ書き込み回路２９が不要と
なり、あらたに固定ビット幅ローテート回路２２が必要
になる。When comparing the conventional circuit shown in FIG. 7 with the circuit of the present invention shown in FIG. 2, the circuit of the present invention shows that the data holding circuit 27 and the second memory 28 which are necessary in the conventional circuit. In addition, the second data write circuit 29 becomes unnecessary, and the fixed bit width rotate circuit 22 is newly required.
【００７３】固定ビット幅ローテート回路２２は、図４
（ａ）に示したように、極めて小規模な回路である。一
方、データ保持回路２７は、メモリの書き込みと読み出
し制御を行い、第２のデータ書き込み回路２９はメモリ
の書き込み制御を行うため、いずれも固定ビット幅ロー
テート回路２２と比較して回路規模は大きい。また、１
５個のＤＣＴ計数を連続処理した後にブランキング期間
においてＤＣ符号を処理する場合、第２のメモリ２８は
１２×１５ビット以上の容量が必要になる。連続処理す
るＤＣＴ係数の個数をｎとすると、第２のメモリ２８は
１２×ｎビット以上の容量が必要になる。したがって、
回路規模は大きく削減されることになる。The fixed-bit-width rotate circuit 22 is configured as shown in FIG.
As shown in (a), the circuit is extremely small. On the other hand, the data holding circuit 27 controls the writing and reading of the memory, and the second data writing circuit 29 controls the writing of the memory. Also, 1
When the DC code is processed in the blanking period after the continuous processing of the five DCT counts, the second memory 28 needs a capacity of 12 × 15 bits or more. Assuming that the number of DCT coefficients to be continuously processed is n, the second memory 28 needs a capacity of 12 × n bits or more. Therefore,
The circuit scale will be greatly reduced.
【００７４】また、従来のディジタル符号化装置におい
ては、ＤＣ符号を処理するために、パイプライン処理と
は別にクロックが必要であったのに対して、本実施形態
においては全く不要となる。したがって、回路削減効果
と処理クロック数の削減の相乗効果により、一層の低消
費電力化が可能になる。Further, in the conventional digital encoding apparatus, a clock is required separately from the pipeline processing in order to process the DC code, but in the present embodiment, it is not necessary at all. Therefore, the power consumption can be further reduced by the synergistic effect of the circuit reduction effect and the reduction of the number of processing clocks.
【００７５】さらに、本発明の実施形態に係るディジタ
ル符号化装置によると、ブランキング期間は必ずしも必
須ではなくなる。したがって、ビデオメモリ等の記憶媒
体への画像データの記録又はインターネット等による画
像データの送信等、ブランキング期間の存在しない画像
処理に用いる場合には連続的な処理が可能になるため、
従来よりも高速な処理が実現できる。また、ブランキン
グ期間のあるモニター等に対しては、ブランキング期間
を他の処理に利用することができる。Further, according to the digital encoding device according to the embodiment of the present invention, the blanking period is not always essential. Therefore, when used for image processing without a blanking period, such as recording of image data on a storage medium such as a video memory or transmission of image data via the Internet or the like, continuous processing becomes possible.
Processing faster than before can be realized. For a monitor or the like having a blanking period, the blanking period can be used for other processing.
【００７６】[0076]
【発明の効果】以上説明したように、本発明に係るディ
ジタル符号化装置によると、ＤＣ符号処理及びＡＣ符号
処理を共通のハードウェアによって実行するので、ＤＣ
符号処理のための非パイプライン処理部が不要となり、
回路が大幅に削減できる。また、非パイプライン処理部
が不要となると共に非パイプライン処理のためのクロッ
クが不要となるので、消費電力を大幅に低下させること
ができる。As described above, according to the digital encoding apparatus of the present invention, the DC code processing and the AC code processing are executed by the common hardware.
A non-pipeline processing unit for code processing becomes unnecessary,
The circuit can be greatly reduced. Further, since a non-pipeline processing unit is not required and a clock for non-pipeline processing is not required, power consumption can be significantly reduced.
【００７７】また、クロック数を増やす必要がないの
で、前後の装置構成と整合性のとれたパイプライン処理
を行うことができる。さらに、ブランキング期間内に処
理を実行する必要がなくなるので、適用する画像処理装
置がブランキング期間を有するか否かに関わらず、高速
処理が実現できる。Further, since it is not necessary to increase the number of clocks, it is possible to perform pipeline processing consistent with the configuration of the preceding and following devices. Further, since it is not necessary to execute the processing within the blanking period, high-speed processing can be realized regardless of whether the applied image processing apparatus has a blanking period.
【図１】本発明の実施形態に係るディジタル符号化装置
のブロック図である。FIG. 1 is a block diagram of a digital encoding device according to an embodiment of the present invention.
【図２】本発明の実施形態に係るディジタル符号化装置
におけるＶＬＣ回路及び固定長データ生成回路の内部構
成を示すブロック図である。FIG. 2 is a block diagram illustrating an internal configuration of a VLC circuit and a fixed-length data generation circuit in the digital encoding device according to the embodiment of the present invention.
【図３】（ａ）は、本発明の実施形態に係るディジタル
符号化装置における固定長データへの詰め込み回路の構
成の一例を示すブロック図、（ｂ）は、固定長データへ
の詰め込み回路がＡＣ符号の固定長データを生成する動
作を示す図である。FIG. 3A is a block diagram illustrating an example of a configuration of a circuit for filling fixed-length data in a digital encoding device according to an embodiment of the present invention. FIG. FIG. 3 is a diagram illustrating an operation of generating fixed-length data of an AC code.
【図４】（ａ）は、本発明の実施形態に係るディジタル
符号化装置における固定ビット幅ローテート回路の構成
の一例を示すブロック図、（ｂ）は、固定ビット幅ロー
テート回路が固定長データを変換する動作を示す図であ
る。FIG. 4A is a block diagram illustrating an example of a configuration of a fixed bit width rotation circuit in the digital encoding device according to the embodiment of the present invention, and FIG. It is a figure which shows the operation | movement which converts.
【図５】本発明の実施形態に係るディジタル符号化装置
により生成される固定長データの内容を表す図である。FIG. 5 is a diagram illustrating the content of fixed-length data generated by the digital encoding device according to the embodiment of the present invention.
【図６】本発明の実施形態に係るディジタル符号化装置
の動作タイミング図である。FIG. 6 is an operation timing chart of the digital encoding device according to the embodiment of the present invention.
【図７】従来のディジタル符号化装置におけるＶＬＣ回
路及び固定長データ生成回路の内部構成を示すブロック
図である。FIG. 7 is a block diagram showing an internal configuration of a VLC circuit and a fixed-length data generation circuit in a conventional digital encoding device.
【図８】従来のディジタル符号化装置の動作タイミング
図である。FIG. 8 is an operation timing chart of a conventional digital encoding device.
【図９】従来のディジタル符号化装置により生成される
固定長データの内容を表す図である。FIG. 9 is a diagram showing the contents of fixed-length data generated by a conventional digital encoding device.
【図１０】従来のディジタル符号化装置により生成され
る固定長データの内容を表す図であり、（ａ）はＤＣＴ
係数を示す図、（ｂ）は（ａ）のＤＣＴ係数から生成さ
れる固定長データの内容を表す図である。FIG. 10 is a diagram showing the contents of fixed-length data generated by a conventional digital encoding device, where (a) is a DCT.
FIG. 4B is a diagram illustrating coefficients, and FIG. 4B is a diagram illustrating the contents of fixed-length data generated from the DCT coefficients of FIG.
【図１１】本発明及び従来例におけるＤＣＴ係数の説明
図である。FIG. 11 is an explanatory diagram of DCT coefficients according to the present invention and a conventional example.
１ 離散コサイン変換回路（ＤＣＴ回路） ２ 量子化回路 １０ 可変長符号化回路（ＶＬＣ回路） １１ 判定回路 １２ ＡＣ符号化回路 １３ ＤＣ符号化回路 ２０ 固定長データ生成回路 ２１ 固定長データへの詰め込み回路 ２２ 固定長ビット幅ローテート回路 ２３ データ書き込み回路 ２４ メモリ（ＲＡＭ） ２５ 第１のデータ書き込み回路 ２６ 第１のメモリ（ＲＡＭ１） ２７ データ保持回路 ２８ 第２のメモリ（ＲＡＭ２） ２９ 第２のデータ書き込み回路 DESCRIPTION OF SYMBOLS 1 Discrete cosine transform circuit (DCT circuit) 2 Quantization circuit 10 Variable length coding circuit (VLC circuit) 11 Judgment circuit 12 AC coding circuit 13 DC coding circuit 20 Fixed length data generation circuit 21 Circuit for filling in fixed length data Reference Signs List 22 fixed-length bit width rotate circuit 23 data write circuit 24 memory (RAM) 25 first data write circuit 26 first memory (RAM1) 27 data hold circuit 28 second memory (RAM2) 29 second data write circuit
Claims (3)
変換結果を基にしてＤＣ係数及びＡＣ係数を生成して出
力する変換回路と、 前記変換回路から出力されたＤＣ係数及びＡＣ係数を、
ＤＣ符号及びＡＣ符号に各々符号化する可変長符号化回
路と、 前記可変長符号化回路から出力されたＤＣ符号及びＡＣ
符号を基にして、複数の固定長データを生成する固定長
データ生成回路とを備え、 前記固定長データ生成回路は、 前記ＤＣ符号と前記ＡＣ符号の先頭部とから先頭の固定
長データを生成すると共に、先頭以外の固定長データを
前記ＡＣ符号の残部から順次生成するものであり、か
つ、 前記固定長データのビット数をｎ、前記ＤＣ符号のビッ
ト数をｍとすると、 前記ＡＣ符号を入力とし、入力されるＡＣ符号を順次連
結し、連結した結果をｎビット毎に区切ってＡＣ符号の
固定長データとして出力する固定長データへの詰め込み
回路と、 前記固定長データへの詰め込み回路から出力されたＡＣ
符号の固定長データ及び前記ＤＣ符号を入力とし、前記
ＤＣ符号と先頭のＡＣ符号の固定長データの上位（ｎ−
ｍ）ビットとを連結することによって先頭の固定長デー
タを生成すると共に、一のＡＣ符号の固定長データの下
位ｍビットと次のＡＣ符号の固定長データの上位（ｎ−
ｍ）ビットとを連結することによって先頭以外の固定長
データを順次生成する固定ビット幅ローテート回路とを
備えたものである ことを特徴とするディジタル符号化装
置。1. Discrete cosine transform of input data,
A conversion circuit that generates and outputs a DC coefficient and an AC coefficient based on the conversion result; and a DC coefficient and an AC coefficient output from the conversion circuit.
A variable-length encoding circuit for encoding a DC code and an AC code, respectively, and a DC code and AC output from the variable-length encoding circuit.
A fixed-length data generation circuit that generates a plurality of fixed-length data based on a code, wherein the fixed-length data generation circuit generates a first fixed-length data from the DC code and a head of the AC code. And the fixed-length data other than the head is sequentially generated from the rest of the AC code .
The number of bits of the fixed-length data is n, and the number of bits of the DC code is
When the number of codes is m, the AC code is input and the input AC code is sequentially connected.
The result of the concatenation is divided into n bits and the AC code
Filling into fixed length data output as fixed length data
Circuit, and the AC output from the fixed-length data stuffing circuit.
The fixed length data of the code and the DC code are input and the
The higher order (n-n) of the fixed length data of the DC code and the leading AC code
m) leading fixed-length data by concatenating bits
Data under the fixed length data of one AC code
M bits and the upper (n-
m) Fixed length other than the head by concatenating bits
A fixed bit width rotate circuit that generates data sequentially
Digital coding device, characterized in that those with.
を示すＥＯＢコードの符号長との和が固定長データの長
さ以下であることを特徴とする請求項１に記載のディジ
タル符号化装置。2. The digital encoding method according to claim 1, wherein the sum of the code length of the DC code and the code length of the EOB code indicating the final position of the AC code is equal to or less than the length of the fixed-length data. apparatus.
係数及びＡＣ係数を生成する量子化回路を有しているこ
とを特徴とする請求項１に記載のディジタル符号化装
置。3. The transform circuit quantizes the result of the discrete cosine transform to obtain a DC
2. The digital encoding apparatus according to claim 1, further comprising a quantization circuit that generates a coefficient and an AC coefficient.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33645495A JP2905133B2 (en) | 1995-01-09 | 1995-12-25 | Digital encoding device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-999 | 1995-01-09 | ||
| JP99995 | 1995-01-09 | ||
| JP33645495A JP2905133B2 (en) | 1995-01-09 | 1995-12-25 | Digital encoding device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08251590A JPH08251590A (en) | 1996-09-27 |
| JP2905133B2 true JP2905133B2 (en) | 1999-06-14 |
Family
ID=26334149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33645495A Expired - Fee Related JP2905133B2 (en) | 1995-01-09 | 1995-12-25 | Digital encoding device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2905133B2 (en) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110112168A (en) * | 2010-04-05 | 2011-10-12 | 삼성전자주식회사 | Method and apparatus for video encoding based on internal bitdepth increment, method and apparatus for video decoding based on internal bitdepth increment |
| US9369736B2 (en) | 2010-04-05 | 2016-06-14 | Samsung Electronics Co., Ltd. | Low complexity entropy-encoding/decoding method and apparatus |
| WO2011126282A2 (en) | 2010-04-05 | 2011-10-13 | Samsung Electronics Co., Ltd. | Method and apparatus for encoding video by using transformation index, and method and apparatus for decoding video by using transformation index |
| WO2011126283A2 (en) | 2010-04-05 | 2011-10-13 | Samsung Electronics Co., Ltd. | Method and apparatus for encoding video based on internal bit depth increment, and method and apparatus for decoding video based on internal bit depth increment |
| JP6142833B2 (en) | 2014-03-31 | 2017-06-07 | ブラザー工業株式会社 | Electronics |
| JP5855777B2 (en) * | 2015-01-28 | 2016-02-09 | 株式会社情報システム総合研究所 | Data compression apparatus, data decoding apparatus, data compression method, data decoding method, and data compression and decoding system |
-
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH08251590A (en) | 1996-09-27 |
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