JP2904156B2 - オーミック電極の製造方法 - Google Patents
オーミック電極の製造方法Info
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Description
【0001】
【発明の属する技術分野】本発明は、III−V族化合
物半導体に対するオーミック電極の形成方法に関する。
物半導体に対するオーミック電極の形成方法に関する。
【0002】
【従来の技術】GaAsなどのIII−V族化合物半導
体を用いた金属・半導体電界効果トランジスタ(MES
FET)、ヘテロ接合電界効果トランジスタ(HJFE
T)、ヘテロ接合バイポーラトランジスタ(HBT)な
どのデバイスにおいて、その特性を向上させるために
は、オーミック電極における接触抵抗低減が非常に重要
である。また、長期動作信頼性を向上させるため、およ
び製造工程においてオーミック電極形成後に行われる配
線工程などのプロセスウィンドウを広げるためには、オ
ーミック電極の熱安定性向上が重要である。
体を用いた金属・半導体電界効果トランジスタ(MES
FET)、ヘテロ接合電界効果トランジスタ(HJFE
T)、ヘテロ接合バイポーラトランジスタ(HBT)な
どのデバイスにおいて、その特性を向上させるために
は、オーミック電極における接触抵抗低減が非常に重要
である。また、長期動作信頼性を向上させるため、およ
び製造工程においてオーミック電極形成後に行われる配
線工程などのプロセスウィンドウを広げるためには、オ
ーミック電極の熱安定性向上が重要である。
【0003】N型GaAsへの高耐熱性オーミック電極
の製造方法が、例えば公開特許公報特開平6−2678
87に提案されている。この方法では、まず図7(a)
に示すように、N型GaAs層2上にNi薄膜4、In
薄膜5、Ge薄膜6を堆積する。次に熱処理を行うこと
により、図7(b)に示すように、N型GaAs基板2
上にN+型GaAs再成長層7およびN+型InGaAs
再成長層8が形成され、その上にNiGe合金層9が形
成されてオーミック電極が形成される。
の製造方法が、例えば公開特許公報特開平6−2678
87に提案されている。この方法では、まず図7(a)
に示すように、N型GaAs層2上にNi薄膜4、In
薄膜5、Ge薄膜6を堆積する。次に熱処理を行うこと
により、図7(b)に示すように、N型GaAs基板2
上にN+型GaAs再成長層7およびN+型InGaAs
再成長層8が形成され、その上にNiGe合金層9が形
成されてオーミック電極が形成される。
【0004】この方法において、N+型InGaAs再
成長層8により、N型GaAs基板2とNiGe合金層
9との間のエネルギー障壁が低下し、低接触抵抗が得ら
れる。さらにNiGe合金が800℃以上の高い融点を
有するため、良好な耐熱性が得られる。例えば、400
℃で1時間熱処理を行っても接触抵抗の変化はほとんど
見られない。
成長層8により、N型GaAs基板2とNiGe合金層
9との間のエネルギー障壁が低下し、低接触抵抗が得ら
れる。さらにNiGe合金が800℃以上の高い融点を
有するため、良好な耐熱性が得られる。例えば、400
℃で1時間熱処理を行っても接触抵抗の変化はほとんど
見られない。
【0005】また、N型GaAsへの低接触抵抗かつ高
耐熱性オーミック電極がM.Woodallによって
U.S.Patent 4801984に提案されてい
る。この方法では、図8のように、N型GaAs層2上
に、N型InGaAsのInAs混晶比を表面に向かっ
て徐々に大きくしたN型InGaAs傾斜組成層26お
よびInAs混晶比の大きいN型InGaAs(例えば
N型InAs)層27を形成し、その上に電極金属28
を形成している。N型InGaAs傾斜組成層26によ
りN型GaAs層2からN型InAs層27まで伝導帯
のエネルギーバンドが滑らかにつながる。またN型In
As層27と電極金属28との間のショットキー障壁高
さは、電極金属の種類によらずほとんどゼロである。こ
うして、エネルギー障壁がほとんど存在しない理想的な
オーミック電極が得られる。さらに、電極金属にWSi
のような高融点金属を用いることにより、接触抵抗を増
大させることなく、耐熱性を向上させている。
耐熱性オーミック電極がM.Woodallによって
U.S.Patent 4801984に提案されてい
る。この方法では、図8のように、N型GaAs層2上
に、N型InGaAsのInAs混晶比を表面に向かっ
て徐々に大きくしたN型InGaAs傾斜組成層26お
よびInAs混晶比の大きいN型InGaAs(例えば
N型InAs)層27を形成し、その上に電極金属28
を形成している。N型InGaAs傾斜組成層26によ
りN型GaAs層2からN型InAs層27まで伝導帯
のエネルギーバンドが滑らかにつながる。またN型In
As層27と電極金属28との間のショットキー障壁高
さは、電極金属の種類によらずほとんどゼロである。こ
うして、エネルギー障壁がほとんど存在しない理想的な
オーミック電極が得られる。さらに、電極金属にWSi
のような高融点金属を用いることにより、接触抵抗を増
大させることなく、耐熱性を向上させている。
【0006】
【発明が解決しようとする課題】しかし、特開平6−2
67887に示されたオーミック電極の製造方法では、
再成長によって形成されるN+型InGaAs層が薄
く、かつ均一に形成されにくいため、接触抵抗が大きく
なりやすく、また、接触抵抗の基板面内均一性やロット
間均一性が低下する問題点がある。これは、金属薄膜、
特にInの酸化やGaAs表面の酸化により金属の拡散
が妨げられ、再成長が十分に起こらないためと本発明者
は考えている。
67887に示されたオーミック電極の製造方法では、
再成長によって形成されるN+型InGaAs層が薄
く、かつ均一に形成されにくいため、接触抵抗が大きく
なりやすく、また、接触抵抗の基板面内均一性やロット
間均一性が低下する問題点がある。これは、金属薄膜、
特にInの酸化やGaAs表面の酸化により金属の拡散
が妨げられ、再成長が十分に起こらないためと本発明者
は考えている。
【0007】また、形成されるN+型InGaAs再成
長層は、エネルギー障壁を小さくするため、GaAs基
板側から表面側へ徐々にInAs混晶比が増加するよう
な傾斜組成構造が望ましいが、この従来の製造方法では
傾斜組成構造は形成されず、N+型InGaAs再成長
層とGaAs基板あるいは金属との間に大きなエネルギ
ー障壁が生じるため、接触抵抗の低減に限界がある。
長層は、エネルギー障壁を小さくするため、GaAs基
板側から表面側へ徐々にInAs混晶比が増加するよう
な傾斜組成構造が望ましいが、この従来の製造方法では
傾斜組成構造は形成されず、N+型InGaAs再成長
層とGaAs基板あるいは金属との間に大きなエネルギ
ー障壁が生じるため、接触抵抗の低減に限界がある。
【0008】また、Woodallによるオーミック電
極の製造方法では、InAs混晶比の大きいInGaA
s層を成長すると、GaAs基板との格子定数差が大き
いため表面荒れが生じ、リソグラフィー工程が困難にな
るという問題点がある。また、InAs混晶比の大きい
InGaAs層はドライエッチングが困難であり、ゲー
ト電極形成部分などの不要なInGaAs傾斜組成層を
除去することができないという問題もある。これらの問
題はInGaAs傾斜組成層のInAs混晶比を低くす
ることにより解決されるが、その場合には接触抵抗が大
きくなる。
極の製造方法では、InAs混晶比の大きいInGaA
s層を成長すると、GaAs基板との格子定数差が大き
いため表面荒れが生じ、リソグラフィー工程が困難にな
るという問題点がある。また、InAs混晶比の大きい
InGaAs層はドライエッチングが困難であり、ゲー
ト電極形成部分などの不要なInGaAs傾斜組成層を
除去することができないという問題もある。これらの問
題はInGaAs傾斜組成層のInAs混晶比を低くす
ることにより解決されるが、その場合には接触抵抗が大
きくなる。
【0009】本発明は、これらの問題点に鑑みてなされ
たものであり、低接触抵抗かつ高耐熱性を有するオーミ
ック電極を、基板面内の均一性およびロット間の均一性
良く製造する方法を提供することを目的とする。
たものであり、低接触抵抗かつ高耐熱性を有するオーミ
ック電極を、基板面内の均一性およびロット間の均一性
良く製造する方法を提供することを目的とする。
【0010】また、本発明は、従来のInAs混晶比の
高いInGaAs層を用いたときの問題点を解決し、表
面荒れの問題を生ずることなく低接触抵抗かつ高耐熱性
であるオーミック電極の製造方法を提供することを目的
とする。
高いInGaAs層を用いたときの問題点を解決し、表
面荒れの問題を生ずることなく低接触抵抗かつ高耐熱性
であるオーミック電極の製造方法を提供することを目的
とする。
【0011】
【0012】
【課題を解決するための手段】本出願の第1の発明は、
III−V族化合物半導体基板に対してN型不純物とな
る第1の元素からなる薄膜、およびIII−V族化合物
半導体と金属との間のエネルギー障壁の高さを低下させ
る第2の元素と前記第1の元素との反応により高融点合
金を形成する第3の元素からなる薄膜を、前記III−
V族化合物半導体基板上に、第2の元素と第3の元素か
らなる薄膜を積層し、次に第1の元素からなる薄膜を積
層する工程と、これらの薄膜が形成されたIII−V族
化合物半導体基板を還元性ガス雰囲気中で熱処理する工
程とを有することを特徴とするオーミック電極の製造方
法に関する。ここで、第2の元素と第3の元素からなる
薄膜は、薄膜中において、第2の元素と第3の元素は連
続的に混合されていても良く、また、例えば第3の元素
/第2の元素/第3の元素/第2の元素/第3の元素と
いうように薄膜の積層構造であっても良い。
III−V族化合物半導体基板に対してN型不純物とな
る第1の元素からなる薄膜、およびIII−V族化合物
半導体と金属との間のエネルギー障壁の高さを低下させ
る第2の元素と前記第1の元素との反応により高融点合
金を形成する第3の元素からなる薄膜を、前記III−
V族化合物半導体基板上に、第2の元素と第3の元素か
らなる薄膜を積層し、次に第1の元素からなる薄膜を積
層する工程と、これらの薄膜が形成されたIII−V族
化合物半導体基板を還元性ガス雰囲気中で熱処理する工
程とを有することを特徴とするオーミック電極の製造方
法に関する。ここで、第2の元素と第3の元素からなる
薄膜は、薄膜中において、第2の元素と第3の元素は連
続的に混合されていても良く、また、例えば第3の元素
/第2の元素/第3の元素/第2の元素/第3の元素と
いうように薄膜の積層構造であっても良い。
【0013】本出願の第2の発明は、III−V族化合
物半導体基板上に、III−V族化合物半導体と金属と
の間のエネルギー障壁の高さを低下させる第2の元素を
含む半導体層を形成する工程と、この半導体層上に、I
II−V族化合物半導体基板に対してN型不純物となる
第1の元素からなる薄膜と前記第1の元素との反応によ
り高融点合金を形成する第3の元素からなる薄膜とを第
3の元素からなる薄膜から順に積層する工程と、この半
導体層および薄膜が形成されたIII−V族化合物半導
体基板を還元性ガス雰囲気中で熱処理する工程とを有す
ることを特徴とするオーミック電極の製造方法に関す
る。
物半導体基板上に、III−V族化合物半導体と金属と
の間のエネルギー障壁の高さを低下させる第2の元素を
含む半導体層を形成する工程と、この半導体層上に、I
II−V族化合物半導体基板に対してN型不純物となる
第1の元素からなる薄膜と前記第1の元素との反応によ
り高融点合金を形成する第3の元素からなる薄膜とを第
3の元素からなる薄膜から順に積層する工程と、この半
導体層および薄膜が形成されたIII−V族化合物半導
体基板を還元性ガス雰囲気中で熱処理する工程とを有す
ることを特徴とするオーミック電極の製造方法に関す
る。
【0014】この方法では、前記第2の元素を含む前記
の半導体層を、オーミック電極形成領域に選択的に形成
することが好ましい。
の半導体層を、オーミック電極形成領域に選択的に形成
することが好ましい。
【0015】本発明において、III−V族化合物半導
体基板としては、例えばGaAs、AlGaAs、In
GaAs等の基板を挙げることができる。これらの基板
は、必要に応じてドナー不純物を含んでいても良く、ま
た、表面にエピタキシャル層等が形成されていてもよ
い。
体基板としては、例えばGaAs、AlGaAs、In
GaAs等の基板を挙げることができる。これらの基板
は、必要に応じてドナー不純物を含んでいても良く、ま
た、表面にエピタキシャル層等が形成されていてもよ
い。
【0016】III−V族化合物半導体に対してN型不
純物となる第1の元素は、通常III−V族化合物半導
体に対してN型不純物となる元素の中から、熱処理によ
り容易にN型不純物となるものを選択して使用すること
が好ましい。例えばGe、Si、Sn、S、Se、Te
等であり、特にGe、Siが蒸着により容易に成膜で
き、かつ比較的低い温度の熱処理によりN型不純物にな
るので好ましい。
純物となる第1の元素は、通常III−V族化合物半導
体に対してN型不純物となる元素の中から、熱処理によ
り容易にN型不純物となるものを選択して使用すること
が好ましい。例えばGe、Si、Sn、S、Se、Te
等であり、特にGe、Siが蒸着により容易に成膜で
き、かつ比較的低い温度の熱処理によりN型不純物にな
るので好ましい。
【0017】III−V族化合物半導体と金属との間の
エネルギー障壁の高さを低下させる第2の元素として
は、基板を構成するIII−V族化合物半導体と混晶を
形成するものが好ましく、例えばIn、Sb等を挙げる
ことができるが、特にInGaAsの形成によりエネル
ギー障壁の高さをほとんどゼロ近くにすることが可能に
なるのでInが好ましい。
エネルギー障壁の高さを低下させる第2の元素として
は、基板を構成するIII−V族化合物半導体と混晶を
形成するものが好ましく、例えばIn、Sb等を挙げる
ことができるが、特にInGaAsの形成によりエネル
ギー障壁の高さをほとんどゼロ近くにすることが可能に
なるのでInが好ましい。
【0018】また、第1の元素との反応により高融点合
金を形成する第3の元素としては、Ni、Pd、Co、
Pt等を挙げることができ、特にIII−V族化合物半
導体との反応性が大きいNiおよびPdが好ましい。
金を形成する第3の元素としては、Ni、Pd、Co、
Pt等を挙げることができ、特にIII−V族化合物半
導体との反応性が大きいNiおよびPdが好ましい。
【0019】還元性ガスとしては、H2、HI、CO、
SO2、N2H4、NH3、SiH4、Si2H6、PH3、H
2S、AsH3、H2Se等を挙げることができ、特に本
発明で用いる化合物半導体基板等に対して悪影響がな
く、扱いが容易なH2が好ましい。また、水素ガス等は
必要に応じて不活性ガスで希釈して用いても良い。
SO2、N2H4、NH3、SiH4、Si2H6、PH3、H
2S、AsH3、H2Se等を挙げることができ、特に本
発明で用いる化合物半導体基板等に対して悪影響がな
く、扱いが容易なH2が好ましい。また、水素ガス等は
必要に応じて不活性ガスで希釈して用いても良い。
【0020】また、第2の発明における第2の元素を含
む半導体層としては、第2の元素を1成分とする混晶化
合物半導体層が好ましく、例えばGaAs基板等のGa
Asを含む基板に対しては、Inを第2の元素とするI
nGaAs層を挙げることができる。また、この半導体
層の中で厚さ方向にInの割合を変えた傾斜組成層とし
ても良い。
む半導体層としては、第2の元素を1成分とする混晶化
合物半導体層が好ましく、例えばGaAs基板等のGa
Asを含む基板に対しては、Inを第2の元素とするI
nGaAs層を挙げることができる。また、この半導体
層の中で厚さ方向にInの割合を変えた傾斜組成層とし
ても良い。
【0021】第2の発明において、III−V族半導体
基板上に第2の元素を含む半導体層を形成した後、その
上に第3の元素からなる薄膜を形成し、さらに第1の元
素からなる薄膜を積層するが、このとき第3の元素から
なる薄膜と第1の元素からなる薄膜の間に、第2の元素
からなる薄膜を形成しても良い。
基板上に第2の元素を含む半導体層を形成した後、その
上に第3の元素からなる薄膜を形成し、さらに第1の元
素からなる薄膜を積層するが、このとき第3の元素から
なる薄膜と第1の元素からなる薄膜の間に、第2の元素
からなる薄膜を形成しても良い。
【0022】
【発明の実施の形態】本発明では、熱処理を還元性ガス
雰囲気中で行うため、金属薄膜、特にIn薄膜の酸化や
GaAs表面の酸化の影響が除去でき、均一でかつ厚い
N+型InGaAs層の再成長が可能である。従って接
触抵抗が低減でき、かつ接触抵抗の基板面内均一性やロ
ット間均一性も向上する。
雰囲気中で行うため、金属薄膜、特にIn薄膜の酸化や
GaAs表面の酸化の影響が除去でき、均一でかつ厚い
N+型InGaAs層の再成長が可能である。従って接
触抵抗が低減でき、かつ接触抵抗の基板面内均一性やロ
ット間均一性も向上する。
【0023】また、例えばInGaAs層のような、第
2の元素を含む半導体層を基板上に最初に形成する方法
においては、分子線エピタキシー(MBE)法や有機金
属気相成長(MOVPE)法などにより、InGaAs
層の厚さやInAs混晶比を自由に設計でき、傾斜組成
層の形成も容易である。従って、熱処理後に形成される
N+型InGaAs再成長層とGaAs基板あるいは金
属との間のエネルギー障壁を小さくするようにInGa
As層の構造を最適化し、接触抵抗を低減することが可
能である。また、InAs混晶比の高いInGaAs層
を成長しなくても低い接触抵抗が得られるため、InA
s混晶比の高いInGaAs層によって生じる問題を回
避できる。
2の元素を含む半導体層を基板上に最初に形成する方法
においては、分子線エピタキシー(MBE)法や有機金
属気相成長(MOVPE)法などにより、InGaAs
層の厚さやInAs混晶比を自由に設計でき、傾斜組成
層の形成も容易である。従って、熱処理後に形成される
N+型InGaAs再成長層とGaAs基板あるいは金
属との間のエネルギー障壁を小さくするようにInGa
As層の構造を最適化し、接触抵抗を低減することが可
能である。また、InAs混晶比の高いInGaAs層
を成長しなくても低い接触抵抗が得られるため、InA
s混晶比の高いInGaAs層によって生じる問題を回
避できる。
【0024】さらに、第2の元素を含む半導体層として
InGaAs層を基板上のオーミック電極形成領域に選
択的に形成する方法においては、ゲート電極形成部分な
どの不要なInGaAs層を除去する工程が不要にな
る。従って、ドライエッチングを用いる必要が無いの
で、より接触抵抗の小さいInAs混晶比の大きいIn
GaAs層を形成することが許容される。この場合、G
aAs基板との格子定数差が大きいためにInGaAs
層に表面荒れが生じるが、表面のInGaAsがNiお
よびGeと合金化し、表面がNiGe合金で覆われて平
坦になるため問題とはならない。
InGaAs層を基板上のオーミック電極形成領域に選
択的に形成する方法においては、ゲート電極形成部分な
どの不要なInGaAs層を除去する工程が不要にな
る。従って、ドライエッチングを用いる必要が無いの
で、より接触抵抗の小さいInAs混晶比の大きいIn
GaAs層を形成することが許容される。この場合、G
aAs基板との格子定数差が大きいためにInGaAs
層に表面荒れが生じるが、表面のInGaAsがNiお
よびGeと合金化し、表面がNiGe合金で覆われて平
坦になるため問題とはならない。
【0025】
[実施例1]本発明の第1の実施例について、図を参照
して説明する。図1(a)〜(d)は第1の元素、第2
の元素、第3の元素をそれぞれGe、In、Niとし、
還元性ガスを水素とした場合の実施例を説明するため
の、製造工程順に示した図である。
して説明する。図1(a)〜(d)は第1の元素、第2
の元素、第3の元素をそれぞれGe、In、Niとし、
還元性ガスを水素とした場合の実施例を説明するため
の、製造工程順に示した図である。
【0026】はじめに図1(a)に示すように、半絶縁
性GaAs基板1上にMBE法やMOVPE法などによ
り成長したN型GaAs層2上に、フォトリソグラフィ
ー法によりオーミック電極形成部分のフォトレジストパ
タン3を形成する。
性GaAs基板1上にMBE法やMOVPE法などによ
り成長したN型GaAs層2上に、フォトリソグラフィ
ー法によりオーミック電極形成部分のフォトレジストパ
タン3を形成する。
【0027】次に図1(b)に示すように、N型GaA
s層2の表面のGaAs酸化物や汚染物を燐酸などの酸
処理により除去した後、真空蒸着法やスパッタ法などに
よりNi薄膜4、In薄膜5、Ge薄膜6の順に堆積す
る。各薄膜の厚さはそれぞれ75nm、6nm、100
nmとする。
s層2の表面のGaAs酸化物や汚染物を燐酸などの酸
処理により除去した後、真空蒸着法やスパッタ法などに
よりNi薄膜4、In薄膜5、Ge薄膜6の順に堆積す
る。各薄膜の厚さはそれぞれ75nm、6nm、100
nmとする。
【0028】次に図1(c)に示すように、有機溶剤で
フォトレジスト3を除去することにより不要な金属膜を
リフトオフし、オーミック電極パタンを形成する。
フォトレジスト3を除去することにより不要な金属膜を
リフトオフし、オーミック電極パタンを形成する。
【0029】次に図1(d)に示すように、ランプアニ
ール法(Rapid Thermal Anneali
ng(RTA)法ともいう)により熱処理を行う。雰囲
気ガスとして水素ガスを用いて、600℃で5秒間行
う。この熱処理は通常の電気炉によって行ってもよい。
熱処理により、N型GaAs層2内にGeが拡散してN
+型GaAs再成長層7が形成され、さらにInとN+型
GaAs層との反応によりN+型InGaAs再成長層
8が形成される。その上にNiGe合金層9が形成され
る。このようにしてオーミック電極が形成される。この
オーミック電極において得られた接触抵抗は0.3Ωm
mと低く、400℃で1時間保管しても変化は見られな
い。また、接触抵抗の基板面内均一性やロット間均一性
も良好である。
ール法(Rapid Thermal Anneali
ng(RTA)法ともいう)により熱処理を行う。雰囲
気ガスとして水素ガスを用いて、600℃で5秒間行
う。この熱処理は通常の電気炉によって行ってもよい。
熱処理により、N型GaAs層2内にGeが拡散してN
+型GaAs再成長層7が形成され、さらにInとN+型
GaAs層との反応によりN+型InGaAs再成長層
8が形成される。その上にNiGe合金層9が形成され
る。このようにしてオーミック電極が形成される。この
オーミック電極において得られた接触抵抗は0.3Ωm
mと低く、400℃で1時間保管しても変化は見られな
い。また、接触抵抗の基板面内均一性やロット間均一性
も良好である。
【0030】本実施例においては、Ni/In/Ge積
層膜を用いたが、NiとInを同時に蒸着したNi−I
n膜/Ge膜の積層膜や、Ni/In/Ni/In/N
i/Ge多層膜などを用いても良い。その場合にはNi
/In/Ge積層膜のようにInが島状に堆積されるこ
とが無く均一なIn層が形成される。従って、より均一
なN+型InGaAs再成長層8が形成され、さらに低
い接触抵抗が得られる。
層膜を用いたが、NiとInを同時に蒸着したNi−I
n膜/Ge膜の積層膜や、Ni/In/Ni/In/N
i/Ge多層膜などを用いても良い。その場合にはNi
/In/Ge積層膜のようにInが島状に堆積されるこ
とが無く均一なIn層が形成される。従って、より均一
なN+型InGaAs再成長層8が形成され、さらに低
い接触抵抗が得られる。
【0031】[実施例2]次に本発明の第2の実施例に
ついて、図を参照して説明する。図2(a)〜(f)
は、第1の元素、第2の元素、第3の元素をそれぞれG
e、In、Niとし、第2の元素を含む半導体層をN型
InGaAs層とし、還元性ガスを水素とした場合の実
施例を製造工程順に示した図である。
ついて、図を参照して説明する。図2(a)〜(f)
は、第1の元素、第2の元素、第3の元素をそれぞれG
e、In、Niとし、第2の元素を含む半導体層をN型
InGaAs層とし、還元性ガスを水素とした場合の実
施例を製造工程順に示した図である。
【0032】はじめに図2(a)に示すように、半絶縁
性GaAs基板1上にMBE法やMOVPE法などによ
り、N型GaAs層2およびN型InGaAs層10を
成長する。N型InGaAs層10の厚さを10nmと
し、GaAs基板側から表面側へInAs混晶比を0か
ら0.3に増加させた傾斜組成層とする。Siのドーピ
ング濃度は、3×1018cm-3とする。
性GaAs基板1上にMBE法やMOVPE法などによ
り、N型GaAs層2およびN型InGaAs層10を
成長する。N型InGaAs層10の厚さを10nmと
し、GaAs基板側から表面側へInAs混晶比を0か
ら0.3に増加させた傾斜組成層とする。Siのドーピ
ング濃度は、3×1018cm-3とする。
【0033】次に図2(b)に示すように、フォトリソ
グラフィー法とBCl3/SF6混合ガスを用いたドライ
エッチング法により、オーミック電極形成部分以外の不
要なN型InGaAs層を除去する。
グラフィー法とBCl3/SF6混合ガスを用いたドライ
エッチング法により、オーミック電極形成部分以外の不
要なN型InGaAs層を除去する。
【0034】次に図2(c)に示すように、フォトリソ
グラフィー法によりオーミック電極形成部分のフォトレ
ジストパタン3を形成する。
グラフィー法によりオーミック電極形成部分のフォトレ
ジストパタン3を形成する。
【0035】次に図2(d)に示すように、N型InG
aAs層10の表面のInGaAs酸化物や汚染物を燐
酸などの酸処理により除去した後、真空蒸着法やスパッ
タ法などによりNi薄膜4、In薄膜5、Ge薄膜6の
順に堆積する。各薄膜の厚さはそれぞれ75nm、6n
m、100nmとする。
aAs層10の表面のInGaAs酸化物や汚染物を燐
酸などの酸処理により除去した後、真空蒸着法やスパッ
タ法などによりNi薄膜4、In薄膜5、Ge薄膜6の
順に堆積する。各薄膜の厚さはそれぞれ75nm、6n
m、100nmとする。
【0036】次に図2(e)に示すように、有機溶剤で
フォトレジスト3を除去することにより不要な金属膜を
リフトオフし、オーミック電極パタンを形成する。
フォトレジスト3を除去することにより不要な金属膜を
リフトオフし、オーミック電極パタンを形成する。
【0037】次に図2(f)に示すように、雰囲気ガス
として水素ガスを用いたRTA法により600℃で5秒
間熱処理を行う。この熱処理は通常の電気炉によって行
ってもよい。熱処理により、N型GaAs層2およびN
型InGaAs層10内にGeが拡散してN+型GaA
s再成長層7およびN+型InGaAs再成長層8が形
成される。その上にNiGe合金層9が形成される。こ
のようにしてオーミック電極が形成される。このオーミ
ック電極において形成されたN+型InGaAs再成長
層8は、傾斜組成構造となるため、N+型InGaAs
再成長層8とN+型GaAs再成長層7あるいはNiG
e合金層9との間のエネルギー障壁が小さくなる。従っ
て、第1の実施例よりもさらに低い接触抵抗が得られ、
かつ耐熱性が低下することがない。さらに、N型InG
aAs層10のInAs混晶比が低いため、従来の方法
によるInAs混晶比の高いInGaAs層による問題
を回避することができる。
として水素ガスを用いたRTA法により600℃で5秒
間熱処理を行う。この熱処理は通常の電気炉によって行
ってもよい。熱処理により、N型GaAs層2およびN
型InGaAs層10内にGeが拡散してN+型GaA
s再成長層7およびN+型InGaAs再成長層8が形
成される。その上にNiGe合金層9が形成される。こ
のようにしてオーミック電極が形成される。このオーミ
ック電極において形成されたN+型InGaAs再成長
層8は、傾斜組成構造となるため、N+型InGaAs
再成長層8とN+型GaAs再成長層7あるいはNiG
e合金層9との間のエネルギー障壁が小さくなる。従っ
て、第1の実施例よりもさらに低い接触抵抗が得られ、
かつ耐熱性が低下することがない。さらに、N型InG
aAs層10のInAs混晶比が低いため、従来の方法
によるInAs混晶比の高いInGaAs層による問題
を回避することができる。
【0038】本実施例においては、N型InGaAs層
10として、傾斜組成層を用いたが、InAs混晶比は
一定でもよい。また、In0.1Ga0.9As/In0.2G
a0.8As/In0.3Ga0.7Asのような多層構造でも
よい。
10として、傾斜組成層を用いたが、InAs混晶比は
一定でもよい。また、In0.1Ga0.9As/In0.2G
a0.8As/In0.3Ga0.7Asのような多層構造でも
よい。
【0039】また金属膜としてNi薄膜とIn薄膜とG
e薄膜を用いたが、Ni薄膜とGe薄膜のみでもよい。
e薄膜を用いたが、Ni薄膜とGe薄膜のみでもよい。
【0040】[実施例3]次に本発明の第3の実施例に
ついて、図を参照して説明する。図3(a)〜(f)
は、第1の元素、第2の元素、第3の元素をそれぞれG
e、In、Niとし、第2の元素を含む半導体層をN型
InGaAs選択成長層とし、還元性ガスを水素とした
場合の実施例を製造工程順に示した図である。
ついて、図を参照して説明する。図3(a)〜(f)
は、第1の元素、第2の元素、第3の元素をそれぞれG
e、In、Niとし、第2の元素を含む半導体層をN型
InGaAs選択成長層とし、還元性ガスを水素とした
場合の実施例を製造工程順に示した図である。
【0041】はじめに図3(a)に示すように、半絶縁
性GaAs基板1上にMBE法やMOVPE法などによ
り成長したN型GaAs層2上に、化学的気相成長法に
よりSiO2膜11を成長する。フォトリソグラフィー
法とCF4を用いたドライエッチング法により、オーミ
ック電極形成部分のSiO2膜11に開口部分を形成す
る。
性GaAs基板1上にMBE法やMOVPE法などによ
り成長したN型GaAs層2上に、化学的気相成長法に
よりSiO2膜11を成長する。フォトリソグラフィー
法とCF4を用いたドライエッチング法により、オーミ
ック電極形成部分のSiO2膜11に開口部分を形成す
る。
【0042】次に図3(b)に示すように、有機金属分
子線エピタキシー(MOMBE)法により、SiO2膜
開口部分のN型GaAs層2上のみにN型InGaAs
選択成長層12を形成する。MOMBE法においては、
Ga原料としてトリエチルガリウム、In原料としてト
リメチルインジウム、As原料として金属砒素、N型ド
ーパントとしてジシランを用いることにより、例えば基
板温度500℃において、容易にN型InGaAs選択
成長層12を形成することができる。N型InGaAs
層12の厚さは10nmとし、GaAs基板側から表面
側へInAs混晶比を0から0.3に増加させた傾斜組
成層とする。Siのドーピング濃度は、3×1018cm
-3とする。
子線エピタキシー(MOMBE)法により、SiO2膜
開口部分のN型GaAs層2上のみにN型InGaAs
選択成長層12を形成する。MOMBE法においては、
Ga原料としてトリエチルガリウム、In原料としてト
リメチルインジウム、As原料として金属砒素、N型ド
ーパントとしてジシランを用いることにより、例えば基
板温度500℃において、容易にN型InGaAs選択
成長層12を形成することができる。N型InGaAs
層12の厚さは10nmとし、GaAs基板側から表面
側へInAs混晶比を0から0.3に増加させた傾斜組
成層とする。Siのドーピング濃度は、3×1018cm
-3とする。
【0043】次に図3(c)に示すように、フォトリソ
グラフィー法により、オーミック電極形成部分のフォト
レジストパタン3を形成する。
グラフィー法により、オーミック電極形成部分のフォト
レジストパタン3を形成する。
【0044】次に図3(d)に示すように、N型InG
aAs選択成長層12の表面のInGaAs酸化物や汚
染物を燐酸などの酸処理により除去した後、真空蒸着法
やスパッタ法などによりNi薄膜4、In薄膜5、Ge
薄膜6の順に堆積する。各薄膜の厚さはそれぞれ75n
m、6nm、100nmとする。
aAs選択成長層12の表面のInGaAs酸化物や汚
染物を燐酸などの酸処理により除去した後、真空蒸着法
やスパッタ法などによりNi薄膜4、In薄膜5、Ge
薄膜6の順に堆積する。各薄膜の厚さはそれぞれ75n
m、6nm、100nmとする。
【0045】次に図3(e)に示すように、有機溶剤で
フォトレジスト3を除去することにより不要な金属膜を
リフトオフし、オーミック電極パタンを形成する。
フォトレジスト3を除去することにより不要な金属膜を
リフトオフし、オーミック電極パタンを形成する。
【0046】次に図3(f)に示すように、雰囲気ガス
として水素ガスを用いたRTA法により、600℃で5
秒間熱処理を行う。この熱処理は通常の電気炉によって
行ってもよい。熱処理により、N型GaAs層2および
N型InGaAs選択成長層12内にGeが拡散してN
+型GaAs再成長層7およびN+型InGaAs再成長
層8が形成される。その上にNiGe合金層9が形成さ
れる。このようにしてオーミック電極が形成される。S
iO2膜11は不要ならば弗酸などにより除去する。
として水素ガスを用いたRTA法により、600℃で5
秒間熱処理を行う。この熱処理は通常の電気炉によって
行ってもよい。熱処理により、N型GaAs層2および
N型InGaAs選択成長層12内にGeが拡散してN
+型GaAs再成長層7およびN+型InGaAs再成長
層8が形成される。その上にNiGe合金層9が形成さ
れる。このようにしてオーミック電極が形成される。S
iO2膜11は不要ならば弗酸などにより除去する。
【0047】このオーミック電極において形成されたN
+型InGaAs再成長層8は、傾斜組成構造となるた
め、N+型InGaAs再成長層8とN+型GaAs再成
長層7あるいはNiGe合金層9との間のエネルギー障
壁が小さくなる。従って、第1の実施例よりもさらに低
い接触抵抗が得られ、かつ耐熱性が低下することがな
い。また、ゲート電極形成部分などの不要なInGaA
s層を除去する工程が不要になるため、N型InGaA
s選択成長層12のInAs混晶比をさらに大きくする
ことが可能であり、さらに接触抵抗を下げることができ
る。この場合、GaAs基板との格子定数差が大きいた
めにN型InGaAs選択成長層に表面荒れが生じる
が、表面のInGaAsがNiおよびGeと合金化する
ため問題とはならない。
+型InGaAs再成長層8は、傾斜組成構造となるた
め、N+型InGaAs再成長層8とN+型GaAs再成
長層7あるいはNiGe合金層9との間のエネルギー障
壁が小さくなる。従って、第1の実施例よりもさらに低
い接触抵抗が得られ、かつ耐熱性が低下することがな
い。また、ゲート電極形成部分などの不要なInGaA
s層を除去する工程が不要になるため、N型InGaA
s選択成長層12のInAs混晶比をさらに大きくする
ことが可能であり、さらに接触抵抗を下げることができ
る。この場合、GaAs基板との格子定数差が大きいた
めにN型InGaAs選択成長層に表面荒れが生じる
が、表面のInGaAsがNiおよびGeと合金化する
ため問題とはならない。
【0048】本実施例においては、N型InGaAs選
択成長層12をMOMBE法により形成したが、MOV
PE法においても容易に形成できる。また、N型InG
aAs選択成長層12として、傾斜組成層を用いたが、
InAs混晶比は一定でもよい。また、In0.1Ga0.9
As/In0.2Ga0.8As/In0.3Ga0.7Asのよう
な多層構造でもよい。また金属膜としてNi薄膜とIn
薄膜とGe薄膜を用いたが、Ni薄膜とGe薄膜のみで
もよい。
択成長層12をMOMBE法により形成したが、MOV
PE法においても容易に形成できる。また、N型InG
aAs選択成長層12として、傾斜組成層を用いたが、
InAs混晶比は一定でもよい。また、In0.1Ga0.9
As/In0.2Ga0.8As/In0.3Ga0.7Asのよう
な多層構造でもよい。また金属膜としてNi薄膜とIn
薄膜とGe薄膜を用いたが、Ni薄膜とGe薄膜のみで
もよい。
【0049】[実施例4]次に本発明の第4の実施例に
ついて、図を参照して説明する。図4は、本発明の製造
方法で作成したオーミック電極を有する金属・半導体電
界効果トランジスタ(MESFET)を示す断面図であ
る。
ついて、図を参照して説明する。図4は、本発明の製造
方法で作成したオーミック電極を有する金属・半導体電
界効果トランジスタ(MESFET)を示す断面図であ
る。
【0050】半絶縁性GaAs基板1上にN型GaAs
層2が形成され、その上にソース・ドレイン電極13お
よびゲート電極14が形成されている。N型GaAs層
2は、Siのイオン注入法、MBE法、MOVPE法な
どにより形成される。ソース・ドレイン電極13の形成
には、第1、第2あるいは第3の実施例に示したオーミ
ック電極の製造方法のどの方法を用いてもよい。ゲート
電極14はTi/Pt/Au多層膜やWSi膜などを用
い、リソグラフィー法、蒸着法あるいはスパッタ法、リ
フトオフ法あるいはドライエッチング法などを組み合わ
せることにより形成できる。本実施例において、低接触
抵抗かつ高耐熱性オーミック電極が歩留まり良く製造で
きるので、MESFETの高性能化、高信頼化および歩
留まりの向上が可能になる。
層2が形成され、その上にソース・ドレイン電極13お
よびゲート電極14が形成されている。N型GaAs層
2は、Siのイオン注入法、MBE法、MOVPE法な
どにより形成される。ソース・ドレイン電極13の形成
には、第1、第2あるいは第3の実施例に示したオーミ
ック電極の製造方法のどの方法を用いてもよい。ゲート
電極14はTi/Pt/Au多層膜やWSi膜などを用
い、リソグラフィー法、蒸着法あるいはスパッタ法、リ
フトオフ法あるいはドライエッチング法などを組み合わ
せることにより形成できる。本実施例において、低接触
抵抗かつ高耐熱性オーミック電極が歩留まり良く製造で
きるので、MESFETの高性能化、高信頼化および歩
留まりの向上が可能になる。
【0051】[実施例5]次に本発明の第5の実施例に
ついて、図を参照して説明する。図5は、本発明の製造
方法で作成したオーミック電極を有するヘテロ接合電界
効果トランジスタ(HJFET)を示す断面図である。
半絶縁性GaAs基板1上にノンドープInGaAsチ
ャネル層15およびN型AlGaAs電子供給層16が
形成され、その上にゲート電極14が形成されている。
また、ソース・ドレイン電極領域においては、ソース抵
抗低減のためN型AlGaAs電子供給層16上にN+
型GaAsキャップ層17が形成され、その上にソース
・ドレイン電極13が形成されている。
ついて、図を参照して説明する。図5は、本発明の製造
方法で作成したオーミック電極を有するヘテロ接合電界
効果トランジスタ(HJFET)を示す断面図である。
半絶縁性GaAs基板1上にノンドープInGaAsチ
ャネル層15およびN型AlGaAs電子供給層16が
形成され、その上にゲート電極14が形成されている。
また、ソース・ドレイン電極領域においては、ソース抵
抗低減のためN型AlGaAs電子供給層16上にN+
型GaAsキャップ層17が形成され、その上にソース
・ドレイン電極13が形成されている。
【0052】ノンドープInGaAsチャネル層15お
よびN型AlGaAs電子供給層16はMBE法やMO
VPE法などにより形成できる。N+型GaAsキャッ
プ層17は、MBE法やMOVPE法で成長後にゲート
電極形成部分をエッチングする方法や、MOMBE法や
MOVPE法によりソース・ドレイン領域のみに選択成
長する方法により形成できる。
よびN型AlGaAs電子供給層16はMBE法やMO
VPE法などにより形成できる。N+型GaAsキャッ
プ層17は、MBE法やMOVPE法で成長後にゲート
電極形成部分をエッチングする方法や、MOMBE法や
MOVPE法によりソース・ドレイン領域のみに選択成
長する方法により形成できる。
【0053】ソース・ドレイン電極13の形成には、第
1、第2あるいは第3の実施例に示したオーミック電極
の製造方法のどの方法を用いてもよい。ゲート電極14
はTi/Pt/Au多層膜やWSi膜などを用い、リソ
グラフィー法、蒸着法あるいはスパッタ法、リフトオフ
法あるいはドライエッチング法などを組み合わせること
により形成できる。本実施例において、低接触抵抗かつ
高耐熱性オーミック電極が歩留まり良く製造できるの
で、HJFETの高性能化や高信頼化や歩留まりの向上
が可能になる。
1、第2あるいは第3の実施例に示したオーミック電極
の製造方法のどの方法を用いてもよい。ゲート電極14
はTi/Pt/Au多層膜やWSi膜などを用い、リソ
グラフィー法、蒸着法あるいはスパッタ法、リフトオフ
法あるいはドライエッチング法などを組み合わせること
により形成できる。本実施例において、低接触抵抗かつ
高耐熱性オーミック電極が歩留まり良く製造できるの
で、HJFETの高性能化や高信頼化や歩留まりの向上
が可能になる。
【0054】[実施例6]次に本発明の第6の実施例に
ついて、図を参照して説明する。図6は、本発明の製造
方法で作成したオーミック電極を有するヘテロ接合バイ
ポーラトランジスタ(HBT)を示す断面図である。半
絶縁性GaAs基板1上にN+型GaAsサブコレクタ
層18、N-型GaAsコレクタ層19、P+型GaAs
ベース層20、N型AlGaAsエミッタ層21、N+
型GaAsエミッタキャップ層22が、MBE法やMO
VPE法などにより形成されている。コレクタ電極2
3、ベース電極24、エミッタ電極25は、それぞれ、
N+型GaAsサブコレクタ層18、P+型GaAsベー
ス層20、N+型GaAsエミッタキャップ層22上に
形成されている。
ついて、図を参照して説明する。図6は、本発明の製造
方法で作成したオーミック電極を有するヘテロ接合バイ
ポーラトランジスタ(HBT)を示す断面図である。半
絶縁性GaAs基板1上にN+型GaAsサブコレクタ
層18、N-型GaAsコレクタ層19、P+型GaAs
ベース層20、N型AlGaAsエミッタ層21、N+
型GaAsエミッタキャップ層22が、MBE法やMO
VPE法などにより形成されている。コレクタ電極2
3、ベース電極24、エミッタ電極25は、それぞれ、
N+型GaAsサブコレクタ層18、P+型GaAsベー
ス層20、N+型GaAsエミッタキャップ層22上に
形成されている。
【0055】コレクタ電極23、エミッタ電極25の形
成には、第1、第2あるいは第3の実施例に示したオー
ミック電極の製造方法のどの方法を用いてもよい。ベー
ス電極24は、AuMnやPt/Ti/Pt/Au多層
膜などをリソグラフィー法、蒸着法、リフトオフ法など
の組み合わせにより堆積し、熱処理により合金化して形
成できる。
成には、第1、第2あるいは第3の実施例に示したオー
ミック電極の製造方法のどの方法を用いてもよい。ベー
ス電極24は、AuMnやPt/Ti/Pt/Au多層
膜などをリソグラフィー法、蒸着法、リフトオフ法など
の組み合わせにより堆積し、熱処理により合金化して形
成できる。
【0056】本実施例において、低接触抵抗かつ高耐熱
性オーミック電極が歩留まり良く製造でき、HBTの高
性能化や高信頼化や歩留まりの向上が可能になる。
性オーミック電極が歩留まり良く製造でき、HBTの高
性能化や高信頼化や歩留まりの向上が可能になる。
【0057】
【発明の効果】本発明によれば、低接触抵抗かつ高耐熱
性を有するオーミック電極を、基板面内の均一性および
ロット間の均一性良く製造できる。
性を有するオーミック電極を、基板面内の均一性および
ロット間の均一性良く製造できる。
【0058】また、本発明によれば、従来InAs混晶
比の高いInGaAs層を用いたときの問題点を解決
し、表面荒れの問題を生ずることなく低接触抵抗かつ高
耐熱性であるオーミック電極を製造することができる。
比の高いInGaAs層を用いたときの問題点を解決
し、表面荒れの問題を生ずることなく低接触抵抗かつ高
耐熱性であるオーミック電極を製造することができる。
【0059】さらに、本発明のオーミック電極の製造方
法を用いることにより、MESFET、HJFET、H
BTなどのデバイスの高性能化、高信頼化および歩留ま
りの向上が可能である。
法を用いることにより、MESFET、HJFET、H
BTなどのデバイスの高性能化、高信頼化および歩留ま
りの向上が可能である。
【図1】第1の実施例によるオーミック電極の製造方法
の工程図である。
の工程図である。
【図2】第2の実施例によるオーミック電極の製造方法
の工程図である。
の工程図である。
【図3】第3の実施例によるオーミック電極の製造方法
の工程図である。
の工程図である。
【図4】第4の実施例によるMESFETの構造を説明
するための断面図である。
するための断面図である。
【図5】第5の実施例によるHJFETの構造を説明す
るための断面図である。
るための断面図である。
【図6】第6の実施例によるHBTの構造を説明するた
めの断面図である。
めの断面図である。
【図7】従来のオーミック電極の製造方法を示す図であ
る。
る。
【図8】従来のオーミック電極の構造を説明するための
断面図である。
断面図である。
1 半絶縁性GaAs基板 2 N型GaAs層 3 フォトレジスト 4 Ni薄膜 5 In薄膜 6 Ge薄膜 7 N+型GaAs再成長層 8 N+型InGaAs再成長層 9 NiGe合金層 10 N型InGaAs層 11 SiO2膜 12 N型InGaAs選択成長層 13 ソース・ドレイン電極 14 ゲート電極 15 ノンドープInGaAsチャネル層 16 N型AIGaAs電子供給層 17 N+型GaAsキャップ層 18 N+型GaAsサブコレクタ層 19 N-型GaAsコレクタ層 20 P+型GaAsベース層 21 N型AIGaAsエミッタ層 22 N+型GaAsエミッタキャップ層 23 コレクタ電極 24 ベース電極 25 エミッタ電極 26 N型InGaAs傾斜組成層 27 N型InAs層 28 電極金属
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 29/778 29/812 (58)調査した分野(Int.Cl.6,DB名) H01L 21/28 - 21/288 H01L 21/44 - 21/445 H01L 29/40 - 29/51
Claims (8)
- 【請求項1】 III−V族化合物半導体基板に対して
N型不純物となる第1の元素からなる薄膜、およびII
I−V族化合物半導体と金属との間のエネルギー障壁の
高さを低下させる第2の元素と前記第1の元素との反応
により高融点合金を形成する第3の元素からなる薄膜
を、前記III−V族化合物半導体基板上に、第2の元
素と第3の元素からなる薄膜を積層し、次に第1の元素
からなる薄膜を積層する工程と、 これらの薄膜が形成されたIII−V族化合物半導体基
板を還元性ガス雰囲気中で熱処理する工程とを有するこ
とを特徴とするオーミック電極の製造方法。 - 【請求項2】 III−V族化合物半導体基板上に、I
II−V族化合物半導体と金属との間のエネルギー障壁
の高さを低下させる第2の元素を含む半導体層を形成す
る工程と、 この半導体層上に、III−V族化合物半導体基板に対
してN型不純物となる第1の元素からなる薄膜と前記第
1の元素との反応により高融点合金を形成する第3の元
素からなる薄膜とを第3の元素からなる薄膜から順に積
層する工程と、 この半導体層および薄膜が形成されたIII−V族化合
物半導体基板を還元性ガス雰囲気中で熱処理する工程と
を有することを特徴とするオーミック電極の製造方法。 - 【請求項3】 前記第2の元素を含む前記の半導体層
を、オーミック電極形成領域に選択的に形成することを
特徴とする請求項2記載のオーミック電極の製造方法。 - 【請求項4】 前記第1の元素がGeまたはSiであ
り、前記第2の元素がInであり、前記第3の元素がN
iまたはPdであることを特徴とする請求項1〜3のい
ずれかに記載のオーミック電極の製造方法。 - 【請求項5】 前記還元性ガスが水素である請求項1〜
4のいずれかに記載のオーミック電極の製造方法。 - 【請求項6】 請求項1〜5のいずれかに記載のオーミ
ック電極の製造方法を1工程として含む金属・半導体電
界効果トランジスタの製造方法。 - 【請求項7】 請求項1〜5のいずれかに記載のオーミ
ック電極の製造方法を1工程として含むヘテロ接合電界
効果トランジスタの製造方法。 - 【請求項8】 請求項1〜5のいずれかに記載のオーミ
ック電極の製造方法を1工程として含むヘテロ接合バイ
ポーラトランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29517496A JP2904156B2 (ja) | 1996-11-07 | 1996-11-07 | オーミック電極の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29517496A JP2904156B2 (ja) | 1996-11-07 | 1996-11-07 | オーミック電極の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10144622A JPH10144622A (ja) | 1998-05-29 |
JP2904156B2 true JP2904156B2 (ja) | 1999-06-14 |
Family
ID=17817194
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29517496A Expired - Fee Related JP2904156B2 (ja) | 1996-11-07 | 1996-11-07 | オーミック電極の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2904156B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6392262B1 (en) | 1999-01-28 | 2002-05-21 | Nec Corporation | Compound semiconductor device having low-resistive ohmic contact electrode and process for producing ohmic electrode |
JP4895520B2 (ja) * | 2005-03-28 | 2012-03-14 | 日本電信電話株式会社 | ショットキーダイオードおよびその製造方法 |
-
1996
- 1996-11-07 JP JP29517496A patent/JP2904156B2/ja not_active Expired - Fee Related
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---|---|
JPH10144622A (ja) | 1998-05-29 |
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