JP2904156B2 - オーミック電極の製造方法 - Google Patents
オーミック電極の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ＩＩＩ−Ｖ族化合
物半導体に対するオーミック電極の形成方法に関する。
物半導体に対するオーミック電極の形成方法に関する。
【０００２】
【従来の技術】ＧａＡｓなどのＩＩＩ−Ｖ族化合物半導
体を用いた金属・半導体電界効果トランジスタ（ＭＥＳ
ＦＥＴ）、ヘテロ接合電界効果トランジスタ（ＨＪＦＥ
Ｔ）、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）な
どのデバイスにおいて、その特性を向上させるために
は、オーミック電極における接触抵抗低減が非常に重要
である。また、長期動作信頼性を向上させるため、およ
び製造工程においてオーミック電極形成後に行われる配
線工程などのプロセスウィンドウを広げるためには、オ
ーミック電極の熱安定性向上が重要である。
体を用いた金属・半導体電界効果トランジスタ（ＭＥＳ
ＦＥＴ）、ヘテロ接合電界効果トランジスタ（ＨＪＦＥ
Ｔ）、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）な
どのデバイスにおいて、その特性を向上させるために
は、オーミック電極における接触抵抗低減が非常に重要
である。また、長期動作信頼性を向上させるため、およ
び製造工程においてオーミック電極形成後に行われる配
線工程などのプロセスウィンドウを広げるためには、オ
ーミック電極の熱安定性向上が重要である。
【０００３】Ｎ型ＧａＡｓへの高耐熱性オーミック電極
の製造方法が、例えば公開特許公報特開平６−２６７８
８７に提案されている。この方法では、まず図７（ａ）
に示すように、Ｎ型ＧａＡｓ層２上にＮｉ薄膜４、Ｉｎ
薄膜５、Ｇｅ薄膜６を堆積する。次に熱処理を行うこと
により、図７（ｂ）に示すように、Ｎ型ＧａＡｓ基板２
上にＮ+型ＧａＡｓ再成長層７およびＮ+型ＩｎＧａＡｓ
再成長層８が形成され、その上にＮｉＧｅ合金層９が形
成されてオーミック電極が形成される。
の製造方法が、例えば公開特許公報特開平６−２６７８
８７に提案されている。この方法では、まず図７（ａ）
に示すように、Ｎ型ＧａＡｓ層２上にＮｉ薄膜４、Ｉｎ
薄膜５、Ｇｅ薄膜６を堆積する。次に熱処理を行うこと
により、図７（ｂ）に示すように、Ｎ型ＧａＡｓ基板２
上にＮ+型ＧａＡｓ再成長層７およびＮ+型ＩｎＧａＡｓ
再成長層８が形成され、その上にＮｉＧｅ合金層９が形
成されてオーミック電極が形成される。
【０００４】この方法において、Ｎ+型ＩｎＧａＡｓ再
成長層８により、Ｎ型ＧａＡｓ基板２とＮｉＧｅ合金層
９との間のエネルギー障壁が低下し、低接触抵抗が得ら
れる。さらにＮｉＧｅ合金が８００℃以上の高い融点を
有するため、良好な耐熱性が得られる。例えば、４００
℃で１時間熱処理を行っても接触抵抗の変化はほとんど
見られない。
成長層８により、Ｎ型ＧａＡｓ基板２とＮｉＧｅ合金層
９との間のエネルギー障壁が低下し、低接触抵抗が得ら
れる。さらにＮｉＧｅ合金が８００℃以上の高い融点を
有するため、良好な耐熱性が得られる。例えば、４００
℃で１時間熱処理を行っても接触抵抗の変化はほとんど
見られない。
【０００５】また、Ｎ型ＧａＡｓへの低接触抵抗かつ高
耐熱性オーミック電極がＭ．Ｗｏｏｄａｌｌによって
Ｕ．Ｓ．Ｐａｔｅｎｔ ４８０１９８４に提案されてい
る。この方法では、図８のように、Ｎ型ＧａＡｓ層２上
に、Ｎ型ＩｎＧａＡｓのＩｎＡｓ混晶比を表面に向かっ
て徐々に大きくしたＮ型ＩｎＧａＡｓ傾斜組成層２６お
よびＩｎＡｓ混晶比の大きいＮ型ＩｎＧａＡｓ（例えば
Ｎ型ＩｎＡｓ）層２７を形成し、その上に電極金属２８
を形成している。Ｎ型ＩｎＧａＡｓ傾斜組成層２６によ
りＮ型ＧａＡｓ層２からＮ型ＩｎＡｓ層２７まで伝導帯
のエネルギーバンドが滑らかにつながる。またＮ型Ｉｎ
Ａｓ層２７と電極金属２８との間のショットキー障壁高
さは、電極金属の種類によらずほとんどゼロである。こ
うして、エネルギー障壁がほとんど存在しない理想的な
オーミック電極が得られる。さらに、電極金属にＷＳｉ
のような高融点金属を用いることにより、接触抵抗を増
大させることなく、耐熱性を向上させている。
耐熱性オーミック電極がＭ．Ｗｏｏｄａｌｌによって
Ｕ．Ｓ．Ｐａｔｅｎｔ ４８０１９８４に提案されてい
る。この方法では、図８のように、Ｎ型ＧａＡｓ層２上
に、Ｎ型ＩｎＧａＡｓのＩｎＡｓ混晶比を表面に向かっ
て徐々に大きくしたＮ型ＩｎＧａＡｓ傾斜組成層２６お
よびＩｎＡｓ混晶比の大きいＮ型ＩｎＧａＡｓ（例えば
Ｎ型ＩｎＡｓ）層２７を形成し、その上に電極金属２８
を形成している。Ｎ型ＩｎＧａＡｓ傾斜組成層２６によ
りＮ型ＧａＡｓ層２からＮ型ＩｎＡｓ層２７まで伝導帯
のエネルギーバンドが滑らかにつながる。またＮ型Ｉｎ
Ａｓ層２７と電極金属２８との間のショットキー障壁高
さは、電極金属の種類によらずほとんどゼロである。こ
うして、エネルギー障壁がほとんど存在しない理想的な
オーミック電極が得られる。さらに、電極金属にＷＳｉ
のような高融点金属を用いることにより、接触抵抗を増
大させることなく、耐熱性を向上させている。
【０００６】
【発明が解決しようとする課題】しかし、特開平６−２
６７８８７に示されたオーミック電極の製造方法では、
再成長によって形成されるＮ+型ＩｎＧａＡｓ層が薄
く、かつ均一に形成されにくいため、接触抵抗が大きく
なりやすく、また、接触抵抗の基板面内均一性やロット
間均一性が低下する問題点がある。これは、金属薄膜、
特にＩｎの酸化やＧａＡｓ表面の酸化により金属の拡散
が妨げられ、再成長が十分に起こらないためと本発明者
は考えている。
６７８８７に示されたオーミック電極の製造方法では、
再成長によって形成されるＮ+型ＩｎＧａＡｓ層が薄
く、かつ均一に形成されにくいため、接触抵抗が大きく
なりやすく、また、接触抵抗の基板面内均一性やロット
間均一性が低下する問題点がある。これは、金属薄膜、
特にＩｎの酸化やＧａＡｓ表面の酸化により金属の拡散
が妨げられ、再成長が十分に起こらないためと本発明者
は考えている。
【０００７】また、形成されるＮ+型ＩｎＧａＡｓ再成
長層は、エネルギー障壁を小さくするため、ＧａＡｓ基
板側から表面側へ徐々にＩｎＡｓ混晶比が増加するよう
な傾斜組成構造が望ましいが、この従来の製造方法では
傾斜組成構造は形成されず、Ｎ+型ＩｎＧａＡｓ再成長
層とＧａＡｓ基板あるいは金属との間に大きなエネルギ
ー障壁が生じるため、接触抵抗の低減に限界がある。
長層は、エネルギー障壁を小さくするため、ＧａＡｓ基
板側から表面側へ徐々にＩｎＡｓ混晶比が増加するよう
な傾斜組成構造が望ましいが、この従来の製造方法では
傾斜組成構造は形成されず、Ｎ+型ＩｎＧａＡｓ再成長
層とＧａＡｓ基板あるいは金属との間に大きなエネルギ
ー障壁が生じるため、接触抵抗の低減に限界がある。
【０００８】また、Ｗｏｏｄａｌｌによるオーミック電
極の製造方法では、ＩｎＡｓ混晶比の大きいＩｎＧａＡ
ｓ層を成長すると、ＧａＡｓ基板との格子定数差が大き
いため表面荒れが生じ、リソグラフィー工程が困難にな
るという問題点がある。また、ＩｎＡｓ混晶比の大きい
ＩｎＧａＡｓ層はドライエッチングが困難であり、ゲー
ト電極形成部分などの不要なＩｎＧａＡｓ傾斜組成層を
除去することができないという問題もある。これらの問
題はＩｎＧａＡｓ傾斜組成層のＩｎＡｓ混晶比を低くす
ることにより解決されるが、その場合には接触抵抗が大
きくなる。
極の製造方法では、ＩｎＡｓ混晶比の大きいＩｎＧａＡ
ｓ層を成長すると、ＧａＡｓ基板との格子定数差が大き
いため表面荒れが生じ、リソグラフィー工程が困難にな
るという問題点がある。また、ＩｎＡｓ混晶比の大きい
ＩｎＧａＡｓ層はドライエッチングが困難であり、ゲー
ト電極形成部分などの不要なＩｎＧａＡｓ傾斜組成層を
除去することができないという問題もある。これらの問
題はＩｎＧａＡｓ傾斜組成層のＩｎＡｓ混晶比を低くす
ることにより解決されるが、その場合には接触抵抗が大
きくなる。
【０００９】本発明は、これらの問題点に鑑みてなされ
たものであり、低接触抵抗かつ高耐熱性を有するオーミ
ック電極を、基板面内の均一性およびロット間の均一性
良く製造する方法を提供することを目的とする。
たものであり、低接触抵抗かつ高耐熱性を有するオーミ
ック電極を、基板面内の均一性およびロット間の均一性
良く製造する方法を提供することを目的とする。
【００１０】また、本発明は、従来のＩｎＡｓ混晶比の
高いＩｎＧａＡｓ層を用いたときの問題点を解決し、表
面荒れの問題を生ずることなく低接触抵抗かつ高耐熱性
であるオーミック電極の製造方法を提供することを目的
とする。
高いＩｎＧａＡｓ層を用いたときの問題点を解決し、表
面荒れの問題を生ずることなく低接触抵抗かつ高耐熱性
であるオーミック電極の製造方法を提供することを目的
とする。
【００１１】
【００１２】
【課題を解決するための手段】本出願の第１の発明は、
ＩＩＩ−Ｖ族化合物半導体基板に対してＮ型不純物とな
る第１の元素からなる薄膜、およびＩＩＩ−Ｖ族化合物
半導体と金属との間のエネルギー障壁の高さを低下させ
る第２の元素と前記第１の元素との反応により高融点合
金を形成する第３の元素からなる薄膜を、前記ＩＩＩ−
Ｖ族化合物半導体基板上に、第２の元素と第３の元素か
らなる薄膜を積層し、次に第１の元素からなる薄膜を積
層する工程と、これらの薄膜が形成されたＩＩＩ−Ｖ族
化合物半導体基板を還元性ガス雰囲気中で熱処理する工
程とを有することを特徴とするオーミック電極の製造方
法に関する。ここで、第２の元素と第３の元素からなる
薄膜は、薄膜中において、第２の元素と第３の元素は連
続的に混合されていても良く、また、例えば第３の元素
／第２の元素／第３の元素／第２の元素／第３の元素と
いうように薄膜の積層構造であっても良い。
ＩＩＩ−Ｖ族化合物半導体基板に対してＮ型不純物とな
る第１の元素からなる薄膜、およびＩＩＩ−Ｖ族化合物
半導体と金属との間のエネルギー障壁の高さを低下させ
る第２の元素と前記第１の元素との反応により高融点合
金を形成する第３の元素からなる薄膜を、前記ＩＩＩ−
Ｖ族化合物半導体基板上に、第２の元素と第３の元素か
らなる薄膜を積層し、次に第１の元素からなる薄膜を積
層する工程と、これらの薄膜が形成されたＩＩＩ−Ｖ族
化合物半導体基板を還元性ガス雰囲気中で熱処理する工
程とを有することを特徴とするオーミック電極の製造方
法に関する。ここで、第２の元素と第３の元素からなる
薄膜は、薄膜中において、第２の元素と第３の元素は連
続的に混合されていても良く、また、例えば第３の元素
／第２の元素／第３の元素／第２の元素／第３の元素と
いうように薄膜の積層構造であっても良い。
【００１３】本出願の第２の発明は、ＩＩＩ−Ｖ族化合
物半導体基板上に、ＩＩＩ−Ｖ族化合物半導体と金属と
の間のエネルギー障壁の高さを低下させる第２の元素を
含む半導体層を形成する工程と、この半導体層上に、Ｉ
ＩＩ−Ｖ族化合物半導体基板に対してＮ型不純物となる
第１の元素からなる薄膜と前記第１の元素との反応によ
り高融点合金を形成する第３の元素からなる薄膜とを第
３の元素からなる薄膜から順に積層する工程と、この半
導体層および薄膜が形成されたＩＩＩ−Ｖ族化合物半導
体基板を還元性ガス雰囲気中で熱処理する工程とを有す
ることを特徴とするオーミック電極の製造方法に関す
る。
物半導体基板上に、ＩＩＩ−Ｖ族化合物半導体と金属と
の間のエネルギー障壁の高さを低下させる第２の元素を
含む半導体層を形成する工程と、この半導体層上に、Ｉ
ＩＩ−Ｖ族化合物半導体基板に対してＮ型不純物となる
第１の元素からなる薄膜と前記第１の元素との反応によ
り高融点合金を形成する第３の元素からなる薄膜とを第
３の元素からなる薄膜から順に積層する工程と、この半
導体層および薄膜が形成されたＩＩＩ−Ｖ族化合物半導
体基板を還元性ガス雰囲気中で熱処理する工程とを有す
ることを特徴とするオーミック電極の製造方法に関す
る。
【００１４】この方法では、前記第２の元素を含む前記
の半導体層を、オーミック電極形成領域に選択的に形成
することが好ましい。
の半導体層を、オーミック電極形成領域に選択的に形成
することが好ましい。
【００１５】本発明において、ＩＩＩ−Ｖ族化合物半導
体基板としては、例えばＧａＡｓ、ＡｌＧａＡｓ、Ｉｎ
ＧａＡｓ等の基板を挙げることができる。これらの基板
は、必要に応じてドナー不純物を含んでいても良く、ま
た、表面にエピタキシャル層等が形成されていてもよ
い。
体基板としては、例えばＧａＡｓ、ＡｌＧａＡｓ、Ｉｎ
ＧａＡｓ等の基板を挙げることができる。これらの基板
は、必要に応じてドナー不純物を含んでいても良く、ま
た、表面にエピタキシャル層等が形成されていてもよ
い。
【００１６】ＩＩＩ−Ｖ族化合物半導体に対してＮ型不
純物となる第１の元素は、通常ＩＩＩ−Ｖ族化合物半導
体に対してＮ型不純物となる元素の中から、熱処理によ
り容易にＮ型不純物となるものを選択して使用すること
が好ましい。例えばＧｅ、Ｓｉ、Ｓｎ、Ｓ、Ｓｅ、Ｔｅ
等であり、特にＧｅ、Ｓｉが蒸着により容易に成膜で
き、かつ比較的低い温度の熱処理によりＮ型不純物にな
るので好ましい。
純物となる第１の元素は、通常ＩＩＩ−Ｖ族化合物半導
体に対してＮ型不純物となる元素の中から、熱処理によ
り容易にＮ型不純物となるものを選択して使用すること
が好ましい。例えばＧｅ、Ｓｉ、Ｓｎ、Ｓ、Ｓｅ、Ｔｅ
等であり、特にＧｅ、Ｓｉが蒸着により容易に成膜で
き、かつ比較的低い温度の熱処理によりＮ型不純物にな
るので好ましい。
【００１７】ＩＩＩ−Ｖ族化合物半導体と金属との間の
エネルギー障壁の高さを低下させる第２の元素として
は、基板を構成するＩＩＩ−Ｖ族化合物半導体と混晶を
形成するものが好ましく、例えばＩｎ、Ｓｂ等を挙げる
ことができるが、特にＩｎＧａＡｓの形成によりエネル
ギー障壁の高さをほとんどゼロ近くにすることが可能に
なるのでＩｎが好ましい。
エネルギー障壁の高さを低下させる第２の元素として
は、基板を構成するＩＩＩ−Ｖ族化合物半導体と混晶を
形成するものが好ましく、例えばＩｎ、Ｓｂ等を挙げる
ことができるが、特にＩｎＧａＡｓの形成によりエネル
ギー障壁の高さをほとんどゼロ近くにすることが可能に
なるのでＩｎが好ましい。
【００１８】また、第１の元素との反応により高融点合
金を形成する第３の元素としては、Ｎｉ、Ｐｄ、Ｃｏ、
Ｐｔ等を挙げることができ、特にＩＩＩ−Ｖ族化合物半
導体との反応性が大きいＮｉおよびＰｄが好ましい。
金を形成する第３の元素としては、Ｎｉ、Ｐｄ、Ｃｏ、
Ｐｔ等を挙げることができ、特にＩＩＩ−Ｖ族化合物半
導体との反応性が大きいＮｉおよびＰｄが好ましい。
【００１９】還元性ガスとしては、Ｈ2、ＨＩ、ＣＯ、
ＳＯ2、Ｎ2Ｈ4、ＮＨ3、ＳｉＨ4、Ｓｉ2Ｈ6、ＰＨ3、Ｈ
2Ｓ、ＡｓＨ3、Ｈ2Ｓｅ等を挙げることができ、特に本
発明で用いる化合物半導体基板等に対して悪影響がな
く、扱いが容易なＨ2が好ましい。また、水素ガス等は
必要に応じて不活性ガスで希釈して用いても良い。
ＳＯ2、Ｎ2Ｈ4、ＮＨ3、ＳｉＨ4、Ｓｉ2Ｈ6、ＰＨ3、Ｈ
2Ｓ、ＡｓＨ3、Ｈ2Ｓｅ等を挙げることができ、特に本
発明で用いる化合物半導体基板等に対して悪影響がな
く、扱いが容易なＨ2が好ましい。また、水素ガス等は
必要に応じて不活性ガスで希釈して用いても良い。
【００２０】また、第２の発明における第２の元素を含
む半導体層としては、第２の元素を１成分とする混晶化
合物半導体層が好ましく、例えばＧａＡｓ基板等のＧａ
Ａｓを含む基板に対しては、Ｉｎを第２の元素とするＩ
ｎＧａＡｓ層を挙げることができる。また、この半導体
層の中で厚さ方向にＩｎの割合を変えた傾斜組成層とし
ても良い。
む半導体層としては、第２の元素を１成分とする混晶化
合物半導体層が好ましく、例えばＧａＡｓ基板等のＧａ
Ａｓを含む基板に対しては、Ｉｎを第２の元素とするＩ
ｎＧａＡｓ層を挙げることができる。また、この半導体
層の中で厚さ方向にＩｎの割合を変えた傾斜組成層とし
ても良い。
【００２１】第２の発明において、ＩＩＩ−Ｖ族半導体
基板上に第２の元素を含む半導体層を形成した後、その
上に第３の元素からなる薄膜を形成し、さらに第１の元
素からなる薄膜を積層するが、このとき第３の元素から
なる薄膜と第１の元素からなる薄膜の間に、第２の元素
からなる薄膜を形成しても良い。
基板上に第２の元素を含む半導体層を形成した後、その
上に第３の元素からなる薄膜を形成し、さらに第１の元
素からなる薄膜を積層するが、このとき第３の元素から
なる薄膜と第１の元素からなる薄膜の間に、第２の元素
からなる薄膜を形成しても良い。
【００２２】
【発明の実施の形態】本発明では、熱処理を還元性ガス
雰囲気中で行うため、金属薄膜、特にＩｎ薄膜の酸化や
ＧａＡｓ表面の酸化の影響が除去でき、均一でかつ厚い
Ｎ+型ＩｎＧａＡｓ層の再成長が可能である。従って接
触抵抗が低減でき、かつ接触抵抗の基板面内均一性やロ
ット間均一性も向上する。
雰囲気中で行うため、金属薄膜、特にＩｎ薄膜の酸化や
ＧａＡｓ表面の酸化の影響が除去でき、均一でかつ厚い
Ｎ+型ＩｎＧａＡｓ層の再成長が可能である。従って接
触抵抗が低減でき、かつ接触抵抗の基板面内均一性やロ
ット間均一性も向上する。
【００２３】また、例えばＩｎＧａＡｓ層のような、第
２の元素を含む半導体層を基板上に最初に形成する方法
においては、分子線エピタキシー（ＭＢＥ）法や有機金
属気相成長（ＭＯＶＰＥ）法などにより、ＩｎＧａＡｓ
層の厚さやＩｎＡｓ混晶比を自由に設計でき、傾斜組成
層の形成も容易である。従って、熱処理後に形成される
Ｎ+型ＩｎＧａＡｓ再成長層とＧａＡｓ基板あるいは金
属との間のエネルギー障壁を小さくするようにＩｎＧａ
Ａｓ層の構造を最適化し、接触抵抗を低減することが可
能である。また、ＩｎＡｓ混晶比の高いＩｎＧａＡｓ層
を成長しなくても低い接触抵抗が得られるため、ＩｎＡ
ｓ混晶比の高いＩｎＧａＡｓ層によって生じる問題を回
避できる。
２の元素を含む半導体層を基板上に最初に形成する方法
においては、分子線エピタキシー（ＭＢＥ）法や有機金
属気相成長（ＭＯＶＰＥ）法などにより、ＩｎＧａＡｓ
層の厚さやＩｎＡｓ混晶比を自由に設計でき、傾斜組成
層の形成も容易である。従って、熱処理後に形成される
Ｎ+型ＩｎＧａＡｓ再成長層とＧａＡｓ基板あるいは金
属との間のエネルギー障壁を小さくするようにＩｎＧａ
Ａｓ層の構造を最適化し、接触抵抗を低減することが可
能である。また、ＩｎＡｓ混晶比の高いＩｎＧａＡｓ層
を成長しなくても低い接触抵抗が得られるため、ＩｎＡ
ｓ混晶比の高いＩｎＧａＡｓ層によって生じる問題を回
避できる。
【００２４】さらに、第２の元素を含む半導体層として
ＩｎＧａＡｓ層を基板上のオーミック電極形成領域に選
択的に形成する方法においては、ゲート電極形成部分な
どの不要なＩｎＧａＡｓ層を除去する工程が不要にな
る。従って、ドライエッチングを用いる必要が無いの
で、より接触抵抗の小さいＩｎＡｓ混晶比の大きいＩｎ
ＧａＡｓ層を形成することが許容される。この場合、Ｇ
ａＡｓ基板との格子定数差が大きいためにＩｎＧａＡｓ
層に表面荒れが生じるが、表面のＩｎＧａＡｓがＮｉお
よびＧｅと合金化し、表面がＮｉＧｅ合金で覆われて平
坦になるため問題とはならない。
ＩｎＧａＡｓ層を基板上のオーミック電極形成領域に選
択的に形成する方法においては、ゲート電極形成部分な
どの不要なＩｎＧａＡｓ層を除去する工程が不要にな
る。従って、ドライエッチングを用いる必要が無いの
で、より接触抵抗の小さいＩｎＡｓ混晶比の大きいＩｎ
ＧａＡｓ層を形成することが許容される。この場合、Ｇ
ａＡｓ基板との格子定数差が大きいためにＩｎＧａＡｓ
層に表面荒れが生じるが、表面のＩｎＧａＡｓがＮｉお
よびＧｅと合金化し、表面がＮｉＧｅ合金で覆われて平
坦になるため問題とはならない。
【００２５】
［実施例１］本発明の第１の実施例について、図を参照
して説明する。図１（ａ）〜（ｄ）は第１の元素、第２
の元素、第３の元素をそれぞれＧｅ、Ｉｎ、Ｎｉとし、
還元性ガスを水素とした場合の実施例を説明するため
の、製造工程順に示した図である。
して説明する。図１（ａ）〜（ｄ）は第１の元素、第２
の元素、第３の元素をそれぞれＧｅ、Ｉｎ、Ｎｉとし、
還元性ガスを水素とした場合の実施例を説明するため
の、製造工程順に示した図である。
【００２６】はじめに図１（ａ）に示すように、半絶縁
性ＧａＡｓ基板１上にＭＢＥ法やＭＯＶＰＥ法などによ
り成長したＮ型ＧａＡｓ層２上に、フォトリソグラフィ
ー法によりオーミック電極形成部分のフォトレジストパ
タン３を形成する。
性ＧａＡｓ基板１上にＭＢＥ法やＭＯＶＰＥ法などによ
り成長したＮ型ＧａＡｓ層２上に、フォトリソグラフィ
ー法によりオーミック電極形成部分のフォトレジストパ
タン３を形成する。
【００２７】次に図１（ｂ）に示すように、Ｎ型ＧａＡ
ｓ層２の表面のＧａＡｓ酸化物や汚染物を燐酸などの酸
処理により除去した後、真空蒸着法やスパッタ法などに
よりＮｉ薄膜４、Ｉｎ薄膜５、Ｇｅ薄膜６の順に堆積す
る。各薄膜の厚さはそれぞれ７５ｎｍ、６ｎｍ、１００
ｎｍとする。
ｓ層２の表面のＧａＡｓ酸化物や汚染物を燐酸などの酸
処理により除去した後、真空蒸着法やスパッタ法などに
よりＮｉ薄膜４、Ｉｎ薄膜５、Ｇｅ薄膜６の順に堆積す
る。各薄膜の厚さはそれぞれ７５ｎｍ、６ｎｍ、１００
ｎｍとする。
【００２８】次に図１（ｃ）に示すように、有機溶剤で
フォトレジスト３を除去することにより不要な金属膜を
リフトオフし、オーミック電極パタンを形成する。
フォトレジスト３を除去することにより不要な金属膜を
リフトオフし、オーミック電極パタンを形成する。
【００２９】次に図１（ｄ）に示すように、ランプアニ
ール法（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉ
ｎｇ（ＲＴＡ）法ともいう）により熱処理を行う。雰囲
気ガスとして水素ガスを用いて、６００℃で５秒間行
う。この熱処理は通常の電気炉によって行ってもよい。
熱処理により、Ｎ型ＧａＡｓ層２内にＧｅが拡散してＮ
+型ＧａＡｓ再成長層７が形成され、さらにＩｎとＮ+型
ＧａＡｓ層との反応によりＮ+型ＩｎＧａＡｓ再成長層
８が形成される。その上にＮｉＧｅ合金層９が形成され
る。このようにしてオーミック電極が形成される。この
オーミック電極において得られた接触抵抗は０．３Ωｍ
ｍと低く、４００℃で１時間保管しても変化は見られな
い。また、接触抵抗の基板面内均一性やロット間均一性
も良好である。
ール法（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉ
ｎｇ（ＲＴＡ）法ともいう）により熱処理を行う。雰囲
気ガスとして水素ガスを用いて、６００℃で５秒間行
う。この熱処理は通常の電気炉によって行ってもよい。
熱処理により、Ｎ型ＧａＡｓ層２内にＧｅが拡散してＮ
+型ＧａＡｓ再成長層７が形成され、さらにＩｎとＮ+型
ＧａＡｓ層との反応によりＮ+型ＩｎＧａＡｓ再成長層
８が形成される。その上にＮｉＧｅ合金層９が形成され
る。このようにしてオーミック電極が形成される。この
オーミック電極において得られた接触抵抗は０．３Ωｍ
ｍと低く、４００℃で１時間保管しても変化は見られな
い。また、接触抵抗の基板面内均一性やロット間均一性
も良好である。
【００３０】本実施例においては、Ｎｉ／Ｉｎ／Ｇｅ積
層膜を用いたが、ＮｉとＩｎを同時に蒸着したＮｉ−Ｉ
ｎ膜／Ｇｅ膜の積層膜や、Ｎｉ／Ｉｎ／Ｎｉ／Ｉｎ／Ｎ
ｉ／Ｇｅ多層膜などを用いても良い。その場合にはＮｉ
／Ｉｎ／Ｇｅ積層膜のようにＩｎが島状に堆積されるこ
とが無く均一なＩｎ層が形成される。従って、より均一
なＮ+型ＩｎＧａＡｓ再成長層８が形成され、さらに低
い接触抵抗が得られる。
層膜を用いたが、ＮｉとＩｎを同時に蒸着したＮｉ−Ｉ
ｎ膜／Ｇｅ膜の積層膜や、Ｎｉ／Ｉｎ／Ｎｉ／Ｉｎ／Ｎ
ｉ／Ｇｅ多層膜などを用いても良い。その場合にはＮｉ
／Ｉｎ／Ｇｅ積層膜のようにＩｎが島状に堆積されるこ
とが無く均一なＩｎ層が形成される。従って、より均一
なＮ+型ＩｎＧａＡｓ再成長層８が形成され、さらに低
い接触抵抗が得られる。
【００３１】［実施例２］次に本発明の第２の実施例に
ついて、図を参照して説明する。図２（ａ）〜（ｆ）
は、第１の元素、第２の元素、第３の元素をそれぞれＧ
ｅ、Ｉｎ、Ｎｉとし、第２の元素を含む半導体層をＮ型
ＩｎＧａＡｓ層とし、還元性ガスを水素とした場合の実
施例を製造工程順に示した図である。
ついて、図を参照して説明する。図２（ａ）〜（ｆ）
は、第１の元素、第２の元素、第３の元素をそれぞれＧ
ｅ、Ｉｎ、Ｎｉとし、第２の元素を含む半導体層をＮ型
ＩｎＧａＡｓ層とし、還元性ガスを水素とした場合の実
施例を製造工程順に示した図である。
【００３２】はじめに図２（ａ）に示すように、半絶縁
性ＧａＡｓ基板１上にＭＢＥ法やＭＯＶＰＥ法などによ
り、Ｎ型ＧａＡｓ層２およびＮ型ＩｎＧａＡｓ層１０を
成長する。Ｎ型ＩｎＧａＡｓ層１０の厚さを１０ｎｍと
し、ＧａＡｓ基板側から表面側へＩｎＡｓ混晶比を０か
ら０．３に増加させた傾斜組成層とする。Ｓｉのドーピ
ング濃度は、３×１０18ｃｍ-3とする。
性ＧａＡｓ基板１上にＭＢＥ法やＭＯＶＰＥ法などによ
り、Ｎ型ＧａＡｓ層２およびＮ型ＩｎＧａＡｓ層１０を
成長する。Ｎ型ＩｎＧａＡｓ層１０の厚さを１０ｎｍと
し、ＧａＡｓ基板側から表面側へＩｎＡｓ混晶比を０か
ら０．３に増加させた傾斜組成層とする。Ｓｉのドーピ
ング濃度は、３×１０18ｃｍ-3とする。
【００３３】次に図２（ｂ）に示すように、フォトリソ
グラフィー法とＢＣｌ3／ＳＦ6混合ガスを用いたドライ
エッチング法により、オーミック電極形成部分以外の不
要なＮ型ＩｎＧａＡｓ層を除去する。
グラフィー法とＢＣｌ3／ＳＦ6混合ガスを用いたドライ
エッチング法により、オーミック電極形成部分以外の不
要なＮ型ＩｎＧａＡｓ層を除去する。
【００３４】次に図２（ｃ）に示すように、フォトリソ
グラフィー法によりオーミック電極形成部分のフォトレ
ジストパタン３を形成する。
グラフィー法によりオーミック電極形成部分のフォトレ
ジストパタン３を形成する。
【００３５】次に図２（ｄ）に示すように、Ｎ型ＩｎＧ
ａＡｓ層１０の表面のＩｎＧａＡｓ酸化物や汚染物を燐
酸などの酸処理により除去した後、真空蒸着法やスパッ
タ法などによりＮｉ薄膜４、Ｉｎ薄膜５、Ｇｅ薄膜６の
順に堆積する。各薄膜の厚さはそれぞれ７５ｎｍ、６ｎ
ｍ、１００ｎｍとする。
ａＡｓ層１０の表面のＩｎＧａＡｓ酸化物や汚染物を燐
酸などの酸処理により除去した後、真空蒸着法やスパッ
タ法などによりＮｉ薄膜４、Ｉｎ薄膜５、Ｇｅ薄膜６の
順に堆積する。各薄膜の厚さはそれぞれ７５ｎｍ、６ｎ
ｍ、１００ｎｍとする。
【００３６】次に図２（ｅ）に示すように、有機溶剤で
フォトレジスト３を除去することにより不要な金属膜を
リフトオフし、オーミック電極パタンを形成する。
フォトレジスト３を除去することにより不要な金属膜を
リフトオフし、オーミック電極パタンを形成する。
【００３７】次に図２（ｆ）に示すように、雰囲気ガス
として水素ガスを用いたＲＴＡ法により６００℃で５秒
間熱処理を行う。この熱処理は通常の電気炉によって行
ってもよい。熱処理により、Ｎ型ＧａＡｓ層２およびＮ
型ＩｎＧａＡｓ層１０内にＧｅが拡散してＮ+型ＧａＡ
ｓ再成長層７およびＮ+型ＩｎＧａＡｓ再成長層８が形
成される。その上にＮｉＧｅ合金層９が形成される。こ
のようにしてオーミック電極が形成される。このオーミ
ック電極において形成されたＮ+型ＩｎＧａＡｓ再成長
層８は、傾斜組成構造となるため、Ｎ+型ＩｎＧａＡｓ
再成長層８とＮ+型ＧａＡｓ再成長層７あるいはＮｉＧ
ｅ合金層９との間のエネルギー障壁が小さくなる。従っ
て、第１の実施例よりもさらに低い接触抵抗が得られ、
かつ耐熱性が低下することがない。さらに、Ｎ型ＩｎＧ
ａＡｓ層１０のＩｎＡｓ混晶比が低いため、従来の方法
によるＩｎＡｓ混晶比の高いＩｎＧａＡｓ層による問題
を回避することができる。
として水素ガスを用いたＲＴＡ法により６００℃で５秒
間熱処理を行う。この熱処理は通常の電気炉によって行
ってもよい。熱処理により、Ｎ型ＧａＡｓ層２およびＮ
型ＩｎＧａＡｓ層１０内にＧｅが拡散してＮ+型ＧａＡ
ｓ再成長層７およびＮ+型ＩｎＧａＡｓ再成長層８が形
成される。その上にＮｉＧｅ合金層９が形成される。こ
のようにしてオーミック電極が形成される。このオーミ
ック電極において形成されたＮ+型ＩｎＧａＡｓ再成長
層８は、傾斜組成構造となるため、Ｎ+型ＩｎＧａＡｓ
再成長層８とＮ+型ＧａＡｓ再成長層７あるいはＮｉＧ
ｅ合金層９との間のエネルギー障壁が小さくなる。従っ
て、第１の実施例よりもさらに低い接触抵抗が得られ、
かつ耐熱性が低下することがない。さらに、Ｎ型ＩｎＧ
ａＡｓ層１０のＩｎＡｓ混晶比が低いため、従来の方法
によるＩｎＡｓ混晶比の高いＩｎＧａＡｓ層による問題
を回避することができる。
【００３８】本実施例においては、Ｎ型ＩｎＧａＡｓ層
１０として、傾斜組成層を用いたが、ＩｎＡｓ混晶比は
一定でもよい。また、Ｉｎ0.1Ｇａ0.9Ａｓ／Ｉｎ0.2Ｇ
ａ0.8Ａｓ／Ｉｎ0.3Ｇａ0.7Ａｓのような多層構造でも
よい。
１０として、傾斜組成層を用いたが、ＩｎＡｓ混晶比は
一定でもよい。また、Ｉｎ0.1Ｇａ0.9Ａｓ／Ｉｎ0.2Ｇ
ａ0.8Ａｓ／Ｉｎ0.3Ｇａ0.7Ａｓのような多層構造でも
よい。
【００３９】また金属膜としてＮｉ薄膜とＩｎ薄膜とＧ
ｅ薄膜を用いたが、Ｎｉ薄膜とＧｅ薄膜のみでもよい。
ｅ薄膜を用いたが、Ｎｉ薄膜とＧｅ薄膜のみでもよい。
【００４０】［実施例３］次に本発明の第３の実施例に
ついて、図を参照して説明する。図３（ａ）〜（ｆ）
は、第１の元素、第２の元素、第３の元素をそれぞれＧ
ｅ、Ｉｎ、Ｎｉとし、第２の元素を含む半導体層をＮ型
ＩｎＧａＡｓ選択成長層とし、還元性ガスを水素とした
場合の実施例を製造工程順に示した図である。
ついて、図を参照して説明する。図３（ａ）〜（ｆ）
は、第１の元素、第２の元素、第３の元素をそれぞれＧ
ｅ、Ｉｎ、Ｎｉとし、第２の元素を含む半導体層をＮ型
ＩｎＧａＡｓ選択成長層とし、還元性ガスを水素とした
場合の実施例を製造工程順に示した図である。
【００４１】はじめに図３（ａ）に示すように、半絶縁
性ＧａＡｓ基板１上にＭＢＥ法やＭＯＶＰＥ法などによ
り成長したＮ型ＧａＡｓ層２上に、化学的気相成長法に
よりＳｉＯ2膜１１を成長する。フォトリソグラフィー
法とＣＦ4を用いたドライエッチング法により、オーミ
ック電極形成部分のＳｉＯ2膜１１に開口部分を形成す
る。
性ＧａＡｓ基板１上にＭＢＥ法やＭＯＶＰＥ法などによ
り成長したＮ型ＧａＡｓ層２上に、化学的気相成長法に
よりＳｉＯ2膜１１を成長する。フォトリソグラフィー
法とＣＦ4を用いたドライエッチング法により、オーミ
ック電極形成部分のＳｉＯ2膜１１に開口部分を形成す
る。
【００４２】次に図３（ｂ）に示すように、有機金属分
子線エピタキシー（ＭＯＭＢＥ）法により、ＳｉＯ2膜
開口部分のＮ型ＧａＡｓ層２上のみにＮ型ＩｎＧａＡｓ
選択成長層１２を形成する。ＭＯＭＢＥ法においては、
Ｇａ原料としてトリエチルガリウム、Ｉｎ原料としてト
リメチルインジウム、Ａｓ原料として金属砒素、Ｎ型ド
ーパントとしてジシランを用いることにより、例えば基
板温度５００℃において、容易にＮ型ＩｎＧａＡｓ選択
成長層１２を形成することができる。Ｎ型ＩｎＧａＡｓ
層１２の厚さは１０ｎｍとし、ＧａＡｓ基板側から表面
側へＩｎＡｓ混晶比を０から０．３に増加させた傾斜組
成層とする。Ｓｉのドーピング濃度は、３×１０18ｃｍ
-3とする。
子線エピタキシー（ＭＯＭＢＥ）法により、ＳｉＯ2膜
開口部分のＮ型ＧａＡｓ層２上のみにＮ型ＩｎＧａＡｓ
選択成長層１２を形成する。ＭＯＭＢＥ法においては、
Ｇａ原料としてトリエチルガリウム、Ｉｎ原料としてト
リメチルインジウム、Ａｓ原料として金属砒素、Ｎ型ド
ーパントとしてジシランを用いることにより、例えば基
板温度５００℃において、容易にＮ型ＩｎＧａＡｓ選択
成長層１２を形成することができる。Ｎ型ＩｎＧａＡｓ
層１２の厚さは１０ｎｍとし、ＧａＡｓ基板側から表面
側へＩｎＡｓ混晶比を０から０．３に増加させた傾斜組
成層とする。Ｓｉのドーピング濃度は、３×１０18ｃｍ
-3とする。
【００４３】次に図３（ｃ）に示すように、フォトリソ
グラフィー法により、オーミック電極形成部分のフォト
レジストパタン３を形成する。
グラフィー法により、オーミック電極形成部分のフォト
レジストパタン３を形成する。
【００４４】次に図３（ｄ）に示すように、Ｎ型ＩｎＧ
ａＡｓ選択成長層１２の表面のＩｎＧａＡｓ酸化物や汚
染物を燐酸などの酸処理により除去した後、真空蒸着法
やスパッタ法などによりＮｉ薄膜４、Ｉｎ薄膜５、Ｇｅ
薄膜６の順に堆積する。各薄膜の厚さはそれぞれ７５ｎ
ｍ、６ｎｍ、１００ｎｍとする。
ａＡｓ選択成長層１２の表面のＩｎＧａＡｓ酸化物や汚
染物を燐酸などの酸処理により除去した後、真空蒸着法
やスパッタ法などによりＮｉ薄膜４、Ｉｎ薄膜５、Ｇｅ
薄膜６の順に堆積する。各薄膜の厚さはそれぞれ７５ｎ
ｍ、６ｎｍ、１００ｎｍとする。
【００４５】次に図３（ｅ）に示すように、有機溶剤で
フォトレジスト３を除去することにより不要な金属膜を
リフトオフし、オーミック電極パタンを形成する。
フォトレジスト３を除去することにより不要な金属膜を
リフトオフし、オーミック電極パタンを形成する。
【００４６】次に図３（ｆ）に示すように、雰囲気ガス
として水素ガスを用いたＲＴＡ法により、６００℃で５
秒間熱処理を行う。この熱処理は通常の電気炉によって
行ってもよい。熱処理により、Ｎ型ＧａＡｓ層２および
Ｎ型ＩｎＧａＡｓ選択成長層１２内にＧｅが拡散してＮ
+型ＧａＡｓ再成長層７およびＮ+型ＩｎＧａＡｓ再成長
層８が形成される。その上にＮｉＧｅ合金層９が形成さ
れる。このようにしてオーミック電極が形成される。Ｓ
ｉＯ2膜１１は不要ならば弗酸などにより除去する。
として水素ガスを用いたＲＴＡ法により、６００℃で５
秒間熱処理を行う。この熱処理は通常の電気炉によって
行ってもよい。熱処理により、Ｎ型ＧａＡｓ層２および
Ｎ型ＩｎＧａＡｓ選択成長層１２内にＧｅが拡散してＮ
+型ＧａＡｓ再成長層７およびＮ+型ＩｎＧａＡｓ再成長
層８が形成される。その上にＮｉＧｅ合金層９が形成さ
れる。このようにしてオーミック電極が形成される。Ｓ
ｉＯ2膜１１は不要ならば弗酸などにより除去する。
【００４７】このオーミック電極において形成されたＮ
+型ＩｎＧａＡｓ再成長層８は、傾斜組成構造となるた
め、Ｎ+型ＩｎＧａＡｓ再成長層８とＮ+型ＧａＡｓ再成
長層７あるいはＮｉＧｅ合金層９との間のエネルギー障
壁が小さくなる。従って、第１の実施例よりもさらに低
い接触抵抗が得られ、かつ耐熱性が低下することがな
い。また、ゲート電極形成部分などの不要なＩｎＧａＡ
ｓ層を除去する工程が不要になるため、Ｎ型ＩｎＧａＡ
ｓ選択成長層１２のＩｎＡｓ混晶比をさらに大きくする
ことが可能であり、さらに接触抵抗を下げることができ
る。この場合、ＧａＡｓ基板との格子定数差が大きいた
めにＮ型ＩｎＧａＡｓ選択成長層に表面荒れが生じる
が、表面のＩｎＧａＡｓがＮｉおよびＧｅと合金化する
ため問題とはならない。
+型ＩｎＧａＡｓ再成長層８は、傾斜組成構造となるた
め、Ｎ+型ＩｎＧａＡｓ再成長層８とＮ+型ＧａＡｓ再成
長層７あるいはＮｉＧｅ合金層９との間のエネルギー障
壁が小さくなる。従って、第１の実施例よりもさらに低
い接触抵抗が得られ、かつ耐熱性が低下することがな
い。また、ゲート電極形成部分などの不要なＩｎＧａＡ
ｓ層を除去する工程が不要になるため、Ｎ型ＩｎＧａＡ
ｓ選択成長層１２のＩｎＡｓ混晶比をさらに大きくする
ことが可能であり、さらに接触抵抗を下げることができ
る。この場合、ＧａＡｓ基板との格子定数差が大きいた
めにＮ型ＩｎＧａＡｓ選択成長層に表面荒れが生じる
が、表面のＩｎＧａＡｓがＮｉおよびＧｅと合金化する
ため問題とはならない。
【００４８】本実施例においては、Ｎ型ＩｎＧａＡｓ選
択成長層１２をＭＯＭＢＥ法により形成したが、ＭＯＶ
ＰＥ法においても容易に形成できる。また、Ｎ型ＩｎＧ
ａＡｓ選択成長層１２として、傾斜組成層を用いたが、
ＩｎＡｓ混晶比は一定でもよい。また、Ｉｎ0.1Ｇａ0.9
Ａｓ／Ｉｎ0.2Ｇａ0.8Ａｓ／Ｉｎ0.3Ｇａ0.7Ａｓのよう
な多層構造でもよい。また金属膜としてＮｉ薄膜とＩｎ
薄膜とＧｅ薄膜を用いたが、Ｎｉ薄膜とＧｅ薄膜のみで
もよい。
択成長層１２をＭＯＭＢＥ法により形成したが、ＭＯＶ
ＰＥ法においても容易に形成できる。また、Ｎ型ＩｎＧ
ａＡｓ選択成長層１２として、傾斜組成層を用いたが、
ＩｎＡｓ混晶比は一定でもよい。また、Ｉｎ0.1Ｇａ0.9
Ａｓ／Ｉｎ0.2Ｇａ0.8Ａｓ／Ｉｎ0.3Ｇａ0.7Ａｓのよう
な多層構造でもよい。また金属膜としてＮｉ薄膜とＩｎ
薄膜とＧｅ薄膜を用いたが、Ｎｉ薄膜とＧｅ薄膜のみで
もよい。
【００４９】［実施例４］次に本発明の第４の実施例に
ついて、図を参照して説明する。図４は、本発明の製造
方法で作成したオーミック電極を有する金属・半導体電
界効果トランジスタ（ＭＥＳＦＥＴ）を示す断面図であ
る。
ついて、図を参照して説明する。図４は、本発明の製造
方法で作成したオーミック電極を有する金属・半導体電
界効果トランジスタ（ＭＥＳＦＥＴ）を示す断面図であ
る。
【００５０】半絶縁性ＧａＡｓ基板１上にＮ型ＧａＡｓ
層２が形成され、その上にソース・ドレイン電極１３お
よびゲート電極１４が形成されている。Ｎ型ＧａＡｓ層
２は、Ｓｉのイオン注入法、ＭＢＥ法、ＭＯＶＰＥ法な
どにより形成される。ソース・ドレイン電極１３の形成
には、第１、第２あるいは第３の実施例に示したオーミ
ック電極の製造方法のどの方法を用いてもよい。ゲート
電極１４はＴｉ／Ｐｔ／Ａｕ多層膜やＷＳｉ膜などを用
い、リソグラフィー法、蒸着法あるいはスパッタ法、リ
フトオフ法あるいはドライエッチング法などを組み合わ
せることにより形成できる。本実施例において、低接触
抵抗かつ高耐熱性オーミック電極が歩留まり良く製造で
きるので、ＭＥＳＦＥＴの高性能化、高信頼化および歩
留まりの向上が可能になる。
層２が形成され、その上にソース・ドレイン電極１３お
よびゲート電極１４が形成されている。Ｎ型ＧａＡｓ層
２は、Ｓｉのイオン注入法、ＭＢＥ法、ＭＯＶＰＥ法な
どにより形成される。ソース・ドレイン電極１３の形成
には、第１、第２あるいは第３の実施例に示したオーミ
ック電極の製造方法のどの方法を用いてもよい。ゲート
電極１４はＴｉ／Ｐｔ／Ａｕ多層膜やＷＳｉ膜などを用
い、リソグラフィー法、蒸着法あるいはスパッタ法、リ
フトオフ法あるいはドライエッチング法などを組み合わ
せることにより形成できる。本実施例において、低接触
抵抗かつ高耐熱性オーミック電極が歩留まり良く製造で
きるので、ＭＥＳＦＥＴの高性能化、高信頼化および歩
留まりの向上が可能になる。
【００５１】［実施例５］次に本発明の第５の実施例に
ついて、図を参照して説明する。図５は、本発明の製造
方法で作成したオーミック電極を有するヘテロ接合電界
効果トランジスタ（ＨＪＦＥＴ）を示す断面図である。
半絶縁性ＧａＡｓ基板１上にノンドープＩｎＧａＡｓチ
ャネル層１５およびＮ型ＡｌＧａＡｓ電子供給層１６が
形成され、その上にゲート電極１４が形成されている。
また、ソース・ドレイン電極領域においては、ソース抵
抗低減のためＮ型ＡｌＧａＡｓ電子供給層１６上にＮ+
型ＧａＡｓキャップ層１７が形成され、その上にソース
・ドレイン電極１３が形成されている。
ついて、図を参照して説明する。図５は、本発明の製造
方法で作成したオーミック電極を有するヘテロ接合電界
効果トランジスタ（ＨＪＦＥＴ）を示す断面図である。
半絶縁性ＧａＡｓ基板１上にノンドープＩｎＧａＡｓチ
ャネル層１５およびＮ型ＡｌＧａＡｓ電子供給層１６が
形成され、その上にゲート電極１４が形成されている。
また、ソース・ドレイン電極領域においては、ソース抵
抗低減のためＮ型ＡｌＧａＡｓ電子供給層１６上にＮ+
型ＧａＡｓキャップ層１７が形成され、その上にソース
・ドレイン電極１３が形成されている。
【００５２】ノンドープＩｎＧａＡｓチャネル層１５お
よびＮ型ＡｌＧａＡｓ電子供給層１６はＭＢＥ法やＭＯ
ＶＰＥ法などにより形成できる。Ｎ+型ＧａＡｓキャッ
プ層１７は、ＭＢＥ法やＭＯＶＰＥ法で成長後にゲート
電極形成部分をエッチングする方法や、ＭＯＭＢＥ法や
ＭＯＶＰＥ法によりソース・ドレイン領域のみに選択成
長する方法により形成できる。
よびＮ型ＡｌＧａＡｓ電子供給層１６はＭＢＥ法やＭＯ
ＶＰＥ法などにより形成できる。Ｎ+型ＧａＡｓキャッ
プ層１７は、ＭＢＥ法やＭＯＶＰＥ法で成長後にゲート
電極形成部分をエッチングする方法や、ＭＯＭＢＥ法や
ＭＯＶＰＥ法によりソース・ドレイン領域のみに選択成
長する方法により形成できる。
【００５３】ソース・ドレイン電極１３の形成には、第
１、第２あるいは第３の実施例に示したオーミック電極
の製造方法のどの方法を用いてもよい。ゲート電極１４
はＴｉ／Ｐｔ／Ａｕ多層膜やＷＳｉ膜などを用い、リソ
グラフィー法、蒸着法あるいはスパッタ法、リフトオフ
法あるいはドライエッチング法などを組み合わせること
により形成できる。本実施例において、低接触抵抗かつ
高耐熱性オーミック電極が歩留まり良く製造できるの
で、ＨＪＦＥＴの高性能化や高信頼化や歩留まりの向上
が可能になる。
１、第２あるいは第３の実施例に示したオーミック電極
の製造方法のどの方法を用いてもよい。ゲート電極１４
はＴｉ／Ｐｔ／Ａｕ多層膜やＷＳｉ膜などを用い、リソ
グラフィー法、蒸着法あるいはスパッタ法、リフトオフ
法あるいはドライエッチング法などを組み合わせること
により形成できる。本実施例において、低接触抵抗かつ
高耐熱性オーミック電極が歩留まり良く製造できるの
で、ＨＪＦＥＴの高性能化や高信頼化や歩留まりの向上
が可能になる。
【００５４】［実施例６］次に本発明の第６の実施例に
ついて、図を参照して説明する。図６は、本発明の製造
方法で作成したオーミック電極を有するヘテロ接合バイ
ポーラトランジスタ（ＨＢＴ）を示す断面図である。半
絶縁性ＧａＡｓ基板１上にＮ+型ＧａＡｓサブコレクタ
層１８、Ｎ-型ＧａＡｓコレクタ層１９、Ｐ+型ＧａＡｓ
ベース層２０、Ｎ型ＡｌＧａＡｓエミッタ層２１、Ｎ+
型ＧａＡｓエミッタキャップ層２２が、ＭＢＥ法やＭＯ
ＶＰＥ法などにより形成されている。コレクタ電極２
３、ベース電極２４、エミッタ電極２５は、それぞれ、
Ｎ+型ＧａＡｓサブコレクタ層１８、Ｐ+型ＧａＡｓベー
ス層２０、Ｎ+型ＧａＡｓエミッタキャップ層２２上に
形成されている。
ついて、図を参照して説明する。図６は、本発明の製造
方法で作成したオーミック電極を有するヘテロ接合バイ
ポーラトランジスタ（ＨＢＴ）を示す断面図である。半
絶縁性ＧａＡｓ基板１上にＮ+型ＧａＡｓサブコレクタ
層１８、Ｎ-型ＧａＡｓコレクタ層１９、Ｐ+型ＧａＡｓ
ベース層２０、Ｎ型ＡｌＧａＡｓエミッタ層２１、Ｎ+
型ＧａＡｓエミッタキャップ層２２が、ＭＢＥ法やＭＯ
ＶＰＥ法などにより形成されている。コレクタ電極２
３、ベース電極２４、エミッタ電極２５は、それぞれ、
Ｎ+型ＧａＡｓサブコレクタ層１８、Ｐ+型ＧａＡｓベー
ス層２０、Ｎ+型ＧａＡｓエミッタキャップ層２２上に
形成されている。
【００５５】コレクタ電極２３、エミッタ電極２５の形
成には、第１、第２あるいは第３の実施例に示したオー
ミック電極の製造方法のどの方法を用いてもよい。ベー
ス電極２４は、ＡｕＭｎやＰｔ／Ｔｉ／Ｐｔ／Ａｕ多層
膜などをリソグラフィー法、蒸着法、リフトオフ法など
の組み合わせにより堆積し、熱処理により合金化して形
成できる。
成には、第１、第２あるいは第３の実施例に示したオー
ミック電極の製造方法のどの方法を用いてもよい。ベー
ス電極２４は、ＡｕＭｎやＰｔ／Ｔｉ／Ｐｔ／Ａｕ多層
膜などをリソグラフィー法、蒸着法、リフトオフ法など
の組み合わせにより堆積し、熱処理により合金化して形
成できる。
【００５６】本実施例において、低接触抵抗かつ高耐熱
性オーミック電極が歩留まり良く製造でき、ＨＢＴの高
性能化や高信頼化や歩留まりの向上が可能になる。
性オーミック電極が歩留まり良く製造でき、ＨＢＴの高
性能化や高信頼化や歩留まりの向上が可能になる。
【００５７】
【発明の効果】本発明によれば、低接触抵抗かつ高耐熱
性を有するオーミック電極を、基板面内の均一性および
ロット間の均一性良く製造できる。
性を有するオーミック電極を、基板面内の均一性および
ロット間の均一性良く製造できる。
【００５８】また、本発明によれば、従来ＩｎＡｓ混晶
比の高いＩｎＧａＡｓ層を用いたときの問題点を解決
し、表面荒れの問題を生ずることなく低接触抵抗かつ高
耐熱性であるオーミック電極を製造することができる。
比の高いＩｎＧａＡｓ層を用いたときの問題点を解決
し、表面荒れの問題を生ずることなく低接触抵抗かつ高
耐熱性であるオーミック電極を製造することができる。
【００５９】さらに、本発明のオーミック電極の製造方
法を用いることにより、ＭＥＳＦＥＴ、ＨＪＦＥＴ、Ｈ
ＢＴなどのデバイスの高性能化、高信頼化および歩留ま
りの向上が可能である。
法を用いることにより、ＭＥＳＦＥＴ、ＨＪＦＥＴ、Ｈ
ＢＴなどのデバイスの高性能化、高信頼化および歩留ま
りの向上が可能である。
【図１】第１の実施例によるオーミック電極の製造方法
の工程図である。
の工程図である。
【図２】第２の実施例によるオーミック電極の製造方法
の工程図である。
の工程図である。
【図３】第３の実施例によるオーミック電極の製造方法
の工程図である。
の工程図である。
【図４】第４の実施例によるＭＥＳＦＥＴの構造を説明
するための断面図である。
するための断面図である。
【図５】第５の実施例によるＨＪＦＥＴの構造を説明す
るための断面図である。
るための断面図である。
【図６】第６の実施例によるＨＢＴの構造を説明するた
めの断面図である。
めの断面図である。
【図７】従来のオーミック電極の製造方法を示す図であ
る。
る。
【図８】従来のオーミック電極の構造を説明するための
断面図である。
断面図である。
１ 半絶縁性ＧａＡｓ基板 ２ Ｎ型ＧａＡｓ層 ３ フォトレジスト ４ Ｎｉ薄膜 ５ Ｉｎ薄膜 ６ Ｇｅ薄膜 ７ Ｎ+型ＧａＡｓ再成長層 ８ Ｎ+型ＩｎＧａＡｓ再成長層 ９ ＮｉＧｅ合金層 １０ Ｎ型ＩｎＧａＡｓ層 １１ ＳｉＯ2膜 １２ Ｎ型ＩｎＧａＡｓ選択成長層 １３ ソース・ドレイン電極 １４ ゲート電極 １５ ノンドープＩｎＧａＡｓチャネル層 １６ Ｎ型ＡＩＧａＡｓ電子供給層 １７ Ｎ+型ＧａＡｓキャップ層 １８ Ｎ+型ＧａＡｓサブコレクタ層 １９ Ｎ-型ＧａＡｓコレクタ層 ２０ Ｐ+型ＧａＡｓベース層 ２１ Ｎ型ＡＩＧａＡｓエミッタ層 ２２ Ｎ+型ＧａＡｓエミッタキャップ層 ２３ コレクタ電極 ２４ ベース電極 ２５ エミッタ電極 ２６ Ｎ型ＩｎＧａＡｓ傾斜組成層 ２７ Ｎ型ＩｎＡｓ層 ２８ 電極金属
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/778 29/812 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/28 - 21/288 H01L 21/44 - 21/445 H01L 29/40 - 29/51
Claims (8)
- 【請求項１】 ＩＩＩ−Ｖ族化合物半導体基板に対して
Ｎ型不純物となる第１の元素からなる薄膜、およびＩＩ
Ｉ−Ｖ族化合物半導体と金属との間のエネルギー障壁の
高さを低下させる第２の元素と前記第１の元素との反応
により高融点合金を形成する第３の元素からなる薄膜
を、前記ＩＩＩ−Ｖ族化合物半導体基板上に、第２の元
素と第３の元素からなる薄膜を積層し、次に第１の元素
からなる薄膜を積層する工程と、 これらの薄膜が形成されたＩＩＩ−Ｖ族化合物半導体基
板を還元性ガス雰囲気中で熱処理する工程とを有するこ
とを特徴とするオーミック電極の製造方法。 - 【請求項２】 ＩＩＩ−Ｖ族化合物半導体基板上に、Ｉ
ＩＩ−Ｖ族化合物半導体と金属との間のエネルギー障壁
の高さを低下させる第２の元素を含む半導体層を形成す
る工程と、 この半導体層上に、ＩＩＩ−Ｖ族化合物半導体基板に対
してＮ型不純物となる第１の元素からなる薄膜と前記第
１の元素との反応により高融点合金を形成する第３の元
素からなる薄膜とを第３の元素からなる薄膜から順に積
層する工程と、 この半導体層および薄膜が形成されたＩＩＩ−Ｖ族化合
物半導体基板を還元性ガス雰囲気中で熱処理する工程と
を有することを特徴とするオーミック電極の製造方法。 - 【請求項３】 前記第２の元素を含む前記の半導体層
を、オーミック電極形成領域に選択的に形成することを
特徴とする請求項２記載のオーミック電極の製造方法。 - 【請求項４】 前記第１の元素がＧｅまたはＳｉであ
り、前記第２の元素がＩｎであり、前記第３の元素がＮ
ｉまたはＰｄであることを特徴とする請求項１〜３のい
ずれかに記載のオーミック電極の製造方法。 - 【請求項５】 前記還元性ガスが水素である請求項１〜
４のいずれかに記載のオーミック電極の製造方法。 - 【請求項６】 請求項１〜５のいずれかに記載のオーミ
ック電極の製造方法を１工程として含む金属・半導体電
界効果トランジスタの製造方法。 - 【請求項７】 請求項１〜５のいずれかに記載のオーミ
ック電極の製造方法を１工程として含むヘテロ接合電界
効果トランジスタの製造方法。 - 【請求項８】 請求項１〜５のいずれかに記載のオーミ
ック電極の製造方法を１工程として含むヘテロ接合バイ
ポーラトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29517496A JP2904156B2 (ja) | 1996-11-07 | 1996-11-07 | オーミック電極の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29517496A JP2904156B2 (ja) | 1996-11-07 | 1996-11-07 | オーミック電極の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10144622A JPH10144622A (ja) | 1998-05-29 |
| JP2904156B2 true JP2904156B2 (ja) | 1999-06-14 |
Family
ID=17817194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29517496A Expired - Fee Related JP2904156B2 (ja) | 1996-11-07 | 1996-11-07 | オーミック電極の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2904156B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6392262B1 (en) | 1999-01-28 | 2002-05-21 | Nec Corporation | Compound semiconductor device having low-resistive ohmic contact electrode and process for producing ohmic electrode |
| JP4895520B2 (ja) * | 2005-03-28 | 2012-03-14 | 日本電信電話株式会社 | ショットキーダイオードおよびその製造方法 |
-
1996
- 1996-11-07 JP JP29517496A patent/JP2904156B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10144622A (ja) | 1998-05-29 |
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