JP2903175B2

JP2903175B2 - 画像処理装置

Info

Publication number: JP2903175B2
Application number: JP2163667A
Authority: JP
Inventors: 政良白石; 徹有賀
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 1990-06-21
Filing date: 1990-06-21
Publication date: 1999-06-07
Anticipated expiration: 2014-06-07
Also published as: JPH0454569A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、イメージスキャナ，プリンタ，複写機等の
画像機器に用いられる画像処理装置に関し、特にカラー
画像を扱う画像処理装置に関す。

〔従来の技術〕

従来、２次元で構成されるカラー画像データを扱う画
像処理装置においては、扱われるデータ形式としてイメ
ージスキャナでは線順次データが、プリンタや複写機で
は面順次データが多用されている。例えば、Ｒ（赤）、
Ｇ（緑）、Ｂ（青）の３原色に色分解された入力データ
を例とすると、点順次データでは第28図に、線順次デー
タでは第29図に、面順次データでは第30図に示すような
データ配列となり、主走査方向に関しては点順次データ
では２画素おきに、線順次データ及び面順次データでは
全画素が同色データとなり、また、副走査方向に関して
は点順次データ及び面順次データでは全ラインが、線順
次データでは２ラインおきに同色データとなる。この様
にデータ形式によりデータの配列が異なり、この為それ
ぞれデータ形式に応じて特定の画像処理回路が構成され
ている。

〔発明が解決しようとする課題〕

上記のような従来の技術では、画像処理装置の汎用性
が乏しく、データ形式の異なる他の装置との接続が困難
であった。例えば、データ形式として線順次が多用され
るイメージスキャナで用いられる画像処理装置は、面順
次データが多用されているプリンタや複写機では用いる
ことが出来ず、面順次データの扱える画像処理装置を用
意しなければならなかった。

そこで本発明は複数のデータ形式に対応できる画像処
理装置を提供することを目的とする。

〔課題を解決するための手段〕

上記の問題点を解決するために、本発明においては、
下記の構成を有している。

２次元で構成されるカラー画像データの画素領域（領
域をＮ×M;N、Ｍ≧１）に注目して演算処理を行なう画
像処理装置において、入力された画像データに注目して
画像処理が行なわれる場合（これを以下Ｎ＋Ｍ＝２の場
合という）には、本発明の画像処理装置は次の構成とな
る。すなわち、入力画素データに関連する画像データあ
るいは係数データのいずれか一方のデータを記憶するデ
ータ記憶手段と、前記入力画素データが点順次、線順
次、あるいは面順次のいずれであるかを示すデータ形式
信号と１ラインのデータ範囲を示すライン信号と前記入
力画素データと同期するクロック信号とに基づいて、前
記データ記憶手段に対して前記入力画素データのデータ
形式に対応したアドレス信号を発生する制御手段と、前
記入力画素データの少なくともある一色のデータに、前
記データ記憶手段から読み出された前記画像データある
いは係数データの前記一色に対応するデータを用いて所
望の演算処理を施し出力データとして出力するととも
に、前記所望の演算処理に応じて、前記読み出されたい
ずれか一方のデータに対応するデータを前記データ記憶
手段にメモリデータとして出力する演算処理手段とから
なる。

また、Ｎ＋Ｍ＝２の場合でも、データ記憶手段に予め
格納したデータ等を画像処理に使用し、それを更新する
必要のない画像処理においては、本発明の画像処理装置
は、入力画素データに関連する予め入力された係数デー
タを記憶するデータ記憶手段と、前記入力画素データが
点順次、線順次、あるいは面順次のいずれであるかを示
すデータ形式信号と１ラインのデータ範囲を示すライン
信号と前記入力画素データと同期するクロック信号とに
基づいて、前記データ記憶手段に対して前記入力画素デ
ータのデータ形式に対応したアドレス信号を発生する制
御手段と、前記入力画素データの少なくともある一色の
データに、前記データ記憶手段から読み出された前記係
数データの前記一色に対応するデータを用いて所望の演
算処理を施し出力する演算処理手段とから構成される。

一方、２次元で構成されるカラー画像データの画素領
域における注目画素及び該注目画素の周辺画素のデータ
を用いて演算処理を行う場合（以下、Ｎ＋Ｍ＞２の場合
という）には、本発明の画像処理装置の構成は以下のよ
うになる。

すなわち、入力画素データに関連する画像データある
いは係数データのいずれか一方のデータを記憶するデー
タ記憶手段と、前記入力画素データが点順次、線順次、
あるいは面順次のいずれであるかを示すデータ形式信号
と１ラインのデータ範囲を示すライン信号と前記入力画
素データと同期するクロック信号とに基づいて、前記デ
ータ記憶手段に対して前記入力画素データのデータ形式
に対応したアドレス信号を発生する制御手段と、前記デ
ータ記憶手段から読み出された前記画像データあるいは
係数データおよび前記入力画素データを保持し、データ
形式信号に基づき、該保持したデータの中から前記入力
画素データの少なくともある一色に対応するデータを演
算処理の種類に応じて演算データとして出力するととも
に、前記演算処理に応じて、前記データ記憶手段に記憶
されたいずれか一方のデータに対応するデータを前記デ
ータ記憶手段にメモリデータとして出力する順序回路手
段と、該順序回路手段から出力された演算データに前記
演算処理の種類に応じた演算処理をする演算処理手段と
からなる。

〔作用〕

上記のような構成によれば、制御手段の基にデータ形
式に応じてデータ記憶手段より読み出すデータを選択
し、または必要に応じてデータ記憶手段にデータを書込
み、さらに、順序回路により画像データを並び替えるこ
とにより、データ形式に関わらず演算処理が可能とな
る。

〔実施例〕

以下に、本発明の実施例を図面に基づいて説明する。

第１図は、本発明の実施例の構成ブロック図である。

制御手段１は、各データ形式間でのデータ配列の違い
による演算への影響、例えば、同色データ間の演算時に
他色のデータを用いてしまう等の悪影響をなくすための
もので、レジスタ，セレクタ，カウンタ等で構成され、
入力画像データの形式が点順次データ，線順次データ，
面順次データのいずれかを示すデータ形式信号６と、デ
ータの有効範囲を示すライン信号５と、入力データと同
期するクロック８を入力することにより、各色のデータ
配列に応じ、アドレス９の発生方法を変えてデータ記憶
手段４へ出力する。また、データ記憶手段４が複数のテ
ーブルデータや複数の記憶素子で構成されている場合に
は、必要に応じてテーブルデータや記憶素子を選択する
選択信号が出力される。

制御手段１を第３図に基づき説明すると、３ライン分
のライン信号を計数する為のラインカウンタ40、Ａ入
力、Ｂ入力を有し、セレクト端子に入力される信号に基
づきいずれかの信号を出力するセレクタ41、クロックに
同期してアドレスを計数するアドレスカウンタ42から構
成され、ラインカウンタ40のカウンタ入力、セレクタ41
のＡ入力、アドレスカウンタ42のエネーブル端子Ｅには
それぞれライン信号５が入力されており、セレクタ41の
Ｂ入力には前記ラインカウンタ40のＱ出力43が、またセ
レクト端子Ｓにはデータ形式信号６が入力されている。
前記アドレスカウンタ42のリセット端子Ｒにはセレクタ
41のＹ出力44が接続され、またクロック端子にはクロッ
ク８が入力されている。これらの構成によりアドレスカ
ウンタ42のリセット信号44にライン信号５と３ライン分
のライン信号を１ラインとする３ライン信号43のどちら
を用いるかデータ形式信号６で選択し、データ記憶手段
４のアドレス９を発生させる。

点順次データ及び面順次データではアドレス９はライ
ン信号５をアドレスカウンタ42のリセット信号44とし第
４図のようにライン信号がアサートの期間、クロックの
入力に同期してインクリメントされ、ライン信号がネゲ
ートになる毎にリセットされる。線順次データでは３ラ
イン信号43をアドレスカウンタ42のリセット信号44とし
第５図のようにライン信号がアサートの期間、クロック
の入力に同期してインクリメントされ、３ライン信号が
ネゲートになる毎にリセットされる。第３図で、アドレ
スカウンタ42はカウンタで、ラインカウンタ40はカウン
タとゲートで構成できる。

本例ではアドレスカウンタからの出力をそのままデー
タ記憶手段のアドレスとして使用しているが、データ記
憶手段４が複数のテーブルデータや複数の記憶素子で構
成されている場合には、アドレス９の上位ビットを用い
て、テーブルデータや記憶素子を選択することも可能で
ある。

順序回路２は、２個以上の画素データが演算に必要な
場合に入力データ７に加えて必要な画素データを演算処
理回路に受け渡すもので、必要な場合は演算に必要な係
数の受け渡しも行っている。該順序回路は複数段のフリ
ップフロップ（以下FFと言う）とセレクタ等の公知のも
ので構成されデータ形式信号６に従って特定のFFの出力
の選択を行い、入力データ７あるいはメモリデータ10を
演算処理回路３に出力する。その詳細な構成はデータに
施される処理により種々異なっており、後に詳述する。

演算処理回路３は加算器や除算器等で構成され、前記
順序回路２からの演算データ11に所望の演算を施し出力
する回路であり、施すべき演算に応じて種々のものが用
いられる。

データ記憶手段４はRAM,ROM等の記憶素子で構成で
き、演算に用いられる画像データあるいは係数を記憶す
るもので、アドレス９により指定されるメモリデータ10
を順序回路２に出力したり、入力データや演算結果等の
新たなデータをメモリデータ10として記憶する。

演算処理回路３を注目画素Ｚ_i,jにその周辺画素のＺ
_i,j−１とＺ_ｉ−1,jで演算を施し出力するものとする
と、順序回路２は第６図に示すように、記憶手段４から
の１ライン前のデータ45が入力されるFF46と入力データ
７が入力され４段のFFで構成されるシフトレジスタと、
前記シフトレジスタの最終段のFF49の出力と２段目のFF
48の出力を入力としデータ形式信号に基づきいずれかを
出力するセレクタ50で構成され、FF46の出力を画素Ｚ
_ｉ−1,jの、セレクタ50の出力を画素Ｚ_i,j−１の、シフ
トレジスタの初段のFF47の出力を画素Ｚ_i,jの互いに同
色のデータ、たとえばＲ_ｉ−1,j、Ｒ_i,j−１、Ｒ_i,jと
してそれぞれ演算処理回路に出力する。またFF47の出力
は１ライン前のデータとして記憶手段に格納される。制
御手段１と順序回路２にデータ形式信号６を入力するこ
とにより、制御手段１で点順次データと面順次データで
はライン信号５を、線順次データでは３ライン信号43を
アドレス９のリセット信号44として選択し、制御手段１
よりアドレス９が出力されデータ記憶手段４より画素に
対応したメモリデータ10が１ライン前のデータ45として
FF46に書き込まれる。順序回路２ではクロック８でデー
タを順次シフトさせ、Ri,j−１に相当するデータに点順
次データではFF49のデータを、線順次データ及び面順次
データではFF48のデータをセレクタ50で選択する。

これにより、演算に必要なデータが揃い、これらのデ
ータを演算処理回路３に入力することにより、所望の演
算が施され出力される。

第７図は本発明の実施例を示す構成ブロック図であ
り、注目画素と周辺画素データを用いて、２次微分を施
す輪郭強調回路である。

制御手段１は既述したようにデータ形式信号６に応
じ、ラインメモリのアドレスを出力する。

順序回路21は後に詳述するように入力画素データに加
え周辺の４画素をデータとして出力するもので第８図に
示すようにラインメモリ22からの２ライン前のデータ51
を入力とし４段のFFで構成される第１のシフトレジスタ
と、ラインメモリ23からの１ライン前のデータ52を入力
とし７段のFFで構成される第２のシフトレジスタと、入
力データ７を入力とし４段のFFで構成される第３のシフ
トレジスタと、第２のシフトレジスタの初段のFF54の出
力か同じく３段目のFF56の出力かをデータ形式信号に基
づき選択する第１のセレクタ57と、第２のシフトレジス
タの５段目のFF59の出力か同じく最終段のFF60の出力か
をデータ形式信号に基づき選択する第２のセレクタ61と
からなり、第１のシフトレジスタの最終段のFFの出力を
Ｚ_ｉ−1,jの、第１のセレクタ57の出力を画素
Ｚ_i,j＋１、第２のシフトレジスタの４段目のFF58の出
力を画素Ｚ_i,jの、第２のセレクタ61の出力を画素Ｚ
_i,j−１の、第３のシフトレジスタの最終段のFFの出力
を画素Ｚ_ｉ＋1,jの互いに同色のデータ、たとえばＲ
_ｉ−1,j、Ｒ_i,j＋１、Ｒ_i,j−１、Ｒ_i,j、Ｒ_ｉ＋1,jと
してそれぞれラプラシアン回路に出力するとともに前記
第２のシフトレジスタの初段の出力を新たな２ライン前
のデータとしてラインメモリ22に、前記第３のシフトレ
ジスタの初段の出力を新たな１ライン前のデータとして
ラインメモリ23に出力する。

ラインメモリ22,23はデータ記憶手段４に相当する。

ラプラシアン回路24は演算処理回路３に相当するもの
で、式（１）で示す演算を実現する公知の回路である。

Z'_i,j＝Ｚ_i,j＋Ｋ｛4Z_i,j−（Ｚ_ｉ−1,j ＋Ｚ_i,j−１＋Ｚ_i,j＋１＋Ｚ_ｉ＋1,j）｝ ……（１）ここで、Ｋは任意の実数で、注目画素Ｚ_i,jと周辺画
素の位置関係は第９図に示すとおりである。

次に、第７図の動作について説明する。

入力データ形式が面順次データの場合には、注目画素
のＲデータをRi,jとすると、周辺画素との関係は第10図
のように副走査方向は各ラインとも同色データとなるた
め、データ形式信号６でアドレスカウンタ42のリセット
信号44にライン信号５を選択して第３図に示すように１
ライン毎にアドレスを初期化し、ラインメモリ22,23よ
り、２ライン前のデータ51と１ライン前のデータ52を読
み出し、FF53とFF54にデータをストアする。また、FF54
の出力を２ライン前のデータ62,FF55の出力を１ライン
前のデータ63とし、各ラインメモリに書き込む。そし
て、データ形式信号６により、セレクタ57でFF56の出力
を、セレクタ61でFF59の出力を選択することにより、注
目画素と周辺画素が選択され、ラプラシアン回路24で演
算が施され出力される。

線順次データの場合には、注目画素のＲデータをRi,j
とすると、周辺画素との関係は第11図のように副走査方
向は２ラインおきに同色データとなるため、データ形式
信号６でアドレスカウンタ42のリセット信号44に３ライ
ン信号43を選択して第５図に示すように３ライン毎にア
ドレスを初期化する。そして、他の動作に関しては面順
次データ処理時と同様である。

点順次データの場合には、注目画素のＲデータをＲ
_i,jとすると、周辺画素との関係は第12図のようになる
ため面順次データ処理時と同様にアドレスを制御する
か、セレクタ57でFF54の出力を、セレクト61でFF60の出
力を選択し、注目画素と周辺画素を選択する。そして、
これらのデータにラプラシアン回路９が演算を施し出力
する。

第13図は本発明の実施例の構成ブロック図であり、多
値データを２値化する際に発生する周辺画素の誤差量を
注目画素演算時に用い全体の誤差量を少なくする誤差拡
散回路である。

制御手段１は第３図に示す構成となっており、データ
形式に応じ既述したように、ラインメモリ29のアドレス
９の制御を行う。

ラインメモリ29は少なくとも１ライン（１ライン分の
画素数×色数×画素のビット長）以上の容量を持つ。

順序回路30は後に詳述するように入力画素データに加
え周辺の３画素の誤差データを出力するもので第14図に
示すようラインメモリ29よりの１ライン前の誤差量72を
入力とし４段のFFで構成される第１のシフトレジスタ
と、誤差演算部31からの入力データの誤差量32を入力と
し同じく４段のFFで構成される第２のシフトレジスタ
と、入力データ７が入力されるFFと、前記第１のシフト
レジスタの２段目のFF76のＱ出力か、終段のFF78のＱ出
力かをデータ形式信号に基づき選択する第１のセレクタ
80と、前記第２のシフトレジスタの２段目のFF77のＱ出
力か、終段のFF79のＱ出力かをデータ形式信号に基づき
選択する第２のセレクタ80とから構成され、前記第１の
シフトレジスタの初段のFF74のＱ出力を画素Ｚ_ｉ−1,j
の、第１のセレクタ80の出力を画素Ｚ_{ｉ−1,j−１}の、
第２のセレクタ81の出力を画素Ｚ_i,j−１の互いに同色
なデータ、たとえばＲ_ｉ−1,j、Ｒ_{ｉ−1,j−１}、Ｒ
_i,j−１の誤差量Δ_ｉ−1,j、Δ_{ｉ−1,j−１}、Δ_i,j−１
として、また入力データ７が入力されるFFのＱ出力を画
素Ｚ_i,jの同色データＲ_i,jとして誤差演算部に出力して
いる。またFF75のＱ出力は新たに１ライン前の誤差量と
してラインメモリに格納される。誤差演算部31は演算処
理回路３に相当し、公知の誤差拡散法のアルゴリズムを
実現するもので、アダーやシフトレジスタ等で構成でき
る。ここでは、第15図のデジタルフィルタにより周囲画
素の誤差に重み付けを行う。

次に、第13図の動作を説明する。

入力データ形式が点順次データの場合には、注目画素
のＲデータをＲ_i,jとすると、周辺画素との関係は第16
図のように副走査方向は各ラインとも同色データとなる
ため、データ形式信号６によりセレクタ41でライン信号
５を選択し、第４図に示すように１ライン毎にアドレス
を初期化する。そして、アドレス９はラインメモリ61よ
り、画素に対応したメモリデータ10を１ライン前の誤差
量72として読み出し、FF74にデータをストアする。ま
た、順序回路30ではデータ形式信号６に基づきセレクタ
80でFF78の出力を、セレクタ81でFF79の出力を選択し、
FF74の出力とあわせ、演算に必要な周辺画素の誤差量を
選択する。誤差演算部31はこのようにして得られた誤差
量を用いて入力データ７に演算を施し出力する。また、
この時に生じた誤差量32をFF75に書き込むと共に、新た
な１ライン前の誤差データとしてラインメモリ29に書き
込む。

線順次データの場合には、注目画素のＲデータをＲ
_i,jとすると、周辺画素との関係は第17図のように副走
査方向は２ラインおきに同色データとなるため、第３図
でデータ形式信号６によりセレクタ41で３ライン信号43
を選択し、第５図に示すように３ライン毎にアドレス９
を初期化する。そして、アドレス９はラインメモリ61よ
り、画素に対応したメモリデータ10を１ライン前の誤差
量72として読み出し、FF74にデータをストアする。他の
動作に関しては面順次データ処理時と同様で良い。

面順次データの場合には、注目画素のＲデータをＲ
_i,jとすると、周辺画素との関係は第18図のように副走
査方向は各ラインとも同色データとなるため、データ形
式信号６によりセレクタ41でライン信号５を選択し、点
順次データと同様に１ライン毎にアドレスを初期化す
る。そして、アドレス９はラインメモリ61より、画素に
対応したメモリデータ10を１ライン毎の誤差量72として
読み出し、FF74にデータをストアする。また、順序回路
30ではデータ形式信号６はセレクタ80でFF76の出力を、
セレクタ81でFF77の出力を選択し、FF74の出力とあわ
せ、演算に必要な周辺画素の誤差量を選択する。誤差演
算部31はこのようにして得られた誤差量を用いて入力デ
ータ７に演算を施し出力する。また、この時に生じた誤
差量32をFF75と１ライン前の誤差データとしてラインメ
モリ29に書き込む。

第２図は本発明の実施例の構成ブロック図であり、メ
モリデータ10と入力データ７で演算を施し出力するもの
である。このため、第１図と異なり順序回路２が不用と
なり、入力データは演算処理回路３に入力される。ま
た、制御手段1,演算処理回路3,データ記憶手段４とも第
１図と同様に構成できる。

次に、第２図の動作について説明する。

制御手段１に入力画像のデータ形式を示すデータ形式
信号６と、データの有効範囲を示すライン信号５と、デ
ータと同期するクロック７を入力し、既述したようにア
ドレスカウンタ42のリセット信号44をデータ形式信号６
で選択し、アドレス９の発生方法を制御する。

データ記憶手段４は、演算に用いられる画像データあ
るいは係数を記憶するもので、アドレス９により指定さ
れるメモリデータ10を演算処理回路３に出力したり、入
力データや演算結果等を新たなデータをメモリデータ10
として記憶する。

演算処理回路３は画素に対応したメモリデータ10をも
ちい、入力データに所望の演算を施し出力する。

第19図は本発明の実施例の構成ブロック図であり、光
源の照度バラツキやイメージセンサ、レンズ等の感度バ
ラツキを補正するシェーディング補正回路である。

制御手段１は先に説明したとおり第３図のような構成
となっており、アドレスカウンタ42のリセット信号44に
ライン信号５と３ライン分のライン信号を１ラインとす
る３ライン信号43のどちらを用いるかをデータ形式信号
６で選択し、既述したようにアドレスを制御する。

白基準データRAM14及び黒基準データPAM15はデータ記
憶手段手段４に相当するもので、少なくとも１ライン
（１ライン分の画素数×色数×画素のビット長）以上の
容量を持ち、補正データを記憶するスタティックRAMで
ある。

シェーディング補正部18は演算処理回路３に相当する
もので、演算方法は公知のものである。以下にその演算
式を示す。

上記の式において、Ｃは規格化定数であり、データ長
が８ビットならば256である。またD_inは入力データ,D
_OUTは出力データ,D_Wは白基準データ,D_Bは黒基準データ
を示す。

次に、第19図の動作について説明する。

まず、白基準データ16を白基準データRAM14に、黒基
準データ17を黒基準データRAM15に書き込むために、予
め、データ形式信号６を制御手段１に入力しておき、白
基準データRAM14を選択し、アドレスで指定される番地
に白基準データ16を書き込む。黒基準データ17も同様に
黒基準データRAM15に書き込む。この際に制御手段１は
データ形式によりアドレスの発生方法を変える。点順次
データではアドレスカウンタ42のリセット信号44にライ
ン信号５を選択し、第４図に示すように１ライン毎にア
ドレスを初期化する。線順次データでは３ライン信号43
を選択し、第５図に示すように３ライン毎にアドレスを
初期化する。面順次データは点順次データと同様に動作
する。

上記のように補正データを記憶し、そして、画像デー
タが入力されるとデータ形式に応じて、制御手段１によ
りアドレス９が出力され、白基準データRAM5及び黒基準
データRAM6から各画素に対応した補正データが読み出さ
れ、画像データの補正演算が行われる。この場合、アド
レス９の発生法は補正データをRAMへ書き込む時と同様
である。

第20図は本発明の実施例の変倍回数の構成ブロック図
であり、副走査方向の変倍を行う。

制御手段１は第３図に示す構成となっており、データ
形式に応じ既述したように、ラインメモリ20のアドレス
９の制御を行う。

ラインメモリ20は少なくとも１ライン（１ライン分の
画素数×色数×画素のビット長）以上の容量を持つ。

線形補間回路19は演算処理回路３に相当し、公知の線
形補間演算のアルゴリズムを実現するものである。変倍
率により決定されるある一定の周期に、それをはさむ最
も近い変倍率100％に相当する原周期の２つのデータを
用いて、データをつくり画素密度変換する。

次に、第20図の動作について説明する。

データ形式信号６を制御手段１に入力し、アドレスカ
ウンタ42のリセット信号44にライン信号５と３ライン分
のライン信号を１ラインとする３ライン信号43のどちら
を用いるか選択する。

点順次データ及び面順次データではアドレス９はライ
ン信号５をアドレスカウンタ42のリセット信号44とし第
４図のようにインクリメントされ、線順次データでは３
ライン信号43をアドレスカウンタ42のリセット信号44と
し第５図のようにインクリメントされる。

上記により、同じアドレスにはデータ形式に関わらず
同色データが並べられる。

入力データ７が線形補間回路19に入力されると、制御
手段１はデータ形式に応じてアドレス９を発生し、ライ
ンメモリ20から１ライン前の同色データをメモリデータ
10として出力させ、且つ、入力データ７を同一のアドレ
スでラインメモリ20に書き込む。線形補間回路19は倍率
を200％に設定されているとすると、入力データ７とラ
インメモリ20から読みだしたメモリデータ10と入力デー
タ７の平均データを出力する。

また第１図に示した構成に基づき適宜な順序回路をも
ちいれば、主走査方向の変倍回路も同様に構成できるこ
とは言うまでもない。

第21図は本発明の実施例の構成ブロック図であり、中
間調を作るためのディザ回路の構成ブロック図である。

制御手段１は第22図に示すように上位２ビット、下位
２ビットを出力する構成となっており、上位２ビットを
出力する部分は第３図に示した制御回路とほぼ同一で、
ラインカウンタ40、セレクタ66、上位アドレスカウンタ
64で構成される。下位２ビットを出力する部分はクロッ
クカウンタ70と、クロックとクロックカウンタ70の出力
のいずれかをデータ形式信号に基づき出力するセレクタ
67と、セレクタ67からの信号がクロック端子に入力され
る下位アドレスカウンタ65より構成される。データ形式
信号６により上記アドレスカウンタ64及び下位アドレス
カウンタ65のリセット信号68,69を選択する。上位アド
レスカウンタ64のリセット信号102は上位アドレスの２
ビットがともに“1"の状態でイネーブルとなり、次のク
ロック入力68でリセットとなる。また、下位アドレスカ
ウンタ65のリセット信号103は下位アドレスの２ビット
がともに“1"の状態でイネーブルとなり、次のクロック
入力69でリセットとなる。これにより、制御手段１はデ
ータ形式に応じROM25にアドレス９を出力する。

ROM25はデータ記憶手段４に相当し、ディザパターン
を記憶するもので例えば、第23図に示す４×４ディザパ
ターンを、第24図に示すアドレスマップに従い記憶させ
たものとする。

コンパレータ26は演算処理回路３に相当し、ROM25の
８ビット出力をコンパレートレベルとし、８ビットの入
力データ７を２値化する。

次に、第21図の動作について説明する。

点順次データの場合、データ形式信号６によりセレク
タ66でライン信号５と、セレクタ67で３クロック信号71
を選択し、第25図に示すように４ラインを周期としてア
ドレス９を発生しROM25よりコンパレートレベル27を出
力させる。

線順次データの場合、データ形式信号６によりセレク
タ66で３ライン信号43と、セレクタ67でクロック信号８
を選択し、第26図に示すように12ラインを周期としてア
ドレス９を発生しROM25よりコンパレートレベル27を出
力させる。

面順次データの場合、データ形式信号６によりセレク
タ66でライン信号５と、セレクタ67でクロック信号８を
選択し、第27図に示すように４ラインを周期としてアド
レス９を発生しROM25よりコンパレートレベル27を出力
させる。

上記により得られたコンパレートレベル27を用い、入
力データ７を２値化し出力する。

〔発明の効果〕

本発明は、以上説明したように、各データ形式に対し
演算処理を可能とし画像処理装置の汎用性を著しく向上
させ、他の装置との接続を容易とした。

【図面の簡単な説明】

第１図は本発明の実施例の構成ブロック図で、第２図は
本発明の実施例の構成ブロック図で、第３図は制御手段
１の構成ブロック図で、第４図は本発明の実施例の点順
次データ処理時におけるタイミングチャート、第５図は
本発明の実施例の線順次データ処理時におけるタイミン
グチャート、第６図は順序回路の構成ブロック図で、第
７図は本発明の実施例の輪郭強調回路の構成ブロック図
で、第８図は順序回路（輪郭強調回路）の構成ブロック
図で、第９図は実施例に用いた輪郭強調回路のデジタル
フィルタで、第10図は面順次データのデジタルフィルタ
で、第11図は線順次データのデジタルフィルタで、第12
図は点順次データのデジタルフィルタで、第13図は本発
明の実施例の誤差拡散回路の構成ブロック図で、第14図
は順序回路（誤差拡散回路）の構成ブロック図で、第15
図は実施例に用いた誤差拡散回路の重み付けフィルタ
で、第16図は点順次データ処理時における第15図の重み
付けフィルタで、第17図は線順次データ処理時における
第15図の重み付けフィルタで、第18図は面順次データ処
理時における第15図の重み付けフィルタで、第19図は本
発明の実施例のシェーディング補正回路の構成ブロック
図で、第20図は本発明の実施例の変倍回路の構成ブロッ
ク図で、第21図は本発明の実施例のディザ回路の構成ブ
ロック図で、第22図はディザ回路の制御手段の構成ブロ
ック図で、第23図は本発明の実施例のディザ回路を用い
たディザパターンで、第24図はROM25のアドレスマップ
で、第25図は本発明の実施例のディザ回路における点順
次データ処理時のタイミングチャートで、第26図は本発
明の実施例のディザ回路における線順次データ処理時の
タイミングチャートで、第27図は本発明の実施例のディ
ザ回路における面順次データ処理時のタイミングチャー
トで、第28図は点順次データのデータ配列を示す説明図
で、第29図は線順次データのデータ配列を示す説明図
で、第30図は面順次データのデータ配列を示す説明図で
ある。１……制御回路２……順序回路３……演算処理回路４……データ記憶手段６……データ形式信号７……シェーイディング補正回路８……線形補間回路 18……シェーディング補正部 19……線形補間回路 24……ラプラシアン回路 26……コンパレータ 31……誤差演算部 40……ラインカウンタ 41……セレクタ 42……アドレスカウンタ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭62−271184（ＪＰ，Ａ) 特開平１−113791（ＪＰ，Ａ) 特開平１−201780（ＪＰ，Ａ) 特開昭63−307475（ＪＰ，Ａ) 特開昭60−14376（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】２次元で構成されるカラー画像データの画
素領域に注目して演算処理を行う画像処理装置におい
て、入力画素データに関連する画像データあるいは係数デー
タのいずれか一方のデータを記憶するデータ記憶手段
と、前記入力画素データが点順次、線順次、あるいは面
順次のいずれであるかを示すデータ形式信号と１ライン
のデータ範囲を示すライン信号と前記入力画素データと
同期するクロック信号とに基づいて、前記データ記憶手
段に対して前記入力画素データのデータ形式に対応した
アドレス信号を発生する制御手段と、前記入力画素デー
タの少なくともある一色のデータに、前記データ記憶手
段から読み出された前記画像データあるいは係数データ
の前記一色に対応するデータを用いて所望の演算処理を
施し出力データとして出力するとともに、前記所望の演
算処理に応じて、前記読み出されたいずれか一方のデー
タに対応するデータを前記データ記憶手段にメモリデー
タとして出力する演算処理手段とからなることを特徴と
する画像処理装置。
【請求項２】２次元で構成されるカラー画像データの画
素領域に注目して演算処理を行う画像処理装置におい
て、入力画素データに関連する予め入力された係数データを
記憶するデータ記憶手段と、前記入力画素データが点順
次、線順次、あるいは面順次のいずれであるかを示すデ
ータ形式信号と１ラインのデータ範囲を示すライン信号
と前記入力画素データと同期するクロック信号とに基づ
いて、前記データ記憶手段に対して前記入力画素データ
のデータ形式に対応したアドレス信号を発生する制御手
段と、前記入力画素データの少なくともある一色のデー
タに、前記データ記憶手段から読み出された前記係数デ
ータの前記一色に対応するデータを用いて所望の演算処
理を施し出力する演算処理手段とからなることを特徴と
する画像処理装置。
【請求項３】２次元で構成されるカラー画像データの画
素領域における注目画素及び該注目画素の周辺画素のデ
ータを用いて演算処理を行う画像処理装置において、入力画素データに関連する画像データあるいは係数デー
タのいずれか一方のデータを記憶するデータ記憶手段
と、前記入力画素データが点順次、線順次、あるいは面
順次のいずれであるかを示すデータ形式信号と１ライン
のデータ範囲を示すライン信号と前記入力画素データと
同期するクロック信号とに基づいて、前記データ記憶手
段に対して前記入力画素データのデータ形式に対応した
アドレス信号を発生する制御手段と、前記データ記憶手
段から読み出された前記画像データあるいは係数データ
および前記入力画素データを保持し、データ形式信号に
基づき、該保持したデータの中から前記入力画素データ
の少なくともある一色に対応するデータを演算処理の種
類に応じて演算データとして出力するとともに、前記演
算処理に応じて、前記データ記憶手段に記憶されたいず
れか一方のデータに対応するデータを前記データ記憶手
段にメモリデータとして出力する順序回路手段と、該順
序回路手段から出力された演算データに前記演算処理の
種類に応じた演算処理をする演算処理手段とからなるこ
とを特徴とする画像処理装置。
【請求項４】前記制御手段は前記データ形式が点順次お
よび面順次であるときには同じアドレス信号を発生し、
前記順序回路手段は前記データ形式が面順次および線順
次であるときには同じ保持位置に保持されたデータを選
択出力するように構成された特許請求の範囲第３項に記
載の画像処理装置。