JP2901421B2 - Silicon wafer manufacturing method - Google Patents
Silicon wafer manufacturing methodInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、例えばＵＬＳＩ用高歩
留まりシリコンウェーハの製造方法に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for producing a high yield silicon wafer for ULSI, for example.
【０００２】[0002]
【従来の技術】一般に、シリコンウェーハの製造方法と
しては、通常条件でのＣＺ法により引き上げたシリコン
単結晶棒をスライサでスライスし、その表面を研磨し、
さらにその表面を洗浄するものである。そして、本願出
願人による特願平２−３００５０号明細書に記載する
「シリコンウェーハの微小ピットの検出方法」での洗浄
によれば、当該シリコンウェーハの表面に多数の微小ピ
ットが存在することが発見された。この微小ピットは従
来より知られていた積層欠陥（ＯＳＦ）等とは異なるも
のである。そして、引き上げプロセス条件を異ならせる
ことによりこの微小ピットの数量、分布は異なることも
確かめられた。2. Description of the Related Art In general, as a method of manufacturing a silicon wafer, a silicon single crystal rod pulled up by a CZ method under normal conditions is sliced with a slicer, and its surface is polished.
Further, the surface is cleaned. According to the cleaning by the “application method for detecting fine pits on a silicon wafer” described in the specification of Japanese Patent Application No. 2-3050 by the applicant of the present invention, many fine pits are present on the surface of the silicon wafer. It's been found. These minute pits are different from stacking faults (OSF) and the like which have been conventionally known. It was also confirmed that the number and distribution of the fine pits were different by changing the pulling process conditions.
【０００３】さらに、本願出願人は、特願平２−３００
５１号明細書に記載する「シリコンウェーハの製造方
法」において、引き上げ法により形成されたシリコンウ
ェーハにおいて微小欠陥核を除去、低減することのでき
るシリコンウェーハの製造方法を提案した。この方法
は、引き上げ法により形成したシリコンウェーハを、８
００℃〜１２５０℃の間の温度にて１０時間以下の加熱
を行うものである。Further, the applicant of the present application has filed Japanese Patent Application No. 2-300.
No. 51, "Method for Manufacturing Silicon Wafer", a method for manufacturing a silicon wafer capable of removing and reducing minute defect nuclei in a silicon wafer formed by a pulling method was proposed. According to this method, a silicon wafer formed by a pulling method is
The heating is performed at a temperature between 00 ° C and 1250 ° C for 10 hours or less.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、このよ
うな従来のＣＺ法のシリコンウェーハの製造方法にあっ
ては、製造されたシリコンウェーハにＭＯＳキャパシタ
を形成し、このＭＯＳキャパシタの酸化膜絶縁破壊耐圧
の測定を行うと、Ｃモード（８ＭＶ／ｃｍ以上のの領域
で破壊する高電解破壊モード）不良が生じているという
課題があった。However, in such a conventional method of manufacturing a silicon wafer by the CZ method, a MOS capacitor is formed on the manufactured silicon wafer, and an oxide dielectric breakdown voltage of the MOS capacitor is formed. In the measurement, there was a problem that a C mode (high electrolytic breakdown mode in which breakdown occurs in a region of 8 MV / cm or more) failure occurred.
【０００５】そこで、本発明は、酸化膜の絶縁破壊等の
電気的特性を向上させることができるシリコンウェーハ
の製造方法を提供することを、その目的とする。Accordingly, an object of the present invention is to provide a method for manufacturing a silicon wafer capable of improving electrical characteristics such as dielectric breakdown of an oxide film.
【０００６】[0006]
【課題を解決するための手段】本発明は、ＣＺ法により
引き上げられたシリコン単結晶インゴットよりシリコン
ウェーハを製造する方法において、ポリッシング工程後
に、シリコンウェーハを１２５０℃以上で３０分以上熱
処理した後、４℃／分以上の速度で冷却する工程を設け
るシリコンウェーハの製造方法である。According to the present invention, there is provided a method of manufacturing a silicon wafer from a silicon single crystal ingot pulled up by the CZ method, comprising: after the polishing step, heat-treating the silicon wafer at 1250 ° C. or more for 30 minutes or more; This is a method for manufacturing a silicon wafer, which includes a step of cooling at a rate of 4 ° C./min or more.
【０００７】[0007]
【作用】請求項１に記載の発明に係るシリコンウェーハ
の製造方法にあっては、まず、ＣＺ法により引き上げた
シリコン単結晶から通常の工程を経てシリコンウェーハ
を作製する。そして、このシリコンウェーハを１２５０
℃以上で３０分間以上熱処理する。これによりＣＯＰ
（Crystal Originated Particle）核を消滅させるもの
である。この後、このシリコンウェーハを当該温度から
４℃／分以上の速度で冷却する。この結果、シリコンウ
ェーハにおいてＣＯＰ核の再発生を防止することができ
る。ＣＯＰは、結晶に由来しＳＣ１洗浄でシリコンウェ
ーハの表面にエッチピットとして顕在化するものであ
る。また、ＳＣ１洗浄とは、ＮＨ4ＯＨとＨ2Ｏ2とＨ2Ｏ
とで構成される洗浄液による所定温度、所定時間の洗浄
をいう。この後、このシリコンウェーハにＭＯＳキャパ
シタを形成し、このＭＯＳキャパシタの酸化膜絶縁破壊
耐圧の特性を測定する。この測定の結果、酸化膜の絶縁
破壊耐圧が向上している。In the method of manufacturing a silicon wafer according to the first aspect of the present invention, a silicon wafer is first manufactured from a silicon single crystal pulled by a CZ method through a normal process. Then, this silicon wafer is
Heat treatment at 30 ° C. or more for 30 minutes or more. This allows COP
(Crystal Originated Particle) The nucleus is eliminated. Thereafter, the silicon wafer is cooled from the temperature at a rate of 4 ° C./min or more. As a result, re-generation of COP nuclei in the silicon wafer can be prevented. COP is derived from a crystal and is exposed as etch pits on the surface of a silicon wafer by SC1 cleaning. SC1 cleaning refers to NH 4 OH, H 2 O 2 and H 2 O
And cleaning at a predetermined temperature and for a predetermined time with a cleaning liquid composed of the following. Thereafter, a MOS capacitor is formed on the silicon wafer, and the characteristics of the MOS capacitor in terms of an oxide breakdown voltage are measured. As a result of this measurement, the dielectric breakdown voltage of the oxide film is improved.
【０００８】[0008]
【実施例】以下、本発明の一実施例を説明する。An embodiment of the present invention will be described below.
【０００９】まず、ＣＺ法で引き上げられたシリコン単
結晶棒より製造したシリコンウェーハを準備する。この
シリコンウェーハは、ポリシング工程まで終了している
ものである。このシリコンウェーハに、例えば酸素ガス
または窒素ガスの雰囲気中において１３００℃の温度に
て３０分間加熱する。この加熱後、このシリコンウェー
ハを１〜５℃／分の速度で冷却する。冷却後、このシリ
コンウェーハにＳＣ１洗浄を行う。この場合、ＳＣ１洗
浄液として、ＮＨ4ＯＨ／Ｈ2Ｏ2／Ｈ2Ｏ（１：１：５）
液を用いる。また、エッチング作用を強くするために通
常よりも高温である８５℃で、２０分間程度洗浄する。
そして、この洗浄を１０回繰り返す。この結果、を表１
に示す。First, a silicon wafer manufactured from a silicon single crystal rod pulled up by the CZ method is prepared. This silicon wafer has been finished up to the polishing step. The silicon wafer is heated at a temperature of 1300 ° C. for 30 minutes in an atmosphere of, for example, oxygen gas or nitrogen gas. After this heating, the silicon wafer is cooled at a rate of 1 to 5 ° C./min. After cooling, this silicon wafer is subjected to SC1 cleaning. In this case, NH 4 OH / H 2 O 2 / H 2 O (1: 1: 5) was used as the SC1 cleaning solution.
Use liquid. In order to enhance the etching action, the substrate is washed at 85 ° C., which is higher than usual, for about 20 minutes.
Then, this washing is repeated 10 times. The results are shown in Table 1.
Shown in
【００１０】[0010]
【表１】 [Table 1]
【００１１】この表のＲｅｆは、比較例として、１３０
０℃で３０分間の熱処理をしていないシリコンウェーハ
を示している。各冷却速度の数字は、このＲｅｆのシリ
コンウェーハの表面において、例えば直径０．２μｍ程
度の大きさのエッチピットの密度を１としたときの割合
を示している。Ref in this table is 130 as a comparative example.
This shows a silicon wafer that has not been heat-treated at 0 ° C. for 30 minutes. The number of each cooling rate indicates a ratio when the density of the etch pit having a size of, for example, about 0.2 μm in diameter on the surface of the silicon wafer of Ref is set to 1.
【００１２】この表より判断すると、冷却速度が４℃／
分以上のとき、シリコンウェーハの表面においては、直
径０．２μｍ程度の大きさのエッチピットが形成される
ことはない。したがって、シリコンウェーハに顕在化し
たＣＯＰ核を消滅することができ、かつ、シリコンウェ
ーハのＣＯＰ核の再発生を防止できるものである。Judging from this table, the cooling rate is 4 ° C. /
When the time is longer than a minute, an etch pit having a diameter of about 0.2 μm is not formed on the surface of the silicon wafer. Therefore, the COP nuclei that have become apparent on the silicon wafer can be eliminated, and re-generation of the COP nuclei on the silicon wafer can be prevented.
【００１３】次いで、このシリコンウェーハにＭＯＳキ
ャパシタを形成する。このＭＯＳキャパシタの酸化膜厚
は２５ｎｍであり、ドライ酸化で形成する。また、ＭＯ
Ｓキャパシタの電極はポリシリコンで形成する。酸化膜
絶縁破壊耐圧の測定は０．１ＭＶ／ｃｍステップで昇圧
する。この絶縁破壊耐圧の判定電流は０．１ｍＡ／ｃｍ
2で行っている。そして、このＭＯＳキャパシタのＣモ
ード不良率（良品率）を測定する。この結果を表２に示
す。Next, a MOS capacitor is formed on the silicon wafer. This MOS capacitor has an oxide film thickness of 25 nm and is formed by dry oxidation. Also, MO
The electrode of the S capacitor is formed of polysilicon. The measurement of the oxide breakdown voltage is stepped up in steps of 0.1 MV / cm. The current for judging the dielectric breakdown voltage is 0.1 mA / cm.
Going in two . Then, the C-mode failure rate (non-defective rate) of the MOS capacitor is measured. Table 2 shows the results.
【００１４】[0014]
【表２】 [Table 2]
【００１５】この表は、１３００℃で３０分間の熱処理
をしていないシリコンウェーハ（Ｒｅｆ）と、１３００
℃で３０分間の熱処理後、４℃／分で冷却したシリコン
ウェーハ（熱処理後）との良品率を示している。この表
より判断すると、熱処理後のシリコンウェーハは、Ｃモ
ード不良が全く見られず、完全な良品であることがわか
る。This table shows that a silicon wafer (Ref) not heat-treated at 1300 ° C. for 30 minutes and 1300 ° C.
The non-defective rate with the silicon wafer (after the heat treatment) cooled at 4 ° C./min after the heat treatment at 30 ° C. for 30 minutes is shown. Judging from this table, it can be seen that the silicon wafer after the heat treatment is completely non-defective without any C-mode failure.
【００１６】そして、ポリシング工程の後のシリコンウ
ェーハに１２５０℃未満、または、３０分間未満の加熱
を施しても、そのシリコンウェーハの酸化膜耐圧は改善
しないこと、また、酸素ガスまたは窒素ガスの雰囲気中
において１２５０℃以上の温度で３０分間加熱したシリ
コンウェーハに冷却速度が４℃未満であっても、シリコ
ンウェーハにＣＯＰの再発生が検出されることが本願出
願人により確認されている。[0016] Even if the silicon wafer after the polishing step is heated at less than 1250 ° C or less than 30 minutes, the oxide film breakdown voltage of the silicon wafer is not improved. It has been confirmed by the present applicant that even if the cooling rate of a silicon wafer heated at a temperature of 1250 ° C. or more for 30 minutes is less than 4 ° C., re-generation of COP is detected in the silicon wafer.
【００１７】[0017]
【発明の効果】本発明に係るシリコンウェーハの製造方
法によれば、その酸化膜の信頼性が向上しているもので
ある。According to the method for manufacturing a silicon wafer according to the present invention, the reliability of the oxide film is improved.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松尾 悟 埼玉県大宮市北袋町一丁目297番地 三 菱マテリアル株式会社 中央研究所内 (72)発明者 新行内 隆之 埼玉県大宮市北袋町一丁目297番地 三 菱マテリアル株式会社 中央研究所内 (72)発明者 松原 順一 東京都千代田区岩本町３丁目８番16号 三菱マテリアルシリコン株式会社内 (72)発明者 島貫 康 東京都千代田区岩本町３丁目８番16号 三菱マテリアルシリコン株式会社内 (56)参考文献 特開 平１−242500（ＪＰ，Ａ) 特開 平３−77330（ＪＰ，Ａ) 特開 平３−80200（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) C30B 28/00 - 35/00 H01L 21/324 ──────────────────────────────────────────────────の Continuing on the front page (72) Inventor Satoru Matsuo 1-297 Kitabukuro-cho, Omiya-shi, Saitama Prefecture Mitsui Materials Co., Ltd. Central Research Laboratory (72) Inventor Takayuki Shinginai 1-297 Kitabukuro-cho, Omiya-shi, Saitama Central Research Laboratory, Mitsubishi Materials Corporation (72) Inventor Junichi Matsubara 3-6-16, Iwamotocho, Chiyoda-ku, Tokyo Inside Mitsubishi Materials Silicon Corporation (72) Inventor Yasushi Shimanuki 3--8, Iwamotocho, Chiyoda-ku, Tokyo No. 16 Inside Mitsubishi Materials Silicon Corporation (56) References JP-A-1-242500 (JP, A) JP-A-3-77330 (JP, A) JP-A-3-80200 (JP, A) (58) Survey Field (Int.Cl. 6 , DB name) C30B 28/00-35/00 H01L 21/324
Claims (1)
結晶インゴットよりシリコンウェーハを製造する方法に
おいて、 ポリッシング工程後に、シリコンウェーハを１２５０℃
以上で３０分以上熱処理した後、４℃／分以上の速度で
冷却する工程を設けることを特徴とするシリコンウェー
ハの製造方法。1. A method of manufacturing a silicon wafer from a silicon single crystal ingot pulled up by a CZ method, wherein the silicon wafer is heated at 1250 ° C. after a polishing step.
A method for manufacturing a silicon wafer, comprising a step of cooling at a rate of 4 ° C./min or more after the heat treatment for 30 minutes or more.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18171592A JP2901421B2 (en) | 1992-06-16 | 1992-06-16 | Silicon wafer manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18171592A JP2901421B2 (en) | 1992-06-16 | 1992-06-16 | Silicon wafer manufacturing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05345699A JPH05345699A (en) | 1993-12-27 |
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ID=16105600
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| JP18171592A Expired - Fee Related JP2901421B2 (en) | 1992-06-16 | 1992-06-16 | Silicon wafer manufacturing method |
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Families Citing this family (1)
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|---|---|---|---|---|
| KR100565438B1 (en) | 1998-02-02 | 2006-03-30 | 신닛뽄세이테쯔 카부시키카이샤 | Soi substrate and method for manufacturing the same |
-
1992
- 1992-06-16 JP JP18171592A patent/JP2901421B2/en not_active Expired - Fee Related
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