JP2900555B2 - Semiconductor integrated circuit - Google Patents
Semiconductor integrated circuitInfo
- Publication number
- JP2900555B2 JP2900555B2 JP2202071A JP20207190A JP2900555B2 JP 2900555 B2 JP2900555 B2 JP 2900555B2 JP 2202071 A JP2202071 A JP 2202071A JP 20207190 A JP20207190 A JP 20207190A JP 2900555 B2 JP2900555 B2 JP 2900555B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- line
- bonding pad
- power supply
- gnd
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、多層配線を有する半導体集積回路に利用さ
れ、特に、ボンディングパッド領域の有効利用を図った
半導体集積回路に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit which is used for a semiconductor integrated circuit having a multi-layer wiring, and in particular, effectively utilizes a bonding pad area.
本発明は、２層以上の配線層を有し、最上層の配線層
で形成されチップ周辺に配置された複数のボンディング
パッドを備えた半導体集積回路において、 最上層より一つ下の配線層で形成されボンディングパ
ッドの下に第二の電源配線および第二の接地配線が配置
され、ボンディングパッドからバッファ領域下に配置さ
れた第一の電源配線および第一の接地配線に接続するこ
とにより、 チップ面積を増大することなく電源用配線の強化を図
ったものである。The present invention relates to a semiconductor integrated circuit having two or more wiring layers, and having a plurality of bonding pads formed on the uppermost wiring layer and arranged around the chip, wherein one wiring layer below the uppermost layer is used. A second power supply wiring and a second ground wiring are formed under the bonding pad, and the chip is connected to the first power supply wiring and the first ground wiring disposed under the buffer region from the bonding pad. The power supply wiring is reinforced without increasing the area.
従来の半導体集積回路の中で、特にゲートアレイと呼
ばれるものは、チップの４辺にそって、ボンディングパ
ッドが規則正しく配列され、その内側には、各々のボン
ディングパッドに対応したバッファが４辺にそって規則
正しく配列されたバッファ領域が存在する。そして、こ
の４辺のバッファ領域に囲まれた内側には、ファンクシ
ョンブロックを配置するための内部セルが規則正しく配
列された、内部セル領域が存在する。In a conventional semiconductor integrated circuit, particularly a gate array, bonding pads are regularly arranged along four sides of a chip, and buffers corresponding to the respective bonding pads are arranged along four sides inside the chip. There is a buffer area that is regularly arranged. Then, inside the four-side buffer area, there is an internal cell area in which internal cells for arranging function blocks are regularly arranged.
通常、バッファは、入力バッファ、出力バッファおよ
びI/Oバッファ等が存在し、これらは顧客より提示され
た回路に合わせてバッファ領域に自動的に選択、配置さ
れ、また各種ファンクションブロックも、その回路に合
わせて内部セル領域に、自動的に選択、配置および配線
が行われる。Normally, buffers include an input buffer, an output buffer, an I / O buffer, and the like. These are automatically selected and arranged in a buffer area in accordance with a circuit presented by a customer. , The selection, arrangement and wiring are automatically performed in the internal cell area.
ところで、２層の配線層をもつゲートアレイでは、バ
ッファやファンクションブロックに供給される電源（以
下、VDDという。）や、接地電位（以下、GNDという。）
は、複数個のボンディングパッドに供給され、バッファ
領域に第２層目の配線層で形成された、VDDラインおよ
びGNDラインに、接続され、各々のバッファに供給され
る。そして、内部セル領域へはこのVDDラインおよびGND
ラインから供給され、最終的にファンクションブロック
に供給される。Meanwhile, in a gate array having two wiring layers, a power supply (hereinafter, referred to as VDD) supplied to a buffer or a function block, or a ground potential (hereinafter, referred to as GND).
Is supplied to a plurality of bonding pads, is connected to the VDD line and the GND line formed in the second wiring layer in the buffer region, and is supplied to each buffer. The VDD line and GND are connected to the internal cell area.
It is supplied from the line and finally to the function block.
この従来のゲートアレイでは、バッファ領域上にVDD
およびGNDラインが形成されているため、その幅はバッ
ファ領域の幅に限定されてしまう。一方、最近のゲート
アレイは、ハイスピードによるハイパワー化および多ピ
ン化が進んでおり、前記VDDラインおよびGNDライン幅の
限定は、次のような問題をおこしている。In this conventional gate array, VDD is placed on the buffer area.
And the GND line is formed, the width is limited to the width of the buffer area. On the other hand, in recent gate arrays, high power and high pin count due to high speed have been promoted, and the limitation of the VDD line and GND line widths causes the following problems.
まず第一に、ハイパワー化により、VDDラインおよびG
NDラインの電力供給不足が上げられる。その結果は、ハ
イパワーに見合っただけのVDDラインおよびGNDライン幅
が得られず、エレクトロマイグレーション等の問題を引
き起こす欠点を生ずる。First of all, the VDD line and G
Shortage of power supply of ND line is raised. As a result, the VDD line and the GND line widths corresponding to the high power cannot be obtained, resulting in a drawback that causes a problem such as electromigration.
第二は、多ピン化の進行に伴い、同時に、Ｈ→Ｌ、Ｌ
→Ｈへ同時動作する出力およびI/Oバッファの数が格段
に増加する。その結果、VDDラインおよびGNDラインのイ
ンピーダンスによりVDDラインおよびGNDラインにノイズ
が発生してしまう欠点を生ずる。Second, as the number of pins increases, at the same time, H → L, L
→ The number of outputs and I / O buffers operating simultaneously to H is significantly increased. As a result, there is a disadvantage that noise is generated on the VDD line and the GND line due to the impedance of the VDD line and the GND line.
しかし、VDDラインおよびGNDラインの幅を広げること
はチップ面積の増大を招いてしまい、このような対応策
をとることは困難である。However, increasing the widths of the VDD line and the GND line increases the chip area, and it is difficult to take such measures.
本発明の目的は、前記の欠点を除去することにより、
チップ面積の増大を招くことなく、VDDラインおよびGND
ラインの幅を拡大できる半導体集積回路を提供すること
にある。The object of the present invention is to eliminate the disadvantages mentioned above,
VDD line and GND without increasing the chip area
An object of the present invention is to provide a semiconductor integrated circuit capable of expanding a line width.
本発明は、２層以上の配線層を有し、最上層の配線層
で形成されチップ周辺に配置された複数のボンディング
パッドを備えた半導体集積回路において、第一の電源配
線および第一の接地配線を設けた第一の領域と、前記ボ
ンディングパッドの下層に第二の電源配線および第二の
接地配線を前記第一の領域とは別に設けた第二領域とを
備え、前記第一の領域と前記第二の領域との電源配線ま
たは接地配線同士を相互に接続する接続配線が前記ボン
ディングパッドから前記第一の領域の前記第一の電源配
線および前記第一の接地配線に向けて延在されているこ
とを特徴とする。The present invention relates to a semiconductor integrated circuit having two or more wiring layers, a plurality of bonding pads formed of an uppermost wiring layer, and arranged around a chip. A first area provided with a wiring, and a second area provided below the bonding pad with a second power supply wiring and a second ground wiring separately from the first area, wherein the first area A connection line for interconnecting a power line or a ground line between the first region and the second region extends from the bonding pad toward the first power line and the first ground line in the first region. It is characterized by having been done.
また、本発明は、前記ボンディングパッドの下に設け
られた第二の電源配線または第二の接地配線に接続され
た未使用の前記ボンディングパッドを含むことができ
る。Further, the present invention can include an unused bonding pad connected to a second power supply wiring or a second ground wiring provided below the bonding pad.
ボンディングパッド領域に設けられた電源配線および
接地配線は、ボンディングパッドを介して通常の電源配
線または接地配線と接続され、実効的に電源配線および
接地配線の幅を増大し電源用配線を強化する。The power supply wiring and the ground wiring provided in the bonding pad region are connected to the normal power supply wiring or the ground wiring through the bonding pad, and effectively increase the width of the power supply wiring and the ground wiring to strengthen the power supply wiring.
従って、チップ面積を増すことなく電源用配線の強化
を図ることが可能となる。Therefore, it is possible to enhance the power supply wiring without increasing the chip area.
さらに、この新しく設けた電源配線または接地配線に
未使用のボンディングパッドを接続すると、前記未使用
のボンディングパッドを、ウェーハ工程におけるチップ
の特性チェック用の電源供給端子として用いることがで
き、チェックが容易となる。Further, when an unused bonding pad is connected to the newly provided power supply wiring or ground wiring, the unused bonding pad can be used as a power supply terminal for checking the characteristics of a chip in a wafer process, which facilitates checking. Becomes
以下、本発明の実施例について図面を参照して説明す
る。Hereinafter, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の第一実施例の要部を示す平面図で、
２層配線層をもつゲートアレイに本発明を適用した場合
を示す。FIG. 1 is a plan view showing a main part of a first embodiment of the present invention,
The case where the present invention is applied to a gate array having two wiring layers will be described.
第１図において、１はチップ、2a〜2fはボンディング
パッドで第二配線層で形成される。また３は外部と信号
のやりとりをするためのボンディング線を示し、４はバ
ッファ6a〜6fが含まれるバッファ領域、５は内部セル領
域を示す。ここで、バアッファ6a〜6fは各々ボンディン
グパッド2a〜2fに対応している。７は通常のゲートアレ
イに用いられているバッファ上のVDDラインを示し、第
二配線層で形成される。８は通常のゲートアレイに用い
られているバッファ上のGNDラインを示し、第二配線層
で形成される。９は本発明によるパッドの下を通るGND
ラインを示し、第一配線層で形成される。10は本発明に
よるパッドの下を通るVDDラインを示し、第一配線層で
形成される。また、11は第一配線層と第二配線層とを接
続するスルーホールを示す。In FIG. 1, 1 is a chip, and 2a to 2f are bonding pads formed of a second wiring layer. Reference numeral 3 denotes a bonding line for exchanging signals with the outside, reference numeral 4 denotes a buffer area including the buffers 6a to 6f, and reference numeral 5 denotes an internal cell area. Here, the buffers 6a to 6f correspond to the bonding pads 2a to 2f, respectively. Reference numeral 7 denotes a VDD line on a buffer used in a normal gate array, which is formed by a second wiring layer. Reference numeral 8 denotes a GND line on a buffer used in a normal gate array, which is formed by a second wiring layer. 9 is GND passing under the pad according to the present invention
Indicates a line and is formed in a first wiring layer. Reference numeral 10 denotes a VDD line passing under the pad according to the present invention, which is formed by the first wiring layer. Reference numeral 11 denotes a through hole connecting the first wiring layer and the second wiring layer.
そして、ボンディングパッド2aは、ボンディング線３
により外部よりGNDが供給され、バッファ上のGNDライン
８と第二配線層で直接に接続される。また同時に、スル
ーホール11を通してボンディングパッドの下を通るGND
ライン９と接続される。ボンディングパッド2bは、ボン
ディング線３により外部よりVDDが供給され、スルーホ
ール11で第一配線層にいったん落とされ、バッファ上の
GNDライン８をくぐった後、スルーホール11を通してバ
ッファ上のVDDライン７に接続される。また同時に、ス
ルーホール11を通してボンディングパッドの下を通るVD
Dライン10と接続されている。The bonding pad 2a is connected to the bonding line 3
, A GND is supplied from the outside, and the GND line 8 on the buffer is directly connected to the second wiring layer. At the same time, GND passing under the bonding pad through through hole 11
Connected to line 9. The bonding pad 2b is supplied with VDD from the outside by the bonding line 3, is dropped to the first wiring layer once through the through hole 11, and is
After passing through the GND line 8, it is connected to the VDD line 7 on the buffer through the through hole 11. At the same time, VD passing under the bonding pad through through hole 11
Connected to D line 10.
この場合、バッファ6aおよびバッファ6bには何も配置
されていない。ボンディングパッド2cは、ボンディング
線３により外部との信号のやりとりが行われ、その信号
はスルーホール11で第一配線層に一たん落とされ、バッ
ファ6cへ伝達される。ボンディングパッド2eは、ボンデ
ィングパッド2cと同様に、バッファ6eへ信号が伝達され
る。In this case, nothing is arranged in the buffers 6a and 6b. The bonding pad 2c exchanges a signal with the outside through the bonding line 3, and the signal is dropped into the first wiring layer through the through hole 11 and transmitted to the buffer 6c. The bonding pad 2e transmits a signal to the buffer 6e, similarly to the bonding pad 2c.
さて、ボンディングパッド2dは、通常未使用である
が、本第一実施例では、スルーホール11を通してボンデ
ィングパッドの下を通るGNDライン９と接続され、ま
た、第二配線層によりバッファ上のGNDライン８とも直
接接続される。さらに、ボンディングパッド2fも通常未
使用であるが、本第一実施例では、スルーホール11を通
してボンディングパッドの下を通るVDDランイン10と接
続され、またスルーホール11で第一配線層にいったん落
とされ、バッファ上のGNDライン８をくぐった後に、ス
ルーホール11を通してバッファ上のVDDライン７に接続
される。Although the bonding pad 2d is normally unused, in the first embodiment, the bonding pad 2d is connected to the GND line 9 passing below the bonding pad through the through hole 11, and the GND line on the buffer is connected by the second wiring layer. 8 is also directly connected. Further, although the bonding pad 2f is also normally unused, in the first embodiment, the bonding pad 2f is connected to the VDD run-in 10 passing under the bonding pad through the through hole 11, and is dropped to the first wiring layer once through the through hole 11. After passing through the GND line 8 on the buffer, it is connected to the VDD line 7 on the buffer through the through hole 11.
通常のゲートアレイでは、未使用のボンディングパッ
ド2dや2f、またそれに対応する未使用のバッファ6dや6f
は、チップ１上の全ボンディングパッドおよび全バッフ
ァ数の２〜３割程度存在する。従って、本第一実施例の
ように、容易にVDDラインおよびGNDラインを強化するこ
とができる。さらに、未使用のボンディングパッドにVD
DおよびGNDのどちらを接続するかは、その数と位置によ
りCAD技術を用いて最適な方を自動的に選択すればよ
い。In a normal gate array, unused bonding pads 2d and 2f and corresponding unused buffers 6d and 6f are used.
Exist about 20 to 30% of the total number of bonding pads and buffers on the chip 1. Therefore, the VDD line and the GND line can be easily strengthened as in the first embodiment. In addition, VD is applied to unused bonding pads.
Which of D and GND should be connected can be selected automatically by using CAD technology according to the number and position.
また、ボンディングパッド2dおよび2fはウェーハ段階
においての素子の特性チェック時に、VDDおよびGNDの供
給もでき測定の安定化に効果がある。Further, the bonding pads 2d and 2f can supply VDD and GND at the time of checking the characteristics of the elements at the wafer stage, which is effective in stabilizing the measurement.
本発明の特徴は、第１図において、最上層より一つの
下の配線層である第一配線層で形成され、ボンディング
用パッドの下に配置されボンディングパッド2aに接続さ
れた接地配線としてのGNDライン９、およびボンディン
グパッド2bに接続された電源配線としてのVDDライン10
を設け、ボンディングパッドを介してGNDライン９をGND
ライン８と、VDDライン10をVDDライン７と接続配線を延
在したことにある。The feature of the present invention is that in FIG. 1, a GND formed as a first wiring layer, which is one wiring layer below the uppermost layer, is arranged below a bonding pad and is connected to a bonding pad 2a as a ground wiring. Line 9 and VDD line 10 as a power supply line connected to bonding pad 2b
And connect the GND line 9 to the GND via the bonding pad.
The line 8 and the VDD line 10 extend from the VDD line 7 to the connection wiring.
さらに、GNDライン９に接続された未使用のボンディ
ングパッド2dと、VDDライン10に接続された未使用のボ
ンディンガパッド2fとを含むことにある。Further, it includes an unused bonding pad 2d connected to the GND line 9 and an unused bonding pad 2f connected to the VDD line 10.
第２図は本発明の第二実施例の要部を示す平面図で、
２層配線層をもつゲートアレイに本発明を適用した場合
を示す。図中の参照番号およびその機構は第１図の第一
実施例と同じであるが、異なるのは、ボンディングパッ
ドの下を通るGNDライン９と、ボンディングパッドの下
を通るVDDライン10の位置が逆になっている点である。FIG. 2 is a plan view showing a main part of a second embodiment of the present invention,
The case where the present invention is applied to a gate array having two wiring layers will be described. The reference numerals and the mechanism in the figure are the same as those in the first embodiment of FIG. 1 except that the position of the GND line 9 passing below the bonding pad and the position of the VDD line 10 passing below the bonding pad are different. The opposite is true.
この場合、ボンディングパッド2dは、ボンディングパ
ッドの下を通るVDDライン10とは接続されず、ボンディ
ングパッドの下を通るVDDライン10から第一配線層によ
りバッファ上のGNDライン８をくぐった後、スルーホー
ル11を通してバッファ上のVDDライン７に接続される。
一方ボンディングパッドの下を通るGNDライン９はスル
ーホール11を通してボンディングパッド2dに接続され、
第二配線層を通してバッファ上のGNDライン８と接続さ
れる。In this case, the bonding pad 2d is not connected to the VDD line 10 passing under the bonding pad, and passes through the GND line 8 on the buffer from the VDD line 10 passing under the bonding pad by the first wiring layer. The hole 11 is connected to the VDD line 7 on the buffer.
On the other hand, the GND line 9 passing under the bonding pad is connected to the bonding pad 2d through the through hole 11,
It is connected to the GND line 8 on the buffer through the second wiring layer.
ボンディングパッド2fも、ボンディングパッド2dと同
様に形成される。The bonding pad 2f is formed similarly to the bonding pad 2d.
このように、本第二実施例では、一つの未使用ボンデ
ィングパッドおよびバッファに対し、VDDおよびGNDの二
つが同時に供給できる利点がある。As described above, the second embodiment has an advantage in that VDD and GND can be simultaneously supplied to one unused bonding pad and buffer.
以上説明したように、本発明は、ボンディングパッド
の下に、電源用配線として接地配線および電源配線を配
置し、これをバッファ上の電源用配線と接続することに
より、電源用配線の幅が、等的等に増大する結果、電源
用配線の電力供給能力が増大する効果がある。As described above, the present invention arranges the ground wiring and the power supply wiring as the power supply wiring under the bonding pad and connects them to the power supply wiring on the buffer, so that the width of the power supply wiring is reduced. As a result, the power supply capability of the power supply wiring is increased.
また、電源用配線の幅が等価的に増大することによ
り、電源用配線のインピーダンスが下がり、同時動作に
対してそのノイズ発生がおさえられ、回路が安定に動作
する効果がある。In addition, since the width of the power supply line is equivalently increased, the impedance of the power supply line is reduced, so that noise is suppressed in the simultaneous operation, and the circuit operates stably.
さらに、未使用のボンディングパッドをボンディング
パッドの下に設けた電源用配線と接続することにより、
ウェーハ段階における素子の特性チェックを安定に行う
ことができる効果がある。Furthermore, by connecting unused bonding pads to the power supply wiring provided under the bonding pads,
There is an effect that the characteristic check of the device at the wafer stage can be stably performed.
第１図は本発明の第一実施例の要部を示す平面図。 第２図は本発明の第二実施例の要部を示す平面図。 １……チップ、2a〜2f……ボンディングパッド、３……
ボンディング線、４……バッファ領域、５……内部セル
領域、6a〜6f……バッファ、７、10……VDDライン、
８、９……GNDライン、11……スルーホール。FIG. 1 is a plan view showing a main part of a first embodiment of the present invention. FIG. 2 is a plan view showing a main part of a second embodiment of the present invention. 1 ... chip, 2a ~ 2f ... bonding pad, 3 ...
Bonding line, 4 ... buffer area, 5 ... internal cell area, 6a-6f ... buffer, 7, 10 ... VDD line,
8, 9: GND line, 11: Through hole.
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/60 301 H01L 21/88 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 6 , DB name) H01L 21/60 301 H01L 21/88
Claims (2)
で形成されチップ周辺に配置された複数のボンディング
パッドを備えた半導体集積回路において、 第一の電源配線および第一の接地配線を設けた第一の領
域と、前記ボンディングパッドの下層に第二の電源配線
および第二の接地配線を前記第一の領域とは別に設けた
第二の領域とを備え、 前記第一の領域と前記第二の領域との電源配線または接
地配線同士を相互に接続する接続配線が前記ボンディン
グパッドから前記第一の領域の前記第一の電源配線およ
び前記第一の接地配線に向けて延在されている ことを特徴とする半導体集積回路。1. A semiconductor integrated circuit having two or more wiring layers and a plurality of bonding pads formed of an uppermost wiring layer and arranged around a chip, comprising: a first power supply wiring and a first power supply wiring; A first region provided with a ground line, and a second region provided below the bonding pad with a second power supply line and a second ground line separately from the first region; The connection wiring for interconnecting the power supply wiring or the ground wiring between the area and the second area is directed from the bonding pad to the first power supply wiring and the first ground wiring in the first area. A semiconductor integrated circuit, which is extended.
前記第二の電源配線または第二の接地配線に接続された
未使用の前記ボンディングパッドを含む請求項１記載の
半導体集積回路。2. The semiconductor integrated circuit according to claim 1, further comprising an unused bonding pad connected to the second power supply wiring or the second ground wiring provided below the bonding pad.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2202071A JP2900555B2 (en) | 1990-07-30 | 1990-07-30 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2202071A JP2900555B2 (en) | 1990-07-30 | 1990-07-30 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0485942A JPH0485942A (en) | 1992-03-18 |
| JP2900555B2 true JP2900555B2 (en) | 1999-06-02 |
Family
ID=16451470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2202071A Expired - Lifetime JP2900555B2 (en) | 1990-07-30 | 1990-07-30 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2900555B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6717270B1 (en) * | 2003-04-09 | 2004-04-06 | Motorola, Inc. | Integrated circuit die I/O cells |
| JP5560985B2 (en) | 2009-08-03 | 2014-07-30 | 株式会社リコー | Toner, developer, image forming method and image forming apparatus |
-
1990
- 1990-07-30 JP JP2202071A patent/JP2900555B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0485942A (en) | 1992-03-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5994766A (en) | Flip chip circuit arrangement with redistribution layer that minimizes crosstalk | |
| JP5428233B2 (en) | Flip chip package and system including the flip chip package | |
| US5432708A (en) | Multichip module integrated circuit device having maximum input/output capability | |
| US6130484A (en) | Semiconductor device | |
| JPH05136323A (en) | Integrated circuit device | |
| US7525817B2 (en) | Wiring layout of auxiliary wiring package and printed circuit wiring board | |
| US4947233A (en) | Semi-custom LSI having input/output cells | |
| JP2900555B2 (en) | Semiconductor integrated circuit | |
| JP3914649B2 (en) | Semiconductor device | |
| JPH02284448A (en) | Semiconductor device | |
| JPS6077436A (en) | Semiconductor integrated circuit | |
| JP2830637B2 (en) | LOC type semiconductor device | |
| US4814639A (en) | Super integration circuit device having a plurality of IC-chip equivalent regions formed on a single semiconductor substrate | |
| JPH0221145B2 (en) | ||
| JP2863287B2 (en) | Structure of bonding pad electrode of semiconductor device | |
| JPS6364054B2 (en) | ||
| JPH05343525A (en) | Semiconductor integrated circuit | |
| JPS6135546A (en) | Semiconductor device | |
| JP2533810B2 (en) | Semiconductor device | |
| JPH0770666B2 (en) | Package for mounting integrated circuit devices | |
| JPH05102310A (en) | Input/output buffer cell in semiconductor integrated circuit | |
| JPH02306650A (en) | Semiconductor device | |
| JPH05190675A (en) | Semiconductor integrated circuit | |
| JPH0626224B2 (en) | Package for integrated circuit | |
| JPH0691179B2 (en) | Semiconductor integrated circuit device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080319 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090319 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100319 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100319 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110319 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110319 Year of fee payment: 12 |