JP2897660B2 - Control method of test pattern memory for semiconductor integrated circuit inspection equipment - Google Patents
Control method of test pattern memory for semiconductor integrated circuit inspection equipmentInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体集積回路装置（以
下「ＬＳＩ」という）、特にロジックＬＳＩの電気的特
性及び機能を試験する検査装置に関し、より詳細には、
複数個のＬＳＩを同時に測定可能とする並列測定機能を
有する検査装置のテストパターンメモリ制御方式に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device (hereinafter referred to as "LSI"), and more particularly to an inspection device for testing electrical characteristics and functions of a logic LSI.
The present invention relates to a test pattern memory control method for an inspection apparatus having a parallel measurement function that enables simultaneous measurement of a plurality of LSIs.
【０００２】[0002]
【従来の技術】従来のロジックＬＳＩ用テスタについ
て、図面を参照して以下に説明する。2. Description of the Related Art A conventional logic LSI tester will be described below with reference to the drawings.
【０００３】図６は、従来のロジックＬＳＩ用テスタの
構成の一例を示すブロック図である。図７は、図６のピ
ンエレクトロニクスカード１０の回路構成の詳細を示す
図である。FIG. 6 is a block diagram showing an example of the configuration of a conventional logic LSI tester. FIG. 7 is a diagram showing details of the circuit configuration of the pin electronics card 10 of FIG.
【０００４】図６及び図７を参照して、従来のロジック
ＬＳＩ用テスタは、ＬＳＩをテストする信号のタイミン
グを発生するタイミング発生部１と、ＬＳＩの検査用パ
ターンを蓄えるテストパターンメモリ部（以下「パター
ンメモリ」という）２と、被試験ＬＳＩ（Device Under
Test；以下「ＤＵＴ」という）３と、パターンメモリ
２の内容に応じてテスト信号を所定の電圧レベルに変換
し、タイミング発生部１で生成されるタイミングでＤＵ
Ｔ３に印加するドライバ回路４、及びＤＵＴ３からの出
力信号をタイミング発生部１で生成されるタイミングで
所定の電圧レベルと比較し、テスト信号を生成し、パタ
ーンメモリ２に格納される期待値データと比較判定する
コンパレータ回路５（図７参照）と、テストパターンア
ドレスに応じた比較判定結果を記憶するフェイルメモリ
部６と、上記所定の電圧レベルを制御するデータレベル
制御部７、ＤＵＴ３に電源を供給する試料電源部８と、
ＤＣ測定部９と、から構成されている。Referring to FIGS. 6 and 7, a conventional logic LSI tester includes a timing generator 1 for generating a timing of a signal for testing an LSI, and a test pattern memory (hereinafter referred to as a test pattern memory) for storing LSI test patterns. The LSI under test (Device Under)
Test; hereinafter referred to as “DUT”) 3 and the test signal is converted into a predetermined voltage level according to the contents of the pattern memory 2, and the DU is generated at the timing generated by the timing generator 1.
A driver circuit 4 applied to T3 and an output signal from the DUT 3 are compared with a predetermined voltage level at a timing generated by the timing generator 1, a test signal is generated, and expected value data stored in the pattern memory 2 is compared with the test signal. Power is supplied to a comparator circuit 5 for comparing and judging (see FIG. 7), a fail memory unit 6 for storing a comparison judging result corresponding to the test pattern address, a data level control unit 7 for controlling the predetermined voltage level, and the DUT 3. A sample power supply unit 8
And a DC measuring unit 9.
【０００５】図７を参照して、ドライバ回路４とコンパ
レータ回路５は、ピンエレクトロニクスカード１０上に
形成され、複数のピンエレクトロニクスカード１０がテ
ストヘッド１１に収容される。ピンエレクトロニクスカ
ード１０の負荷回路（ダイナミックロード）は、機能試
験時等においてＤＵＴ３の出力ピンに所定の負荷を与え
るものである。Referring to FIG. 7, a driver circuit 4 and a comparator circuit 5 are formed on a pin electronics card 10, and a plurality of pin electronics cards 10 are housed in a test head 11. The load circuit (dynamic load) of the pin electronics card 10 applies a predetermined load to the output pins of the DUT 3 during a function test or the like.
【０００６】なお、図６に示すテストヘッド１１におい
て、Ｇ１〜Ｇ１６は図面作成の都合上、該位置に配置さ
れるピンエレクトロニクスカード群を総称して示したも
のであり、Ｇ１〜Ｇ１６には各々例えば１６枚のピンエ
レクトロニクスカードが収容され、トータルピンカウン
トは２５６ピンとされる。In the test head 11 shown in FIG. 6, G1 to G16 collectively indicate a group of pin electronics cards arranged at the positions for convenience of drawing. For example, 16 pin electronics cards are accommodated, and the total pin count is 256 pins.
【０００７】ピンエレクトロニクスカード１０は、並列
制御回路１２を介してパターンメモリ２と接続されると
ともに、タイミング発生部１、データレベル制御部７、
及びフェイルメモリ部６と接続されている。The pin electronics card 10 is connected to the pattern memory 2 via the parallel control circuit 12 and has a timing generator 1, a data level controller 7,
And the fail memory unit 6.
【０００８】タイミング発生部１、パターンメモリ２、
フェイルメモリ部６、データレベル制御部７、試料電源
部８、ＤＣ測定部９、及び並列制御回路１２は、テスト
プロセッサ部（「プロセッサ」という）１３上で稼動す
るテストプログラムに応じて制御される。A timing generator 1, a pattern memory 2,
The fail memory unit 6, the data level control unit 7, the sample power supply unit 8, the DC measurement unit 9, and the parallel control circuit 12 are controlled in accordance with a test program running on a test processor unit (hereinafter referred to as "processor") 13. .
【０００９】また、プロセッサ１３が実行する制御プロ
グラム並びにテストプログラムはプログラムメモリ１４
にロードされ、外部記憶機器２０は制御プログラム、テ
ストプログラム、テストパターンファイル等を記憶格納
する。A control program and a test program executed by the processor 13 are stored in a program memory 14.
The external storage device 20 stores a control program, a test program, a test pattern file, and the like.
【００１０】図８は、パターンメモリ２の詳細な構成を
示すブロック図である。図８を参照して、パターンメモ
リ２は、低速な大容量メモリ１５、高速な実行メモリ１
６、及びメモリ制御部１７から構成され、レジスタ１
８、１９はそれぞれメモリ１６、１７のピン番号を指定
する。FIG. 8 is a block diagram showing a detailed configuration of the pattern memory 2. As shown in FIG. Referring to FIG. 8, pattern memory 2 includes low-speed large-capacity memory 15 and high-speed execution memory 1.
6 and a memory control unit 17, and the register 1
8 and 19 designate the pin numbers of the memories 16 and 17, respectively.
【００１１】図９は、並列制御回路１２の詳細な構成を
示すブロック図である。図９を参照して、並列制御回路
１２はマトリクス回路で構成され、パターンメモリ２と
ピンエレクトロニクスカード１０とを相互に接続し、並
列測定個数に応じて、２個同時測定時には２つのピンエ
レクトロニクスカードと接続され、４個同時測定時に
は、４つのピンエレクトロニクスカードと接続される。
並列制御信号２１、２２はそれぞれ２個、４個並列測定
時にアクティブとなる。FIG. 9 is a block diagram showing a detailed configuration of the parallel control circuit 12. As shown in FIG. Referring to FIG. 9, parallel control circuit 12 is composed of a matrix circuit, and connects pattern memory 2 and pin electronics card 10 to each other. When four are simultaneously measured, they are connected to four pin electronics cards.
The parallel control signals 21 and 22 become active at the time of two or four parallel measurement, respectively.
【００１２】図９を参照して、２個並列測定の場合、総
ピン数が２５６について、パターンメモリ２からの１の
出力は、例えば１及び１２９等、１２８ピンおきに２つ
のピンエレクトロニクスカードに分配され、４個並列測
定の場合には、パターンメモリ２からの一の出力は、例
えば１、６５、１２９、及び１９３等、６４ピンおきに
４つのピンエレクトロニクスカードに分配される。Referring to FIG. 9, in the case of two-parallel measurement, when the total number of pins is 256, one output from pattern memory 2 is output to two pin electronics cards every 128 pins, for example, 1 and 129. In the case of four-parallel measurement, one output from the pattern memory 2 is distributed to four pin electronics cards every 64 pins, for example, 1, 65, 129, and 193.
【００１３】また、図９を参照して、２個、４個並列測
定を行なわない場合には、並列制御信号２１、２２とも
インアクティブとされ、並列制御信号２１、２２を入力
とするＮＯＲゲートを介してパターンメモリ２の出力と
ピンエレクトロニクスカード１０とは１対１に対応す
る。Referring to FIG. 9, when two or four parallel measurements are not performed, parallel control signals 21 and 22 are both inactive, and NOR gates having parallel control signals 21 and 22 as inputs are provided. , The output of the pattern memory 2 and the pin electronics card 10 have a one-to-one correspondence.
【００１４】ここで、動作の流れを図１０に示すフロー
チャートを参照して説明する。Here, the flow of the operation will be described with reference to the flowchart shown in FIG.
【００１５】最初に、プロセッサ１３は、テストプログ
ラムとテストパターンを外部記憶機器２０から読み込
み、それぞれプログラムメモリ１４及び大容量メモリ１
５に書き込む（Ｓ４０１）。First, the processor 13 reads a test program and a test pattern from the external storage device 20, and stores them in the program memory 14 and the large-capacity memory 1 respectively.
5 (S401).
【００１６】次に、プロセッサ１３は、外部からの指示
により、テストプログラムを実行する（Ｓ４０２）。Next, the processor 13 executes the test program according to an external instruction (S402).
【００１７】即ち、プロセッサ１３は、最初にテストプ
ログラムの内容に応じて、タイミング、電圧を所定の値
にすべくタイミング発生部１、データレベル制御部７、
試料電源部８、ＤＣ測定部９を制御し（Ｓ４０３）、テ
ストパターンを実行する（Ｓ４０４）。That is, the processor 13 first sets the timing and the voltage to predetermined values according to the contents of the test program.
The sample power supply unit 8 and the DC measurement unit 9 are controlled (S403), and a test pattern is executed (S404).
【００１８】テストパターンの実行の際に、大容量メモ
リ１５上のテストパターンは、実行メモリ１６に複写さ
れる（Ｓ４０５）。When the test pattern is executed, the test pattern on the large-capacity memory 15 is copied to the execution memory 16 (S405).
【００１９】この複写の動作において、プロセッサ１３
は、最初に、メモリ制御部１７を介してレジスタ１８に
複写したいパターンデータのピン番号を書き込み、また
レジスタ１９に同じピン番号を書き込む（Ｓ４０６）。In this copying operation, the processor 13
First, the pin number of the pattern data to be copied is written to the register 18 via the memory control unit 17 and the same pin number is written to the register 19 (S406).
【００２０】次に、レジスタ１８で示されるピン番号の
テストパターンデータを大容量メモリ１５から読み込
み、レジスタ１９で示されるピン番号の実行メモリ１６
に書き込む（Ｓ４０７）。Next, the test pattern data of the pin number indicated by the register 18 is read from the large-capacity memory 15 and the execution memory 16 of the pin number indicated by the register 19 is read.
(S407).
【００２１】そして、順次ピン番号をインクリメントし
ながら、必要なピン数分のテストパターンデータを書き
込む（Ｓ４０９、及びＳ４０６〜Ｓ４０７の繰り返し処
理）。Then, test pattern data for the required number of pins is written while sequentially incrementing the pin number (repeated processing of S409 and S406 to S407).
【００２２】テストパターンの実行段階で、このパター
ンの内容はパターンメモリ２から並列制御回路１２を介
してピンエレクトロニクスカード（ＰＥ）１０に送られ
る（Ｓ４１０）。In the test pattern execution stage, the contents of this pattern are sent from the pattern memory 2 to the pin electronics card (PE) 10 via the parallel control circuit 12 (S410).
【００２３】予めタイミング発生部１とデータレベル制
御部７に設定された電圧とタイミングにて、ドライバ回
路４からＤＵＴ３に電気信号が印加される（Ｓ４１
１）。この印加された電気信号に応じてＤＵＴ３が動作
し、出力信号を応答する。コンパレータ回路５は、この
出力信号とデータレベル制御部７で設定された電圧を比
較し、その結果とパターンメモリ２の内容と比較判定す
る（Ｓ４１１）。An electric signal is applied from the driver circuit 4 to the DUT 3 at a voltage and timing set in the timing generator 1 and the data level controller 7 in advance (S41).
1). The DUT 3 operates in response to the applied electric signal, and responds with an output signal. The comparator circuit 5 compares the output signal with the voltage set by the data level control unit 7, and compares the result with the content of the pattern memory 2 (S411).
【００２４】そして、比較判定内容が一致しない場合に
は不良と判定され、不良情報がフェイルメモリ６に書き
込まれ（Ｓ４１２）、一連のテスト動作が完結する。If the contents of the comparison and determination do not match, it is determined that a failure has occurred, and the failure information is written into the fail memory 6 (S412), and a series of test operations is completed.
【００２５】そして、次に新たなテスト条件でテスト動
作を行うべく、プロセッサ１３はテストプログラムの後
続する命令を読み込み、これを解読し（Ｓ４１４）、新
たなタイミング、電圧をタイミング発生部１、データレ
ベル制御部７、試料電源部８、ＤＣ測定部９を設定し、
テストパターンを実行する。Next, in order to perform a test operation under new test conditions, the processor 13 reads a subsequent instruction of the test program, decodes it (S414), and outputs a new timing and voltage to the timing generator 1, Set the level control unit 7, sample power supply unit 8, and DC measurement unit 9,
Execute the test pattern.
【００２６】この場合、既に実行メモリ１６上にテスト
パターンが複写されている場合には、大容量メモリ１５
からのテストパターンの複写は行われずに、実行のみを
行う。In this case, if the test pattern has already been copied on the execution memory 16, the large-capacity memory 15
The test pattern is not copied, but only executed.
【００２７】実行メモリ１６上にテストパターンが存在
しない場合に限り、大容量メモリ１５から複写される。Only when the test pattern does not exist on the execution memory 16 is copied from the large-capacity memory 15.
【００２８】プロセッサ１３はプログラムが続く限り、
一連の動作を繰り返す。As long as the program continues, the processor 13
Repeat a series of operations.
【００２９】次に、２個並列測定動作の場合を説明す
る。Next, the case of the two-parallel measurement operation will be described.
【００３０】ここで、第１の被測定ＬＳＩをＤＵＴ３
ａ、第２の被測定ＬＳＩをＤＵＴ３ｂとする。Here, the first LSI under test is referred to as DUT3.
a, The second LSI to be measured is DUT 3b.
【００３１】この場合、図９を参照して、２個の並列測
定時には、並列制御信号２１がアクティブとなり、パタ
ーンメモリ２は２箇所のピンエレクトロニクスカード１
０と接続され、例えば２５６ピンシステムの場合、１番
ピンとともに１２９番ピンと接続、同時に２番ピンは１
２０番ピンと接続され、３番ピン→１２１番ピンと対応
し、１２８番ピン→２５６番ピンに接続される。In this case, referring to FIG. 9, in the case of two parallel measurements, the parallel control signal 21 becomes active and the pattern memory 2 stores the two pin electronics cards 1
0, for example, in the case of a 256-pin system, pin 1 and pin 129 are connected, and at the same time, pin 2 is 1
It is connected to the 20th pin and corresponds to the 3rd pin → the 121st pin, and is connected to the 128th pin → the 256th pin.
【００３２】その結果、ＤＵＴ３ａは１〜１２８番ピン
に接続され、ＤＵＴ３ｂは１２９〜２５６番ピンに接続
される。As a result, the DUT 3a is connected to the 1st to 128th pins, and the DUT 3b is connected to the 129th to 256th pins.
【００３３】そして、１個測定時と同様にパターンメモ
リ２の内容に応じて、ＤＵＴ３ａ、ＤＵＴ３ｂともに信
号が供給されると共に、それぞれの出力結果に関しても
パターンメモリ２の内容と比較判定され、不良結果がフ
ェイルメモリ６に書き込まれる。In accordance with the contents of the pattern memory 2, signals are supplied to both the DUT 3a and the DUT 3b in the same manner as in the case of one measurement, and the output results are also compared with the contents of the pattern memory 2 to determine the defective result. Is written to the fail memory 6.
【００３４】同様にして、４個並列測定の場合には、並
列制御信号２２がアクティブとなり、１番ピンとともに
６５、１２９、１９３番ピンにも接続され、それぞれパ
ターンメモリ２と接続され、１個測定の場合と同様な測
定が４個の場合も同様に可能となる。Similarly, in the case of four-parallel measurement, the parallel control signal 22 becomes active and is connected to the 65th, 129th, and 193rd pins together with the 1st pin, and is connected to the pattern memory 2 respectively. The same applies to the case of four measurements similar to the measurement.
【００３５】[0035]
【発明が解決しようとする課題】上述したように、従来
のテスタにおいては、マトリクス回路からなる並列制御
回路１２を介して、ハードウェア的にパターンメモリと
ピンエレクトロニクスカードとを相互に接続することに
より、並列測定を実現しているため、並列測定時のピン
番号の割付が固定とされている。As described above, in the conventional tester, the pattern memory and the pin electronics card are interconnected by hardware through the parallel control circuit 12 composed of a matrix circuit. Since the parallel measurement is realized, the pin number assignment at the time of the parallel measurement is fixed.
【００３６】即ち、上述の２５６ピンシステムで、２個
測定時の場合には、テスタピンの１番ピンと１２９番ピ
ンが対（pair）となり、順次、２→１３０、…、１２８
→２５６と対応している。That is, in the above-described 256-pin system, when two pieces are measured, the first pin and the 129th pin of the tester pins are paired, and sequentially from 2 → 130,.
→ It corresponds to 256.
【００３７】この結果、１個測定時には、ドライバ回路
４とコンパレータ回路５からＤＵＴ３を装着するソケッ
トまでの配線が最適（例えば、最小距離）となっていて
も、複数個測定時には最適になるとは限らず、場合によ
っては配線が交差するため、テストボードの配線層を増
やす必要があり、あるいはケーブル等で配線しなければ
ならないことになる。As a result, even if the wiring from the driver circuit 4 and the comparator circuit 5 to the socket for mounting the DUT 3 is optimal (for example, the minimum distance) when measuring one device, it is not always optimal when measuring a plurality of devices. In some cases, the wirings cross each other, so that it is necessary to increase the number of wiring layers of the test board, or it is necessary to perform wiring with cables or the like.
【００３８】特にウェハ状態での測定（ウェハテスト）
では、さらにプローブカード上のニードル（プローブ
針）の制限により、制約が大きくなる。Measurement especially in wafer state (wafer test)
In this case, the restriction is further increased due to the restriction of the needle (probe needle) on the probe card.
【００３９】また、従来のテスタにおいては、ハードウ
ェア的に実現しているため、実装されるピン数に応じて
柔軟に並列測定個数を変更することが困難である。Further, since the conventional tester is realized by hardware, it is difficult to flexibly change the number of parallel measurements according to the number of pins to be mounted.
【００４０】例えば、１２８ピンシステムでは２個並列
の場合には６４ピン単位、４個並列の場合には３２ピン
単位に変更する必要があり、前記した２５６ピンシステ
ムとはハードウェアの接続を変更しなければならないと
いう制約がある。For example, in the case of a 128-pin system, it is necessary to change the number of pins in units of 64 when two are connected in parallel, or in units of 32 pins in the case of parallel two. There is a restriction that must be done.
【００４１】さらに、メモリテスタのように並列測定個
数をさらに増やす場合には、並列制御回路での接続数が
増えるため高価になるという欠点がある。Further, when the number of parallel measurements is further increased as in the case of a memory tester, there is a disadvantage that the number of connections in the parallel control circuit increases and the cost increases.
【００４２】従って、本発明は、このような問題点に鑑
みてなされたものであって、本発明の目的は、ロジック
ＬＳＩ用検査装置において、複数の製品を同時に並列測
定する場合に柔軟な測定が可能なテストパターンメモリ
の制御方式を提供することにある。Accordingly, the present invention has been made in view of such a problem, and an object of the present invention is to provide a flexible measurement system for a logic LSI inspection apparatus when a plurality of products are simultaneously measured in parallel. It is another object of the present invention to provide a control method of a test pattern memory which can perform the above.
【００４３】[0043]
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体集積回路の検査装置のテストパ
ターンメモリの制御方式は、半導体集積回路をテストす
るためのテストパターンを格納するテストパターンメモ
リを有し、前記テストパターンメモリの内容に応じて被
試験半導体集積回路に電気信号を供給するドライバ回路
と、前記被試験半導体集積回路からの出力信号と前記テ
ストパターンメモリの内容を比較判定するコンパレータ
回路から構成されるピンエレクトロニクスカードを備え
た検査装置において、前記テストパターンメモリが少な
くとも第１のメモリと第２のメモリとを含む複数のメモ
リから構成され、テスト実行時に、前記第１のメモリに
格納されたテストパターンを被測定半導体集積回路のピ
ン配置に対応させて前記第２のメモリのメモリ領域に複
写し、前記第２のメモリを実行メモリとする。In order to achieve the above object, the present invention provides a test apparatus for a semiconductor integrated circuit test apparatus according to the present invention.
The turn memory control method includes a driver circuit that has a test pattern memory for storing a test pattern for testing the semiconductor integrated circuit, and supplies an electric signal to the semiconductor integrated circuit under test according to the contents of the test pattern memory. An inspection apparatus comprising a pin electronics card including a comparator circuit for comparing and judging an output signal from the semiconductor integrated circuit under test with the contents of the test pattern memory, wherein the test pattern memory has at least a first memory and a A test pattern stored in the first memory in a memory area of the second memory corresponding to a pin arrangement of the semiconductor integrated circuit to be measured at the time of test execution. Copy and use the second memory as the execution memory.
【００４４】本発明のテストパターンメモリの制御方式
においては、前記第２のメモリの複写領域（複写先ピン
番号）を指定するレジスタを備え、さらに、被測定半導
体集積回路のピン番号と複写先ピン番号を格納する第３
のメモリを備え、前記第１のメモリの内容を前記第２の
メモリに複写する際に、前記第３のメモリを参照して複
写を行なう。In the test pattern memory control method of the present invention, a copy area (copy destination pin) of the second memory is used.
Number), and the measured semiconductor
The third storing the pin number of the body integrated circuit and the copy destination pin number
And stores the contents of the first memory in the second memory.
When copying to memory, the third memory is referred to for copying.
Make a photo .
【００４５】本発明においては、複数の半導体集積回路
を同時にテストする際に、前記第１のメモリに格納され
たテストパターンを前記複数の半導体集積回路のピンに
対応させて前記第２のメモリの複数のメモリ領域に複写
し、前記第２のメモリを実行メモリとする。[0045] In the present invention, when testing a plurality of semiconductor integrated circuit at the same time, the first of the test pattern stored in a memory in correspondence with the pin of the plurality of semiconductor integrated circuit the second memory Copied to a plurality of memory areas, and the second memory is used as an execution memory.
【００４６】本発明においては、好ましくは、複数の半
導体集積回路を同時にテストする場合に、前記第３のメ
モリに複数の複写先ピン番号を格納するとともに、前記
第１のメモリに格納されたテストパターンを前記第２の
メモリに複写する際に、前記第３のメモリを参照して前
記第２のメモリの複数の複写領域にテストパターンを複
写する。 In the present invention, preferably, a plurality of halves are used.
When simultaneously testing the conductor integrated circuits, the third method
Storing multiple copy destination pin numbers in the memory
The test pattern stored in the first memory is stored in the second memory.
When copying to memory, refer to the third memory
The test pattern is copied to a plurality of copy areas of the second memory.
Copy.
【００４７】本発明においては、半導体集積回路をテス
トするためのテストパターンを格納するテストパターン
メモリを有し、前記テストパターンメモリの内容に応じ
て被試験半導体集積回路に電気信号を供給するドライバ
回路と、前記被試験半導体集積回路からの出力信号と前
記テストパターンメモリの内容を比較判定するコンパレ
ータ回路から構成されるピンエレクトロニクスカードを
備えた検査装置において、前記テストパターンメモリが
少なくとも第１のメモリと第２のメモリを含む複数のメ
モリから構成され、被測定半導体集積回路のピンと前記
テストパターンメモリのメモリ領域との対応を示す情報
を記憶したピン情報記憶部を備え、複数の半導体集積回
路を同時にテストする際に、前記ピン情報記憶部の情報
に基づき、前記第１のメモリに格納されたテストパター
ンを前記複数の半導体集積回路のピンに対応させて前記
第２のメモリの複数のメモリ領域に複写し、前記第２の
メモリを実行メモリとする構成としてもよい。In the present invention, a semiconductor integrated circuit is tested.
Test pattern that stores the test pattern to be executed
Memory, according to the contents of the test pattern memory
Driver for supplying electric signals to the semiconductor integrated circuit under test
Circuit and an output signal from the semiconductor integrated circuit under test and
Comparing and comparing the contents of the test pattern memory
Pin electronics card consisting of
In the inspection apparatus provided with the test pattern memory,
A plurality of memories including at least a first memory and a second memory.
And the pins of the semiconductor integrated circuit to be measured
Information indicating the correspondence with the memory area of the test pattern memory
A plurality of semiconductor integrated circuits.
When testing the paths at the same time, the information in the pin information storage
Based on the test pattern stored in the first memory
Corresponding to the pins of the plurality of semiconductor integrated circuits.
Copying to a plurality of memory areas of a second memory,
The configuration may be such that the memory is an execution memory .
【００４８】そして、本発明のテストパターンメモリの
制御方式においては、被測定半導体集積回路のピン番号
とともに、前記第１のメモリの複数のピン番号を記憶格
納した第４のメモリを備え、検査装置に接続される外部
記憶機器からテストパターンを検査装置に読み込む際
に、前記第４のメモリを参照し、前記第１のメモリの複
数の領域に複写し、複数の半導体集積回路を同時にテス
トするようにしても、前記目的を達成することができ
る。According to the test pattern memory control method of the present invention, there is provided a fourth memory which stores a plurality of pin numbers of the first memory together with a pin number of a semiconductor integrated circuit to be measured. When reading a test pattern from an external storage device connected to the memory device to the inspection apparatus, the test pattern is copied to a plurality of areas of the first memory with reference to the fourth memory, and a plurality of semiconductor integrated circuits are simultaneously tested. In any case, the above object can be achieved.
【００４９】[0049]
【作用】本発明によれば、大容量メモリ（第１のメモ
リ）から実行メモリ（第２のメモリ）へテストパターン
を複写する際に、複数の被測定ＬＳＩに対応するテスト
パターンを併せて複写することにより、並列同時測定の
際に、並列制御回路にてパターンメモリの内容を複数の
ピンエレクトロニクスカードに分配することを不要とし
たものである。According to the present invention, when copying a test pattern from a large-capacity memory (first memory) to an execution memory (second memory), the test patterns corresponding to a plurality of LSIs to be measured are also copied. This eliminates the need for the parallel control circuit to distribute the contents of the pattern memory to a plurality of pin electronics cards during the parallel simultaneous measurement.
【００５０】また、複写先の実行メモリのピン番号を蓄
えるメモリを設け、メモリ上のピン番号データを参照し
つつ、実行メモリにテストパターンを複写するものであ
る。Further, a memory for storing the pin number of the execution memory at the copy destination is provided, and the test pattern is copied to the execution memory while referring to the pin number data on the memory.
【００５１】さらに、被測定ＬＳＩのピン番号と大容量
メモリの複数のピン番号を蓄える新たなメモリを設け、
そのメモリの内容に応じて、外部記憶機器に格納される
テストパターンをテスタに読み込み、大容量メモリに格
納する場合においても、複数の領域に複写することで複
数のＬＳＩを同時に測定する並列測定を実現するもので
ある。Further, a new memory for storing the pin number of the LSI to be measured and a plurality of pin numbers of the large-capacity memory is provided.
According to the contents of the memory, the test pattern stored in the external storage device is read into the tester, and even when the test pattern is stored in the large-capacity memory, the parallel measurement for simultaneously measuring a plurality of LSIs by copying the data to a plurality of areas is performed. It will be realized.
【００５２】従来のテスタは前記の如く、マトリクス回
路から成る並列制御回路を設けハードウェアによりパタ
ーンメモリとピンエレクトロニクスカードとを相互接続
し、２個測定の場合は２箇所、４個測定の場合は４箇所
接続することにより並列測定を実現している。As described above, the conventional tester is provided with a parallel control circuit composed of a matrix circuit, interconnects the pattern memory and the pin electronics card by hardware, and performs two measurements for two measurements and two measurements for four measurements. Parallel measurement is realized by connecting four points.
【００５３】これに対して、本発明では、マトリクス回
路を設けることなく、予め実行メモリ上に複数の被試験
ＬＳＩに相当するテストパターンデータをソフトウェア
的に生成するという点で、従来の構成と構造上、動作上
において相違する。On the other hand, the present invention has a conventional configuration and structure in that test pattern data corresponding to a plurality of LSIs to be tested is previously generated on an execution memory in software without providing a matrix circuit. It is different in operation and operation.
【００５４】また、従来のテスタは並列測定時に対応す
るピン番号、並列測定数が固定であるのに対して、本発
明では、並列測定数を増やすことや、対応するピン番号
を自由に設定できるという具合にその作用・効果の点に
おいても相違する。In the conventional tester, the pin number and the number of parallel measurements corresponding to the parallel measurement are fixed, whereas in the present invention, the number of parallel measurements can be increased and the corresponding pin number can be set freely. In other words, the operation and effect are different.
【００５５】[0055]
【実施例】図面を参照して、本発明の実施例を以下に説
明する。Embodiments of the present invention will be described below with reference to the drawings.
【００５６】[0056]
【実施例１】図１は、本発明の一実施例を示すブロック
構成図である。Embodiment 1 FIG. 1 is a block diagram showing an embodiment of the present invention.
【００５７】テスタは、図６に示した従来例と同様に、
タイミング発生部１と、テストパターンメモリ部（「パ
ターンメモリ」という）２と、ＤＵＴ３と、ドライバ回
路４及びコンパレータ回路５を含むピンエレクトロニク
スカード１０を複数収容したテストヘッド１１と、フェ
イルメモリ部６とデータレベル制御部７と、試料電源部
８と、ＣＤ測定部９とから構成されている。なお、図１
に示すテストヘッド１１において、Ｇ１〜Ｇ１６は図面
作成の都合上、該位置に配置されるピンエレクトロニク
スカード群を総称して示したものであり、Ｇ１〜Ｇ１６
には各々例えば１６枚のピンエレクトロニクスカードが
収容され、トータルピンカウントは２５６ピンとされ
る。The tester is similar to the conventional example shown in FIG.
A timing generation unit 1, a test pattern memory unit (referred to as "pattern memory") 2, a DUT 3, a test head 11 accommodating a plurality of pin electronics cards 10 including a driver circuit 4 and a comparator circuit 5, a fail memory unit 6, It comprises a data level control section 7, a sample power supply section 8, and a CD measurement section 9. FIG.
In the test head 11 shown in FIG. 1, G1 to G16 collectively indicate a pin electronics card group arranged at the position for convenience of drawing.
Accommodates, for example, 16 pin electronics cards each having a total pin count of 256 pins.
【００５８】ピンエレクトロニクスカード１０は、図７
の前記従来例と同様な構成とされる。また、ピンエレク
トロニクスカード１０は、直接、パターンメモリ２と接
続されるとともに、タイミング発生部１、データレベル
制御部７、フェイルメモリ部６とも接続されている。The pin electronics card 10 is shown in FIG.
Has the same configuration as the conventional example. Further, the pin electronics card 10 is directly connected to the pattern memory 2 and also to the timing generator 1, the data level controller 7, and the fail memory 6.
【００５９】タイミング発生部１、パターンメモリ２、
フェイルメモリ部６、データレベル制御部７、試料電源
部８、ＤＣ測定部９はテストプロセッサ部（「プロセッ
サ」という）１３でテストプログラムに応じて制御され
る。The timing generator 1, the pattern memory 2,
The fail memory unit 6, the data level control unit 7, the sample power supply unit 8, and the DC measurement unit 9 are controlled by a test processor unit (referred to as "processor") 13 according to a test program.
【００６０】プログラムメモリ１４にはプロセッサ１３
が実行する制御プログラム並びにテストプログラムを格
納され、外部記憶機器２０はテストプログラム並びにテ
ストパターンが格納される。The program memory 14 has a processor 13
Are stored, and the external storage device 20 stores the test program and the test pattern.
【００６１】図８を参照して、パターンメモリ２は、前
記従来例と同様に、低速な大容量メモリ１５と高速な実
行メモリ１６、メモリ制御部１７から構成され、レジス
タ１８、１９はそれぞれメモリ１５、１６のピン番号を
指定する。Referring to FIG. 8, the pattern memory 2 comprises a low-speed large-capacity memory 15, a high-speed execution memory 16, and a memory control unit 17, as in the conventional example. The pin numbers 15 and 16 are designated.
【００６２】図１を参照して、ピン番号メモリ２３は、
実行メモリ１６の複数の複写先ピン番号を記憶する。Referring to FIG. 1, pin number memory 23 stores
A plurality of copy destination pin numbers of the execution memory 16 are stored.
【００６３】図１に示すように、本実施例に係るテスタ
では、従来例のマトリクス構成の並列制御回路１２が設
けられていない。As shown in FIG. 1, the tester according to the present embodiment does not include the parallel control circuit 12 having the matrix configuration of the conventional example.
【００６４】次に、本実施例における制御の流れを図２
に示すフローチャートを参照して説明する。Next, the control flow in this embodiment is shown in FIG.
This will be described with reference to the flowchart shown in FIG.
【００６５】本実施例において、１個測定の場合には、
従来の制御の流れと相違がないため省略し、以下では、
並列測定の場合について説明する。さらに、テストパタ
ーン制御の部分以外も従来と同一であり説明を省略す
る。In this embodiment, in the case of one measurement,
Omitted because there is no difference from the conventional control flow.
The case of parallel measurement will be described. Further, the parts other than the part of the test pattern control are the same as the conventional one, and the description is omitted.
【００６６】本実施例において、ピン番号メモリ２３を
用いない状態で、前記従来例と同様に、２個並列測定動
作が可能であることを、以下に説明する。In the present embodiment, it will be described below that two parallel measurement operations can be performed without using the pin number memory 23 as in the conventional example.
【００６７】この場合、従来例と同一のテスト用治具
（test fixture）がそのまま使用でき、軽微なソフトウ
ェアの変更のみで対応できる。In this case, the same test jig (test fixture) as in the conventional example can be used as it is, and it can be dealt with only by a slight change of software.
【００６８】第１の被測定ＬＳＩをＤＵＴ３ａ、第２の
被測定ＬＳＩをＤＵＴ３ｂとする。The first LSI to be measured is DUT 3a, and the second LSI to be measured is DUT 3b.
【００６９】図２を参照して、最初に、プロセッサ１３
は、テストプログラムとテストパターンを外部記憶機器
２０から読み込み、それぞれプログラムメモリ１３及び
大容量メモリ１５に書き込む（Ｓ１０１）。Referring to FIG. 2, first, processor 13
Reads the test program and the test pattern from the external storage device 20, and writes them in the program memory 13 and the large-capacity memory 15, respectively (S101).
【００７０】テストパターンの実行時点（Ｓ１０４）で
は、大容量メモリ１５から実行メモリ１６の複数領域に
テストパターンが複写される（Ｓ１０５）。At the time of execution of the test pattern (S104), the test pattern is copied from the large capacity memory 15 to a plurality of areas of the execution memory 16 (S105).
【００７１】この複写の処理（Ｓ１０５）において、ま
ず、１個測定と同様にして、プロセッサ１３はＤＵＴ３
ａ用のテストパターンデータを大容量メモリ１５から読
み込み、実行メモリ１６に書き込む。In this copying process (S105), first, the processor 13 sets the DUT 3
The test pattern data for a is read from the large-capacity memory 15 and written to the execution memory 16.
【００７２】即ち、複写元のピン番号をレジスタ１８に
書き込み（Ｓ１０６）、複写先の同一のピン番号をレジ
スタ１９に書き込み、順次ピン番号をインクリメントし
ながら（Ｓ１１０）、必要なピン数分のテストパターン
データを書き込む。That is, the copy source pin number is written in the register 18 (S106), the same pin number of the copy destination is written in the register 19, and the pin numbers are sequentially incremented (S110), and the test for the required number of pins is performed. Write the pattern data.
【００７３】次に、ＤＵＴ３ｂ用のテストパターンデー
タの複写においては、レジスタ１９の最上位ビット（こ
こではレジスタ１９はビット０〜６の７ビット構成され
ている）を“１”にセットし、ＤＵＴ３ａと同様にして
大容量メモリ１５から読み込まれるテストパターンデー
タを実行メモリ１６に書き込み（Ｓ１０８）、順次ピン
番号をインクリメントしながら（Ｓ１１０）、必要なピ
ン数分のテストパターンデータを同様にして書き込む。Next, in copying the test pattern data for the DUT 3b, the most significant bit of the register 19 (here, the register 19 is composed of 7 bits of bits 0 to 6) is set to "1", and the DUT 3a Similarly, the test pattern data read from the large-capacity memory 15 is written into the execution memory 16 (S108), and while the pin numbers are sequentially incremented (S110), the test pattern data for the required number of pins is similarly written.
【００７４】このレジスタ１９の最上位ビット（ｂ６）
を“１”にセットする実現方法としては、ソフトウェア
的に処理する場合、図２のフローチャートに示すように
（Ｓ１０７参照）、レジスタ１８の内容に加算された結
果をレジスタ１９に書き込むことにより実現できる。The most significant bit (b6) of this register 19
Is set to "1", and when processing is performed by software, as shown in the flowchart of FIG. 2 (see S107), the result added to the contents of the register 18 can be written to the register 19. .
【００７５】即ち、レジスタ１８の内容と“１００００
００”を加算したものをレジスタ１９に設定する（書き
込む）ことにより実現できる。勿論ハードウェア的に回
路を付加することも可能であるが、後に説明される、ピ
ン番号を任意に設定する際の制限となるため好ましくな
い。That is, the contents of the register 18 and "10000
00 "is set in the register 19 (writing). Of course, a circuit can be added as hardware, but it will be described later when a pin number is arbitrarily set. It is not preferable because it becomes a limitation.
【００７６】この結果、例えば、大容量メモリ１５上の
１番ピンのデータは、レジスタ１９の最上位ビット（ｂ
６）が“１”となっているため、実行メモリ１６上の１
２９番ピンに書き込まれることとなり、実行メモリ１６
上の１番とともに１２９番ピンへもデータが書き込まれ
る。As a result, for example, the data of the first pin on the large-capacity memory 15 is stored in the most significant bit (b
Since 6) is “1”, 1 in the execution memory 16
The data is written to the 29th pin.
Data is written to the 129th pin together with the 1st above.
【００７７】この１２９番ピンは、ＤＵＴ３ｂの１番ピ
ンと接続されていることから、ＤＵＴ３ａと同様に信号
が印加されるとともに、ＤＵＴ３ｂの出力信号について
も比較判定され、フェイルメモリ部６に書き込まれる。
以上のことから、ＤＵＴ３ａ、ＤＵＴ３ｂそれぞれにつ
いて同時にテストが可能となる。Since the 129th pin is connected to the 1st pin of the DUT 3b, a signal is applied similarly to the DUT 3a, and the output signal of the DUT 3b is compared and determined, and is written to the fail memory unit 6.
From the above, it is possible to simultaneously test each of the DUTs 3a and 3b.
【００７８】同様にして、４個並列動作の場合には、レ
ジスタ１９のｂ５、ｂ６ビットをそれぞれ“１”にセッ
トすることにより、大容量メモリ１５の１〜６４番ピン
のテストパターンデータは、実行メモリ１６の１〜６４
番ピンの領域は勿論のこと、（ｂ５、ｂ６）＝（１、
０）では６５〜１２８番ピン、（ｂ５、ｂ６）＝（０、
１）では１２９〜１９２番ピン、（ｂ５、ｂ６）＝
（１、１）では１９３〜２５６番ピンにも書き込まれ、
それぞれ各ＤＵＴに接続され、２個並列測定の場合と同
様にして測定可能となる。Similarly, in the case of four-parallel operation, by setting the b5 and b6 bits of the register 19 to "1", the test pattern data of the 1st to 64th pins of the large-capacity memory 15 becomes 1 to 64 of the execution memory 16
(B5, b6) = (1,
0), the 65th to 128th pins, (b5, b6) = (0,
In 1), pins 129 to 192, (b5, b6) =
In (1, 1), it is also written to pins 193 to 256,
Each is connected to each DUT, and measurement can be performed in the same manner as in the case of two parallel measurement.
【００７９】次に、本実施例において、ピン番号メモリ
２３を用いて、ピン番号を任意に設定する場合について
説明する。Next, a case where the pin numbers are arbitrarily set using the pin number memory 23 in this embodiment will be described.
【００８０】この場合の動作のフローチャートを図３に
示す。なお、図３のフローチャートにおいて、図１と同
一の処理ステップの説明は省略する。FIG. 3 shows a flowchart of the operation in this case. In the flowchart of FIG. 3, the description of the same processing steps as in FIG. 1 will be omitted.
【００８１】ピン番号メモリ２３には、予め以下の表１
に示すように、複写元ピン番号と複写先ピン番号が書き
込まれているものとする。ここで、複写元ピン番号は大
容量メモリ１５のピン番号であり、複写先ピン番号は、
実行メモリ１６のピン番号である。The following table 1 is stored in the pin number memory 23 in advance.
It is assumed that the copy source pin number and the copy destination pin number are written as shown in FIG. Here, the copy source pin number is the pin number of the mass memory 15, and the copy destination pin number is
This is the pin number of the execution memory 16.
【００８２】[0082]
【表１】 [Table 1]
【００８３】まず、テストパターンの実行段階（Ｓ２０
４）では、大容量メモリ１５の内容が実行メモリ１６に
複写される。この場合、まずプロセッサ１３は、ピン番
号メモリ２３から複写元ピン番号を読み込み（Ｓ２０
６）、まず複写元ピン番号をレジスタ１８に書き込み
（Ｓ２０７）、ピン番号メモリ２３から最初の複写先の
ピン番号を読み込み（Ｓ２０８）、複写先ピン番号をレ
ジスタ１９に書き込む（Ｓ２０９）。即ち、ピン１がそ
れぞれ書き込まれる。First, the test pattern execution stage (S20)
In 4), the contents of the large-capacity memory 15 are copied to the execution memory 16. In this case, the processor 13 first reads the copy source pin number from the pin number memory 23 (S20).
6) First, the copy source pin number is written into the register 18 (S207), the first copy destination pin number is read from the pin number memory 23 (S208), and the copy destination pin number is written into the register 19 (S209). That is, the pin 1 is written.
【００８４】そして、レジスタ１８で指定される大容量
メモリ１５の内容を読み込み、レジスタ１９で指定され
る実行メモリ１６に複写する（Ｓ２１０）。Then, the contents of the large-capacity memory 15 specified by the register 18 are read and copied to the execution memory 16 specified by the register 19 (S210).
【００８５】次に、複写元ピン番号を格納したレジスタ
１８の内容はそのままにして、２番目の複写先ピン番号
をピン番号メモリ２３から読み込み、２番目の複写先ピ
ン番号をレジスタ１９に書き込む（Ｓ２１２、Ｓ２０
９）。Next, the second copy destination pin number is read from the pin number memory 23 while the content of the register 18 storing the copy source pin number is kept as it is, and the second copy destination pin number is written to the register 19 ( S212, S20
9).
【００８６】レジスタ１８で指定される大容量メモリ１
５の内容を読み込み、レジスタ１９で指定される実行メ
モリ１６に複写する（Ｓ２１０）。Large-capacity memory 1 specified by register 18
5 is read and copied to the execution memory 16 designated by the register 19 (S210).
【００８７】その結果、大容量メモリ１５の１番ピンの
内容が実行メモリ１６の１６番ピンに書き込まれる。As a result, the contents of the first pin of the large-capacity memory 15 are written to the sixteenth pin of the execution memory 16.
【００８８】同様にして、一つの複写元ピン番号に対応
する複写先ピン番号の全てに対して、テストパターンを
実行メモリ１６に書き込む。Similarly, test patterns are written to the execution memory 16 for all copy destination pin numbers corresponding to one copy source pin number.
【００８９】大容量メモリ１５の１番ピンの内容は、実
行メモリ１６の１、１６、１２８、１４０番ピンにそれ
ぞれ書き込まれる（表１の第１行目参照）。The contents of the 1st pin of the large-capacity memory 15 are written to the 1st, 16th, 128th and 140th pins of the execution memory 16 respectively (see the first row of Table 1).
【００９０】次に、新たな複写元ピン番号（表１の第２
行目の複写元ピン番号２）をレジスタ１８に書き込み
（Ｓ２０７）、複写先ピン番号をレジスタ１９に書き込
むことにより（Ｓ２０９）、大容量メモリ１５の２番ピ
ンの内容が実行メモリ１６の３番ピンに複写され、１
８、１３０、１５２番ピンについても順次複写される
（表１第２行目参照）。Next, a new copy source pin number (the second
By writing the copy source pin number 2 in the row into the register 18 (S207) and writing the copy destination pin number into the register 19 (S209), the contents of the second pin of the large capacity memory 15 become the third of the execution memory 16. Copied to the pin
Pins 8, 130 and 152 are also sequentially copied (see the second row of Table 1).
【００９１】同様にして、全ての複写元ピン番号のテス
トパターンが複写先ピン番号で示される実行メモリに複
写されるまで繰り返す。In the same manner, the process is repeated until the test patterns of all the copy source pin numbers are copied to the execution memory indicated by the copy destination pin numbers.
【００９２】このようにして、必要なピン数分のテスト
パターンデータが大容量メモリ１５から実行メモリ１６
に複写される。この一連の動作はソフトウェアで制御さ
れ、実行メモリ１６にデータが複写された以降の動作、
例えばドライバ回路４からのＤＵＴ３への信号の印加と
ＤＵＴ３の応答出力信号のコンパレータ回路５における
期待値パターンとの比較、フェイル処理等は、前記従来
例の動作と相違しない。In this manner, test pattern data for the required number of pins is transferred from the large-capacity memory 15 to the execution memory 16.
Is copied to This series of operations is controlled by software, and operations after data is copied to the execution memory 16;
For example, the application of the signal from the driver circuit 4 to the DUT 3 and the comparison of the response output signal of the DUT 3 with the expected value pattern in the comparator circuit 5 and the fail processing are the same as those in the operation of the conventional example.
【００９３】以上のようにして、ピン番号メモリ２３を
参照して、テストパターンを大容量メモリ１５から実行
メモリ１６へ複写することにより、テストヘッド内の物
理的なピン配置に制限を受けることなく、容易に任意の
ピン番号の並列測定が可能となる。As described above, by copying the test pattern from the large-capacity memory 15 to the execution memory 16 with reference to the pin number memory 23, the physical pin arrangement in the test head is not restricted. Thus, parallel measurement of an arbitrary pin number can be easily performed.
【００９４】なお、ピン番号メモリ２３は、独立なメモ
リとして設けることも可能であるが、プロセッサ１３が
実行する制御プログラム並びにテストプログラムを格納
するプログラムメモリ１４上の一領域に設けることが汎
用性の点で好ましい。Although the pin number memory 23 can be provided as an independent memory, it can be provided in one area on the program memory 14 for storing the control program executed by the processor 13 and the test program. It is preferred in that respect.
【００９５】この場合には、予め、テストプログラム、
テストパターンとともに、対応するピン番号を示すデー
タを同時に読み込むことが必要とされるが、予め例えば
表１に示すようなデータをファイルとして作成して外部
記憶機器２０に格納しておき、このファイルを読み込ん
でプログラムメモリ１４上にピン番号メモリ２３として
生成する。In this case, a test program,
It is necessary to simultaneously read the data indicating the corresponding pin numbers together with the test patterns. For example, data as shown in Table 1 is created in advance as a file and stored in the external storage device 20, and this file is It is read and generated as a pin number memory 23 on the program memory 14.
【００９６】[0096]
【実施例２】次に、本発明の第２の実施例をついて説明
する。図４は、本実施例の構成を示すブロック図であ
る。また、図５に、本実施例の動作のフローチャートを
示す。Embodiment 2 Next, a second embodiment of the present invention will be described. FIG. 4 is a block diagram illustrating the configuration of the present embodiment. FIG. 5 shows a flowchart of the operation of the present embodiment.
【００９７】図４を参照して、本実施例は、図１のピン
番号メモリ２３の代わりにピン対応メモリ２４が設けら
れている点が、前記第１の実施例の構成と相違してい
る。以下では、前記第１の実施例との相違点のみを説明
する。Referring to FIG. 4, the present embodiment differs from the configuration of the first embodiment in that a pin correspondence memory 24 is provided instead of pin number memory 23 in FIG. . Hereinafter, only differences from the first embodiment will be described.
【００９８】本実施例では、外部記憶機器２０から読み
込まれるテストパターンのピン番号と、大容量メモリ１
５（図８参照）のピン番号との対応を示すピン対応メモ
リ２４を設け、テストパターンを外部記憶機器２０から
読み込む際に、ピン対応メモリ２４を参照して、大容量
メモリ１５に書き込む。In this embodiment, the pin numbers of the test patterns read from the external storage device 20 and the large-capacity memory 1
5 (see FIG. 8), a pin correspondence memory 24 indicating the correspondence with the pin number is provided, and when the test pattern is read from the external storage device 20, the test pattern is referred to the pin correspondence memory 24 and written into the large-capacity memory 15.
【００９９】表２にピン対応メモリ２４の内容の一例を
示す。Table 2 shows an example of the contents of the pin correspondence memory 24.
【０１００】大容量メモリ１５のピン番号先の複数領域
に書き込むことにより、実行時にはそのまま実行メモリ
１６に複写されて実行される。By writing to a plurality of areas ahead of the pin numbers of the large-capacity memory 15, the data is copied to the execution memory 16 and executed as it is at the time of execution.
【０１０１】即ち、表２の複写先ピン番号が、大容量メ
モリ１５のピン番号を指定するレジスタ１８に設定され
（図５のＳ３０７参照）、そのピン番号に、外部から読
み込まれるテストパターンが書き込まれることになる
（図５のＳ３０８参照）。That is, the copy destination pin number in Table 2 is set in the register 18 for specifying the pin number of the large-capacity memory 15 (see S307 in FIG. 5), and the test pattern read from the outside is written in the pin number. (See S308 in FIG. 5).
【０１０２】実行メモリ１６にテストパターンが書き込
まれた後の動作は、従来の検査装置の動作と相違はな
く、本実施例においても、前記第１の実施例と同様、テ
ストヘッド内の物理的なピン配置に制限を受けることな
く、任意のピン番号の並列測定を可能としている。The operation after the test pattern is written in the execution memory 16 is not different from the operation of the conventional inspection apparatus. In this embodiment, as in the first embodiment, the physical operation in the test head is performed. Parallel measurement of arbitrary pin numbers is possible without being restricted by a simple pin arrangement.
【０１０３】また、ピン対応メモリ２４は、既述のピン
番号メモリ２３と兼用することも可能であり、またプロ
グラムメモリ１４上に形成することも、独立したメモリ
領域に生成し、両者を使い分けることも可能である。The pin correspondence memory 24 can also be used as the above-described pin number memory 23. The pin correspondence memory 24 can be formed on the program memory 14 or can be generated in an independent memory area and used separately. Is also possible.
【０１０４】[0104]
【表２】 [Table 2]
【０１０５】以上、本発明を上記各実施例に即して説明
したが、本発明は、上記態様にのみ限定されず、本発明
の原理に準ずる各種態様を含む。例えば、本発明は、ロ
ジックＬＳＩテスタのみに限定されない。Although the present invention has been described with reference to the above embodiments, the present invention is not limited to the above embodiments but includes various embodiments according to the principle of the present invention. For example, the present invention is not limited to only a logic LSI tester.
【０１０６】[0106]
【発明の効果】以上説明したように、本発明（請求項
１）によれば、ハードウェア上の追加回路を設けること
なく並列測定が可能とされ、また、複数のＤＵＴを同時
試験する際に、テストヘッド内の物理的なピンエレクト
ロニクスカードの配置に制限されずに、任意のピン接続
が可能とされ、並列測定時のピン接続の自由度を増大し
ている。As described above, according to the present invention (claim 1), parallel measurement can be performed without providing an additional circuit on hardware, and when a plurality of DUTs are simultaneously tested, Any pin connection can be made without being limited by the physical arrangement of the pin electronics card in the test head, which increases the degree of freedom in pin connection during parallel measurement.
【０１０７】このため、本発明（請求項１、２）によれ
ば、並列測定におけるテストボード、プローブカードの
作成を容易化するという効果を有し、テストコストを低
減するものである。Therefore, according to the present invention (claims 1 and 2), there is an effect of facilitating the production of a test board and a probe card in the parallel measurement, and the test cost is reduced.
【０１０８】さらに、本発明によれば、ピン接続の自由
度が特段に増すことから、被測定ＬＳＩとピンエレクト
ロニクスカードとを最短距離で接続する等テスト回路の
最適化を実現することが可能とされ、高速テストの分野
での測定を可能としている。Further, according to the present invention, since the degree of freedom of the pin connection is particularly increased, it is possible to realize the optimization of the test circuit such as connecting the LSI to be measured and the pin electronics card at the shortest distance. This enables measurement in the field of high-speed testing.
【０１０９】また、本発明によれば、被測定半導体集積
回路のピンと前記テストパターンメモリのメモリ領域と
の対応を示す情報を記憶したピン情報記憶部を備え、該
情報記憶部を参照して、前記第１のメモリに格納された
テストパターンを前記複数の半導体集積回路のピンに対
応させて前記第２のメモリの複数のメモリ領域に複写す
ることにより、ハードウェア上の追加回路を設けること
なく並列測定が可能とされ、テストヘッド内の物理的な
ピンエレクトロニクスカードの配置に制限を受けること
なく、任意のピン接続が可能とされ、並列測定時のピン
接続の自由度を増大している。Further, according to the present invention, there is provided a pin information storage unit for storing information indicating a correspondence between a pin of a semiconductor integrated circuit to be measured and a memory area of the test pattern memory, and referring to the information storage unit, By copying the test pattern stored in the first memory to the plurality of memory areas of the second memory in correspondence with the pins of the plurality of semiconductor integrated circuits, without providing an additional circuit on hardware Parallel measurement is possible, and arbitrary pin connection is enabled without being restricted by the physical pin electronics card arrangement in the test head, thereby increasing the degree of freedom in pin connection during parallel measurement.
【０１１０】そして、本発明においては、並列測定用の
特別なハードウェアを具備しないため、テストヘッド内
の物理的なピン番号に制限されずに、任意の位置のピン
番号で並列測定が可能とされ、このため上記効果を同様
に達成することができる。In the present invention, no special hardware for parallel measurement is provided, so that parallel measurement can be performed with a pin number at an arbitrary position without being limited to physical pin numbers in the test head. Therefore, the above effect can be similarly achieved.
【図１】本発明の第１の実施例の構成を示すブロック図
である。FIG. 1 is a block diagram showing a configuration of a first exemplary embodiment of the present invention.
【図２】本発明の第１の実施例の動作を示すフローチャ
ートである。FIG. 2 is a flowchart showing the operation of the first embodiment of the present invention.
【図３】本発明の第１の実施例の動作を示すフローチャ
ートである。FIG. 3 is a flowchart showing the operation of the first embodiment of the present invention.
【図４】本発明の第２の実施例の構成を示すブロック図
である。FIG. 4 is a block diagram showing a configuration of a second exemplary embodiment of the present invention.
【図５】本発明の第１の実施例の動作を示すフローチャ
ートである。FIG. 5 is a flowchart showing the operation of the first embodiment of the present invention.
【図６】従来のＬＳＩテスタの構成を示すブロック図で
ある。FIG. 6 is a block diagram showing a configuration of a conventional LSI tester.
【図７】従来のＬＳＩテスタのピンエレクトロニクスカ
ードの構成を示すブロック図である。FIG. 7 is a block diagram showing a configuration of a pin electronics card of a conventional LSI tester.
【図８】パターンメモリの構成の詳細を示す図である。FIG. 8 is a diagram showing details of a configuration of a pattern memory.
【図９】並列制御回路の詳細を示す図である。FIG. 9 is a diagram showing details of a parallel control circuit.
【図１０】従来例の動作を示すフローチャートである。FIG. 10 is a flowchart showing the operation of the conventional example.
１ タイミング発生部 ２ テストパターンメモリ部 ３ 被試験ＬＳＩ ４ ドライバ回路 ５ コンパレータ回路 ６ フェイルメモリ部 ７ データレベル制御部 ８ 試料電源部 ９ ＤＣ測定部 １０ ピンエレクトロニクスカード １１ テストヘッド １２ 並列制御回路 １３ テストプロセッサ部 １４ プログラムメモリ １５ 大容量メモリ １６ 実行メモリ １７ メモリ制御部 １８ レジスタ １９ レジスタ ２０ テストプログラム並びにテストパターンを格納す
る外部記憶機器 ２１ 並列制御信号 ２２ 並列制御信号 ２３ ピン番号メモリ ２４ ピン対応メモリDESCRIPTION OF SYMBOLS 1 Timing generation part 2 Test pattern memory part 3 LSI under test 4 Driver circuit 5 Comparator circuit 6 Fail memory part 7 Data level control part 8 Sample power supply part 9 DC measurement part 10 Pin electronics card 11 Test head 12 Parallel control circuit 13 Test processor Unit 14 Program memory 15 Large-capacity memory 16 Execution memory 17 Memory control unit 18 Register 19 Register 20 External storage device for storing test programs and test patterns 21 Parallel control signal 22 Parallel control signal 23 Pin number memory 24 Pin corresponding memory
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/3183 G06F 11/22 H01L 21/66 Continuation of the front page (58) Field surveyed (Int.Cl. 6 , DB name) G01R 31/3183 G06F 11/22 H01L 21/66
Claims (3)
パターンを格納するテストパターンメモリを有し、前記
テストパターンメモリの内容に応じて被試験半導体集積
回路に電気信号を供給するドライバ回路と、前記被試験
半導体集積回路からの出力信号と前記テストパターンメ
モリの内容を比較判定するコンパレータ回路から構成さ
れるピンエレクトロニクスカードを備えた検査装置にお
いて、 前記テストパターンメモリが第１のメモリと第２のメモ
リとを含む複数のメモリから構成され、前記第２のメモリの複写領域（複写先ピン番号）を指定
するレジスタと、 被測定半導体集積回路のピン番号と前記第２のメモリに
おける複写先ピン番号との対応を格納する第３のメモリ
を備え、 テスト実行時に、前記第１のメモリに格納されたテスト
パターンを、前記第３のメモリを参照して、前記被測定
半導体集積回路のピン配置に対応させて前記第２のメモ
リの複写領域に複写し、前記第２のメモリを実行メモリ
とし、 前記第１のメモリから必要なピン数分のテストパターン
データを前記第２のメモリの複写領域にそれぞれ複写す
ることにより、テストヘッド内の物理的なピンエレクト
ロニクスカードの配置に制限されることなく任意のピン
接続を可能とした ことを特徴とする、半導体集積回路の
検査装置のテストパターンメモリの制御方式。A driver circuit for storing a test pattern for testing a semiconductor integrated circuit, the driver circuit supplying an electric signal to the semiconductor integrated circuit under test according to the contents of the test pattern memory; An inspection apparatus comprising a pin electronics card comprising a comparator circuit for comparing an output signal from a semiconductor integrated circuit under test with the contents of the test pattern memory, wherein the test pattern memory is a first memory and a second memory And specifies a copy area (copy destination pin number) of the second memory.
Register, the pin number of the semiconductor integrated circuit to be measured, and the second memory.
Memory for storing the correspondence with the copy destination pin number in the third memory
The provided, during the test run, a test pattern stored in said first memory, by referring to the third memory, copying of the second memory in correspondence to the pin arrangement of the measured semiconductor integrated circuit copied to the region, said second memory and execution memory <br/>, test patterns of the pins necessary number of the first memory
Copying data to respective copy areas of the second memory
Physical pin election in the test head
Any pin without being restricted by the layout of the Ronix card
A control method of a test pattern memory of a semiconductor integrated circuit inspection device, wherein connection is enabled .
トする場合に、前記第３のメモリに複数の複写先ピン番
号を格納するとともに、前記第１のメモリに格納された
テストパターンを前記第２のメモリに複写する際に、前
記第３のメモリを参照し、前記複数の被測定半導体集積
回路について前記第１のメモリから、必要なピン数分の
テストパターンデータを前記第２のメモリの複数の複写
領域にそれぞれに複写することで、テストヘッド内の物
理的なピンエレクトロニクスカードの配置に制限される
ことなく並列測定時に任意のピン接続を可能としたこと
を特徴とする、請求項１記載の半導体集積回路の検査装
置のテストパターンメモリの制御方式。2. A method for testing a plurality of semiconductor integrated circuits under test simultaneously , wherein a plurality of copy destination pin numbers are stored in the third memory.
Stores the items, the test pattern stored in said first memory when you copied to the second memory, before
A plurality of semiconductor integrated circuits to be measured with reference to the third memory;
For the circuit, from the first memory,
A plurality of copies of test pattern data in the second memory
By copying each area, the objects in the test head
Limited to physical pin electronics card placement
Characterized that you have to allow any pin connections at parallel measurement without control scheme of the test pattern memory of the inspection apparatus of a semiconductor integrated circuit according to claim 1, wherein.
に、前記第１のメモリの複数のピン番号を記憶格納した
第４のメモリを備え、検査装置に接続される外部記憶機
器からテストパターンを前記検査装置に読み込む際に、
前記第４のメモリを参照し、前記第１のメモリの複数の
領域に複写し、複数の被測定半導体集積回路を同時にテ
ストすることを特徴とする請求項１記載の半導体集積回
路の検査装置のテストパターンメモリ制御方式。3. A semiconductor integrated circuit to be measured with a pin number.
The plurality of pin numbers of the first memory are stored.
An external storage device having a fourth memory and connected to the inspection device
When reading the test pattern from the instrument into the inspection device,
With reference to the fourth memory, a plurality of the first memories
Copied to an area, and multiple semiconductor integrated circuits to be measured
2. The test pattern memory control method for a semiconductor integrated circuit inspection apparatus according to claim 1, wherein
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|---|---|---|---|
| JP6268148A JP2897660B2 (en) | 1994-10-07 | 1994-10-07 | Control method of test pattern memory for semiconductor integrated circuit inspection equipment |
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| JP6268148A JP2897660B2 (en) | 1994-10-07 | 1994-10-07 | Control method of test pattern memory for semiconductor integrated circuit inspection equipment |
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|---|---|
| JPH08110371A JPH08110371A (en) | 1996-04-30 |
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Country Status (1)
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-
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