JP2894649B2 - Image processing circuit - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、画像の拡大、縮小等の
補間演算処理を伴う画像処理回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image processing circuit having an interpolation operation for enlarging or reducing an image.

【０００２】[0002]

【従来の技術】従来、画像データを拡大する場合等のデ
ータ補間方法として、（１）最近傍補間法、（２）直線
補間法、（３）３次補間法等が知られ実用化されている
が、リアルタイムの画像処理を要求される高速処理にお
いては、その回路規模、コストメリット等を考慮し、最
近傍補間法及び直線補間法が広く用いられている。2. Description of the Related Art Conventionally, (1) nearest neighbor interpolation, (2) linear interpolation, (3) cubic interpolation, and the like have been known and put to practical use as data interpolation methods for enlarging image data. However, in high-speed processing requiring real-time image processing, the nearest neighbor interpolation method and the linear interpolation method are widely used in consideration of the circuit scale, cost merit, and the like.

【０００３】以下、従来例を図面を参照して説明する。Hereinafter, a conventional example will be described with reference to the drawings.

【０００４】図５ないし図９は従来例に係わり、図５は
最近傍補間法を説明する説明図、図６は最近傍補間法及
び直線補間法の画像の拡大処理を説明する説明図、図７
は直線補間法を説明する説明図、図８は画像処理回路の
構成を示すブロック図、図９は従来例の画像処理回路で
の画像処理を説明する説明図である。FIGS. 5 to 9 relate to a conventional example, FIG. 5 is an explanatory diagram for explaining the nearest neighbor interpolation method, and FIG. 6 is an explanatory diagram for explaining an image enlargement process by the nearest neighbor interpolation method and the linear interpolation method. 7
FIG. 8 is an explanatory diagram illustrating a linear interpolation method, FIG. 8 is a block diagram illustrating a configuration of an image processing circuit, and FIG. 9 is an explanatory diagram illustrating image processing in a conventional image processing circuit.

【０００５】最近傍補間法は、図５に示すように、同一
画素データを複数回続けることによって、拡大処理を実
現している。この方法は、回路規模が非常に小さく、容
易に実現できる反面、高倍率や分数で表わされる倍率に
は不向きである。例えば、図６（ａ）に示す原画を４倍
に拡大すると、図６（ｂ）に示すように拡大され、画像
がモザイク状になってしまうため、画像が劣化するとい
う欠点がある。さらに、４／３倍の拡大を考えた場合に
は、図６（ｃ）に示すように拡大され、画像が歪んでし
まう。In the nearest neighbor interpolation method, as shown in FIG. 5, enlargement processing is realized by continuing the same pixel data a plurality of times. This method has a very small circuit scale and can be easily realized, but is not suitable for a high magnification or a magnification expressed as a fraction. For example, if the original image shown in FIG. 6A is magnified four times, the image is enlarged as shown in FIG. 6B and the image becomes mosaic, so that the image is degraded. Further, in the case of 4/3 magnification, the image is enlarged as shown in FIG. 6C, and the image is distorted.

【０００６】直線補間法は、図７に示すように、任意の
２点Ｄ1、Ｄ2の画素データｄ1、ｄ2に対し、補間によっ
て求める画素Ｉの画素データｉは、ＩとＤ1との距離を
ｘ、ＩとＤ2との距離をｙとすると、線分ＩＤ1、ＩＤ2
の距離の逆比にｄ1、ｄ2が重みづけられ、次式により求
められる。In the linear interpolation method, as shown in FIG. 7, for pixel data d1 and d2 of arbitrary two points D1 and D2, pixel data i of a pixel I obtained by interpolation is obtained by setting the distance between I and D1 to x. , I and D2 as y, the line segments ID1, ID2
D1 and d2 are weighted to the reciprocal ratio of the distance, and are obtained by the following equation.

【０００７】 ｉ＝ｄ1・ｙ／（ｘ＋ｙ）＋ｄ2・ｘ／（ｘ＋ｙ） ここで、ｙ＝ａ1、ｘ＝ａ2、ｘ＋ｙ＝ｂとすると、 ｉ＝ｄ1・ａ1／ｂ＋ｄ2・ａ2／ｂ （ｂ＝ａ1＋ａ2） …（１） すなわち、例えば、ｄ1＝５、ｄ2＝１５、ｘ：ｙ＝２：
３とすると、式（１）よりｉは ｉ＝５・３／（２＋３）＋１５・２／（２＋３）＝９ となる。I = d 1 · y / (x + y) + d 2 · x / (x + y) where y = a 1, x = a 2, x + y = b, i = d 1 · a 1 / b + d 2 · a 2 / b (b = a1 + a2) (1) That is, for example, d1 = 5, d2 = 15, x: y = 2:
Assuming that 3, i becomes i = 5.3 / (2 + 3) + 15.2 / (2 + 3) = 9 from equation (1).

【０００８】この方法による拡大は、本出願人が先に提
出した特開昭６３−００２０４４号に詳しく述べられて
いる。The enlargement by this method is described in detail in Japanese Patent Application Laid-Open No. 63-002044 previously filed by the present applicant.

【０００９】この方法により、図６（ａ）に示す原画像
を４倍に拡大した場合、演算の過程でデータ語長が十分
長くできれば、図６（ｄ）に示すような滑らかな画像が
得られる。さらに、４／３倍の拡大についても、データ
語長が十分長ければ、図６（ｅ）に示すような滑らかな
画像が得られる。With this method, when the original image shown in FIG. 6A is enlarged four times, if the data word length can be made sufficiently long in the course of the operation, a smooth image as shown in FIG. 6D can be obtained. Can be Further, even for 4/3 magnification, if the data word length is sufficiently long, a smooth image as shown in FIG. 6E can be obtained.

【００１０】[0010]

【発明が解決しようとする課題】しかしながら、高速性
を要求される実用化回路においては、回路規模やコスト
の面からデータ語長を十分に長くすることができないた
め、演算の丸め誤差により輝度の歪が発生してしまう。
その１例を以下に説明する。However, in a practical circuit requiring high speed, the data word length cannot be made sufficiently long from the viewpoint of circuit size and cost. Will occur.
One example will be described below.

【００１１】式（１）による補間拡大方法の実用化回路
の構成を、図８のブロック図に示す。FIG. 8 is a block diagram showing the configuration of a circuit for realizing the interpolation enlargement method according to the equation (1).

【００１２】画像メモリ１０１に渡来する入力画像デー
タは、メモリリード（Ｒ）／ライト（Ｗ）コントローラ
１０２により所定のタイミングで画像メモリ１０１に書
き込まれる。次に補間拡大に必要なデータが、メモリＲ
／Ｗコントローラ１０２により逐次選択され、スイッチ
１０３を介して、２つのラッチ１０４、１０５に振り分
けられる。ラッチ１０４、１０５でデータの同時化を行
い、それぞれルックアップテーブル回路（以下、ＬＵＴ
と略記する）１０６、１０７に出力される。ＬＵＴ１０
６、１０７では、係数ジェネレータ１０８からの出力に
より係数掛けを行い、加算器１０９に出力する。加算器
１０９では、これらのデータを加算して、補間拡大デー
タとして出力する。The input image data transferred to the image memory 101 is written into the image memory 101 at a predetermined timing by a memory read (R) / write (W) controller 102. Next, data necessary for interpolation expansion is stored in the memory R
/ W controller 102 sequentially selects and distributes to two latches 104 and 105 via switch 103. The data is synchronized by the latches 104 and 105, and a look-up table circuit (hereinafter, LUT)
(Abbreviated as). LUT10
In steps 6 and 107, the coefficient is multiplied by the output from the coefficient generator 108 and output to the adder 109. The adder 109 adds these data and outputs the result as interpolation enlarged data.

【００１３】このような回路構成の従来例で、上述の式
（１）で示された補間拡大方法を行うには、８ｂｉｔの
入力データに対して、×０／４、×１／４、×２／４、
×３／４、×４／４のＬＵＴを用意する。In the conventional example having such a circuit configuration, in order to perform the interpolation enlargement method represented by the above equation (1), × 0/4, × 1/4, × 1 2/4,
A LUT of x3 / 4 and x4 / 4 is prepared.

【００１４】ところが、データ語長が８ｂｉｔと限られ
ている場合は、各ＬＵＴのデータは小数点以下を丸めな
ければならない。小数点以下を丸める方法として、一般
に、切り捨て、切り上げ、四捨五入が良く用いられる
が、これらに対して０〜２５５のデータｄについて、ｄ
×１／４、ｄ×３／４、ｄ×１／４＋ｄ×３／４のデー
タを記したのが表１である。However, if the data word length is limited to 8 bits, the data of each LUT must be rounded to the nearest decimal point. As a method of rounding a decimal part, generally, rounding down, rounding up, and rounding are often used.
Table 1 shows data of x 1/4, d x 3/4, d x 1/4 + d x 3/4.

【００１５】[0015]

【表１】 [Table 1]

【００１６】表１の和、すなわち、ｄ×１／４＋ｄ×３
／４の欄をみれば明らかなように、入力データｄに対し
て、丸め誤差が発生していなければ、 ｄ×１／４＋ｄ×３／４＝ｄ となるはずであるが、この丸め誤差のために、どの丸め
方法によっても、必ずしも元のデータには戻っていな
い。The sum of Table 1, that is, d × １ ／ + d × 3
As is clear from the column of / 4, if a rounding error has not occurred in the input data d, it should be d × + d × 3/4 = d. However, any rounding method does not always return to the original data.

【００１７】また、切り上げの場合には、ｄ＝２５５の
とき、 ｄ×１／４＋ｄ×３／４＝２５６ となり、８ｂｉｔのデータに納まらずにオーバフローを
起こしている。このことは、例えば、係数が１／２のと
きの四捨五入の場合にも生じる。In the case of rounding up, when d = 255, d.times.1 / 4 + d.times.3 / 4 = 256, and overflow occurs without being contained in 8-bit data. This also occurs, for example, in the case of rounding when the coefficient is 1/2.

【００１８】このようなＬＵＴを用いて、式（１）によ
る４倍の拡大を行った場合の例を図９を用いて説明す
る。ここで、補間拡大方法の詳細については、上述の特
開昭６３−００２０４４号公報に記載されているので、
とくに説明しない。An example of the case where the LUT is used to enlarge by a factor of four according to the equation (1) will be described with reference to FIG. Here, the details of the interpolation enlargement method are described in the above-mentioned JP-A-63-002044.
No particular explanation is given.

【００１９】図９（ａ）は横方向に画素位置、縦方向に
データのレベルを示したものであり、これを原画とし
て、４倍拡大を行う。FIG. 9A shows the pixel position in the horizontal direction and the data level in the vertical direction. Using this as the original image, the image is enlarged four times.

【００２０】切り捨てによるＬＵＴを用いた結果が図９
（ｂ）、切り捨てによるＬＵＴを用いた結果が図９
（ｃ）、四捨五入によるＬＵＴを用いた結果が図９
（ｄ）である。従って、上記各ＬＵＴによる画像処理回
路は、必ずしも滑らかに補間することができないという
不具合を有している。FIG. 9 shows the result of using the LUT by truncation.
(B) The result of using the LUT by truncation is shown in FIG.
(C), the result using the rounded LUT is shown in FIG.
(D). Therefore, the image processing circuit using each LUT has a disadvantage that interpolation cannot be performed smoothly.

【００２１】本発明は、上記事情に鑑みてなされたもの
であり、データ語長を長くすることなく、演算誤差を小
さくでき、回路規模の縮小、簡易化、低コスト化が実現
できる画像処理回路を提供することを目的としている。The present invention has been made in view of the above circumstances, and can reduce an arithmetic error without increasing a data word length, and realize an image processing circuit capable of realizing a reduction in circuit scale, simplification, and cost reduction. It is intended to provide.

【００２２】[0022]

【課題を解決するための手段】本発明の画像処理回路
は、少なくとも、２画素以上の画像データの積和演算に
より補間データを得る画像処理回路において、補間係数
と入力画素データとの積演算の結果を、有効データ長に
切り上げて出力する第１乗算手段と、補間係数と入力画
素データとの積演算の結果を、有効データ長に切り捨て
て出力する少なくとも１つの第２乗算手段と、前記第１
乗算手段の出力と、前記第２乗算手段の出力とを加算し
て出力する加算手段とを備えている。An image processing circuit according to the present invention is an image processing circuit for obtaining interpolation data by a product-sum operation of image data of at least two pixels. First multiplying means for rounding up the result to an effective data length and outputting the result, at least one second multiplying means for rounding down the result of the product operation of the interpolation coefficient and the input pixel data to an effective data length and outputting the result, 1
An adder is provided for adding the output of the multiplier and the output of the second multiplier and outputting the result.

【００２３】[0023]

【作 用】少なくとも２つの画素データの入力に対し
て、前記第１乗算手段により、補間係数と１つの入力画
素データとの積演算の結果を、有効データ長に切り上げ
て出力し、前記第２乗算手段により、補間係数と残りの
入力画素データとの積演算の結果を、有効データ長に切
り捨てて出力し、前記加算手段により、該第１乗算手段
と第２乗算手段の出力を加算して出力する。The first multiplying means rounds up the result of the product operation of the interpolation coefficient and one input pixel data to an effective data length for the input of at least two pixel data and outputs the result. The result of the product operation of the interpolation coefficient and the remaining input pixel data is truncated to an effective data length by the multiplying means and output, and the output of the first multiplying means and the output of the second multiplying means are added by the adding means. Output.

【００２４】[0024]

【実施例】以下、図面を参照しながら本発明の実施例に
ついて述べる。Embodiments of the present invention will be described below with reference to the drawings.

【００２５】図１ないし図４は本発明の一実施例に係わ
り、図１は画像処理回路の概念構成を示す構成図、図２
は画像処理回路の回路構成を示すブロック図、図３はＬ
ＵＴのメモリの構成を示すメモリマップ、図４は画像処
理の結果をを説明する説明図である。FIGS. 1 to 4 relate to an embodiment of the present invention. FIG. 1 is a block diagram showing a conceptual configuration of an image processing circuit.
Is a block diagram showing a circuit configuration of the image processing circuit, and FIG.
FIG. 4 is a diagram illustrating a memory map showing a configuration of a memory of the UT.

【００２６】図１に示すように、本一実施例の画像処理
回路１は、２つの原画素データＤ１、Ｄ２に対し、補間
係数との積演算の結果を有効データ長に切り上げて出力
する乗算手段２と、補間係数との積演算の結果を有効デ
ータ長に切り捨てて出力する乗算手段３と、前記乗算手
段２、３に係数を出力する係数発生手段４と、前記乗算
手段２及び３の出力を加算する加算手段５とから構成さ
れている。（尚、後述するように、乗算手段２、３がメ
モリによるＬＵＴである場合には、乗算手段を１つのメ
モリにまとめて構成することも可能である。）このよう
な画像処理回路１の回路構成は、図２に示すように、前
記乗算手段２としての第１ＬＵＴ２ａと、前記乗算手段
３としてのＬＵＴ３ａと、前記係数発生手段４としての
係数ジェネレータ４ａと、前記加算手段５としての加算
器５ａとから構成されていて、例えば、図８に示した従
来例の画像処理回路において、ラッチ１０４の出力が原
画素データＤ１として第１ＬＵＴ２ａに入力され、ラッ
チ１０５の出力が原画素データＤ２として第２ＬＵＴ３
ａに入力されるようになっている。また、第１ＬＵＴ２
ａ及び第２ＬＵＴ３ａは、例えば、図３に示すようなメ
モリマップにより構成されている。As shown in FIG. 1, the image processing circuit 1 of this embodiment multiplies two original pixel data D1 and D2 by multiplying the result of a product operation with an interpolation coefficient to an effective data length and outputs the result. Means 2, a multiplication means 3 for truncating the result of the product operation of the interpolation coefficient to an effective data length and outputting the result, a coefficient generation means 4 for outputting a coefficient to the multiplication means 2 and 3, and a multiplication means 2 and 3. And an adding means 5 for adding outputs. (Note that, as described later, when the multiplying means 2 and 3 are LUTs using a memory, the multiplying means may be configured as a single memory.) The circuit of such an image processing circuit 1 As shown in FIG. 2, the configuration includes a first LUT 2a as the multiplying means 2, an LUT 3a as the multiplying means 3, a coefficient generator 4a as the coefficient generating means 4, and an adder 5a as the adding means 5. For example, in the conventional image processing circuit shown in FIG. 8, the output of the latch 104 is input to the first LUT 2a as the original pixel data D1, and the output of the latch 105 is the second LUT 3 as the original pixel data D2.
a. Also, the first LUT2
a and the second LUT 3a are configured by, for example, a memory map as shown in FIG.

【００２７】次に、このように構成された画像処理回路
１の作用について説明する。Next, the operation of the image processing circuit 1 configured as described above will be described.

【００２８】原画素データＤ１はＬＵＴ２ａに入力さ
れ、原画素データＤ２はＬＵＴ３ａに入力される。この
入力のタイミングに同期して、係数ジェネレータ４ａ
は、ＬＵＴ２ａ、ＬＵＴ３ａのそれぞれに、所望の係数
を出力する。この係数の指示によりＬＵＴ２ａ及びＬＵ
Ｔ３ａは、係数のテーブルを選択する。このとき、一方
のＬＵＴが切り捨てによりテーブルを選択しているとき
には、他方のＬＵＴは切り上げによるテーブルを選択す
る。また、係数の選択の仕方は、両方の係数を加えると
１になるように設定されている。The original pixel data D1 is input to the LUT 2a, and the original pixel data D2 is input to the LUT 3a. In synchronization with the timing of this input, the coefficient generator 4a
Outputs a desired coefficient to each of the LUT 2a and the LUT 3a. The LUT 2a and LU
T3a selects a table of coefficients. At this time, when one LUT selects a table by rounding down, the other LUT selects a table by rounding up. The method of selecting the coefficient is set to be 1 when both coefficients are added.

【００２９】このようにしてテーブルが選択されると、
ＬＵＴ２ａ、ＬＵＴ３ａは、そのテーブルと、入力され
て原画素データＤ１、Ｄ２の値に応じたデータを加算器
５ａに出力する。この加算器５ａは、ＬＵＴ２ａ、ＬＵ
Ｔ３ａからのこれら２つのデータを加算して補間データ
として出力する。When a table is selected in this way,
The LUTs 2a and 3a output the table and data corresponding to the values of the input original pixel data D1 and D2 to the adder 5a. The adder 5a includes an LUT 2a, an LU
These two data from T3a are added and output as interpolation data.

【００３０】この一実施例の画像処理回路１により、例
えば、上述の図９（ａ）の原画像を４倍に拡大すると、
図４に示すような滑らかな拡大画像を得ることができ
る。By the image processing circuit 1 of this embodiment, for example, when the above-mentioned original image of FIG.
A smooth enlarged image as shown in FIG. 4 can be obtained.

【００３１】すなわち、２つの原画素データの入力に対
し、補間係数との積演算の結果を一方は切り上げ、他方
は切り捨てる操作を行うことにより、データ語長を長く
せずに、演算誤差を小さくでき、低コスト、小回路規模
で、滑らかな拡大画像を得ることができる。In other words, by performing an operation of rounding up the result of the product operation of the input of the two original pixel data and the interpolation coefficient on one side and cutting off the other on the other side, the operation error can be reduced without increasing the data word length. This makes it possible to obtain a smooth enlarged image at low cost and with a small circuit scale.

【００３２】[0032]

【発明の効果】以上説明したように本発明によれば、本
発明の画像処理回路は、少なくとも２つの画素データの
入力に対して、前記第１乗算手段により、補間係数と１
つの入力画素データとの積演算の結果を、有効データ長
に切り上げて出力し、前記第２乗算手段により、補間係
数と残りの入力画素データとの積演算の結果を、有効デ
ータ長に切り捨てて出力し、前記加算手段により、該第
１乗算手段と第２乗算手段の出力を加算して出力するの
で、データ語長を長くすることなく、演算誤差を小さく
でき、回路規模の縮小、簡易化、低コスト化が実現でき
るという効果がある。As described above, according to the present invention, the image processing circuit according to the present invention is configured such that the first multiplying means applies an interpolation coefficient and 1 to at least two pixel data inputs.
The result of the product operation of the two input pixel data is rounded up to the effective data length and output. The result of the product operation of the interpolation coefficient and the remaining input pixel data is rounded down to the effective data length by the second multiplication means. Since the output of the first multiplication means and the output of the second multiplication means are added and output by the addition means, the calculation error can be reduced without increasing the data word length, and the circuit scale can be reduced and simplified. This has the effect that cost reduction can be realized.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 一実施例に係る画像処理回路の概念構成を示
す構成図である。FIG. 1 is a configuration diagram illustrating a conceptual configuration of an image processing circuit according to an embodiment.

【図２】 一実施例に係る画像処理回路の回路構成を示
すブロック図である。FIG. 2 is a block diagram illustrating a circuit configuration of an image processing circuit according to one embodiment.

【図３】 一実施例に係るＬＵＴのメモリの構成を示す
メモリマップである。FIG. 3 is a memory map showing a configuration of a memory of an LUT according to one embodiment.

【図４】 一実施例に係る画像処理の結果をを説明する
説明図である。FIG. 4 is an explanatory diagram illustrating a result of image processing according to one embodiment.

【図５】 従来例に係る最近傍補間法を説明する説明図
である。FIG. 5 is an explanatory diagram illustrating a nearest neighbor interpolation method according to a conventional example.

【図６】 従来例に係る最近傍補間法及び直線補間法の
画像の拡大処理を説明する説明図である。FIG. 6 is an explanatory diagram for explaining an image enlargement process by a nearest neighbor interpolation method and a linear interpolation method according to a conventional example.

【図７】 従来例に係る直線補間法を説明する説明図で
ある。FIG. 7 is an explanatory diagram illustrating a linear interpolation method according to a conventional example.

【図８】 従来例に係る画像処理回路の構成を示すブロ
ック図である。FIG. 8 is a block diagram illustrating a configuration of an image processing circuit according to a conventional example.

【図９】 従来例に係る従来例の画像処理回路での画像
処理を説明する説明図である。FIG. 9 is an explanatory diagram illustrating image processing in a conventional image processing circuit according to a conventional example.

【符号の説明】[Explanation of symbols]

１…画像処理回路 ２…乗算手段 ２ａ…第１ＬＵＴ ３…乗算手段 ３ａ…第２ＬＵＴ ４…係数発生手段 ４ａ…係数ジェネレータ ５…加算手段 ５ａ…加算器 DESCRIPTION OF SYMBOLS 1 ... Image processing circuit 2 ... Multiplication means 2a ... 1st LUT 3 ... Multiplication means 3a ... 2nd LUT 4 ... Coefficient generation means 4a ... Coefficient generator 5 ... Addition means 5a ... Adder

───────────────────────────────────────────────────── フロントページの続き (72)発明者 後藤 正仁 東京都渋谷区幡ヶ谷２丁目43番２号 オ リンパス光学工業株式会社内 (72)発明者 内久保 明伸 東京都渋谷区幡ヶ谷２丁目43番２号 オ リンパス光学工業株式会社内 (72)発明者 中川 雄大 東京都渋谷区幡ヶ谷２丁目43番２号 オ リンパス光学工業株式会社内 (72)発明者 宮下 章裕 東京都渋谷区幡ヶ谷２丁目43番２号 オ リンパス光学工業株式会社内 (56)参考文献 特開 平３−138777（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06T 3/40 G09G 5/36 520 H04N 1/387 101 - 1/393 ────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Masahito Goto 2-43-2 Hatagaya, Shibuya-ku, Tokyo Inside O-Limpus Optical Co., Ltd. (72) Inventor Akinobu Ukubo 2-43-2 Hatagaya, Shibuya-ku, Tokyo No. Within Olympus Optical Co., Ltd. (72) Inventor Yuta Nakagawa 2-43-2 Hatagaya, Shibuya-ku, Tokyo Inside Olympus Optical Co., Ltd. (72) Akihiro Miyashita 2-34-2 Hatagaya, Shibuya-ku, Tokyo No. Olympus Optical Co., Ltd. (56) References JP-A-3-138777 (JP, A) (58) Fields investigated (Int. Cl. ⁶ , DB name) G06T 3/40 G09G 5/36 520 H04N 1/387 101-1/393

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 少なくとも、２画素以上の画像データの
積和演算により補間データを得る画像処理回路におい
て、 補間係数と入力画素データとの積演算の結果を、有効デ
ータ長に切り上げて出力する第１乗算手段と、 補間係数と入力画素データとの積演算の結果を、有効デ
ータ長に切り捨てて出力する少なくとも１つの第２乗算
手段と、 前記第１乗算手段の出力と、前記第２乗算手段の出力と
を加算して出力する加算手段とを備えたことを特徴とす
るを画像処理回路。At least an image processing circuit for obtaining interpolation data by a product-sum operation of image data of two or more pixels, wherein a result of a product operation of an interpolation coefficient and input pixel data is rounded up to an effective data length and output. 1 multiplying means, at least one second multiplying means for rounding down a result of a product operation of an interpolation coefficient and input pixel data to an effective data length and outputting the result, an output of the first multiplying means, and a second multiplying means And an adding means for adding and outputting the output of the image processing circuit.