JP2892932B2 - Signal transmission device for position detector - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、位置検出器の信号伝送
装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal transmission device for a position detector.

【０００２】[0002]

【従来の技術】従来、例えばブラシレスモータ等のモー
タにおいては、モータ主軸の位置データの検出が行われ
ている。この装置においては、モータ主軸端部にＡ，Ｂ
相検出用の磁気記録媒体が設けられており、この磁気記
録媒体から位置データ信号としてのインクリメンタル信
号を得るようにしている。そして、このインクリメンタ
ル信号はアップダウンカウンタによりカウンタ値に変換
されて伝送路で伝送され、このカウンタ値から位置を割
り出せるようになっている。2. Description of the Related Art Conventionally, in a motor such as a brushless motor, position data of a motor main shaft is detected. In this device, A, B
A magnetic recording medium for phase detection is provided, and an incremental signal as a position data signal is obtained from the magnetic recording medium. The incremental signal is converted into a counter value by an up / down counter and transmitted through a transmission path, and the position can be determined from the counter value.

【０００３】[0003]

【発明が解決しようとする課題】しかしながら、上記装
置においては、アップダウンカウンタのカウンタ値をそ
のまま伝送していることから、信号量が多く、従って送
信時間が長くなり制御性能が劣化すると共に、記憶容量
を大きくしなければならないといった等の種々の問題が
あった。However, in the above apparatus, since the counter value of the up / down counter is transmitted as it is, the signal amount is large, the transmission time is lengthened, the control performance is degraded, and the storage performance is reduced. There have been various problems such as the need to increase the capacity.

【０００４】そこで、本出願人は先に出願した特願平５
−２６１７２において、上記問題点を解決するインクリ
メンタル信号の伝送方法を提案した。この方法は、イン
クリメンタル信号をカウンタに入力し、そのカウンタ値
の一定時間における変化量をシリアル信号に変換して転
送し、このシリアル信号を受信してインクリメンタル信
号に変換するというものであり、一定時間におけるカウ
ンタ値の変化量を送信するので、信号量が少なくなると
共に送信時間が短縮されるという効果を奏するものであ
る。Therefore, the present applicant has filed Japanese Patent Application No.
No. 26172 proposes a method of transmitting an incremental signal that solves the above problem. In this method, an incremental signal is input to a counter, the amount of change in the counter value over a certain period of time is converted into a serial signal and transferred, and this serial signal is received and converted to an incremental signal. Since the amount of change in the counter value in step (1) is transmitted, there is an effect that the amount of signal is reduced and the transmission time is shortened.

【０００５】しかしながら、上記特願平５−２６１７２
に記載のインクリメンタル信号の伝送方法にあっては、
受信側回路において、受信側回路の電源がオンされる
と、Ｂ相の立ち上がりがＺ相のハイレベルの初めに来て
しまうというように、パルスずれが生じてＡ相、Ｂ相、
Ｚ相の位相関係にずれを生じ、Ｚ相とＡ相、Ｂ相の位相
関係を用いて位置決めを行う場合に、その精度が低下し
てしまうという問題があった。[0005] However, the above-mentioned Japanese Patent Application No. Hei 5-26172 is disclosed.
In the method of transmitting the incremental signal described in
In the receiving circuit, when the power of the receiving circuit is turned on, a pulse shift occurs so that the rising of the B phase comes at the beginning of the high level of the Z phase, and the A phase, the B phase,
When the phase relationship between the Z phase is shifted and the positioning is performed using the phase relationship between the Z phase, the A phase, and the B phase, there is a problem that the accuracy is reduced.

【０００６】そこで、本出願人はさらに提案を行い、先
に出願した特願平５−９０８７８において、上記問題点
の解決を図る位置検出器の信号伝送装置を提案した。こ
の装置は、アップダウンカウンタのカウンタ値の単位時
間当たりの変化量と共に、２相のレベルデータをサンプ
リングデータとして伝送し、これら変化量とサンプリン
グデータとで、２相のインクリメンタル信号を再生する
ようにしたもので、送信側のＡ，Ｂ相のレベルをそのま
ま受信側で再生できるようにして、受信側におけるＡ，
Ｂ，Ｚ相の位相のずれをなくして、位置決め精度の向上
を図るといったものである。Accordingly, the present applicant has further made a proposal, and in Japanese Patent Application No. 5-90878 filed earlier, has proposed a signal transmission device of a position detector which aims to solve the above-mentioned problems. This device transmits two-phase level data as sampling data together with the amount of change in the counter value of the up / down counter per unit time, and reproduces a two-phase incremental signal with the amount of change and the sampling data. The level of the A and B phases on the transmitting side can be reproduced on the receiving side as it is,
It is intended to improve the positioning accuracy by eliminating the phase shift of the B and Z phases.

【０００７】ここで、上記特願平５−９０８７８記載の
位置検出器の信号伝送装置において使用される原点信号
及び原点について、以下説明する。原点信号とは１回転
に１箇所（或は２箇所以上）存在するＺ相信号のハイレ
ベルとして定義しており、また原点とはＺ相信号はハイ
の時のＢ相信号の立ち上がりのエッジの角度として定義
している。従って、原点を一義的に決定するには、図１
２に示される位相関係となるようなＺ相とする必要があ
る。すなわち、例えばＢ相信号の立ち上がりのエッジ
（ロ）を原点とするには、隣のＢ相信号の立ち上がりの
エッジ（イやハ）にＺ相のハイの区間が重ならないよう
にＺ相信号を作製する必要があり、従ってＺ相信号をハ
イ区間の長さで分類すると、Ｚａ〜Ｚｄまでのハイ区間
を有するＺ相信号が考えられる。The origin signal and the origin used in the signal transmission device of the position detector described in Japanese Patent Application No. 5-90878 will be described below. The origin signal is defined as the high level of the Z-phase signal that exists at one location (or two or more locations ) in one revolution, and the origin is the rising edge of the B-phase signal when the Z-phase signal is high. Defined as an angle. Therefore, to uniquely determine the origin, FIG.
It is necessary to make the Z phase such that the phase relationship shown in FIG. That is, for example, in order to set the rising edge (b) of the B-phase signal to be the origin, the Z-phase signal is set so that the high-phase section of the Z-phase does not overlap the rising edge (a or c) of the adjacent B-phase signal. Therefore, if the Z-phase signal is classified according to the length of the high section, a Z-phase signal having a high section from Za to Zd can be considered.

【０００８】ここで、ＭＲセンサと磁気媒体との間隔等
の経年変化に対する余裕を考慮すると、Ａ，Ｂ相信号に
対するＺ相信号の位相関係としては、Ｚｂ〜Ｚｃの間の
ハイ区間を有するＺ相信号が望ましく、従ってこのよう
なＺ相信号が仕様化されている。なお、図１２における
信号は、回転方向が主軸の出力軸に向かって時計回りの
場合を示している。Here, considering the margin for the secular change such as the interval between the MR sensor and the magnetic medium, the phase relationship of the Z-phase signal with respect to the A- and B-phase signals is Z having a high interval between Zb and Zc. Phase signals are desirable, and thus such Z-phase signals are specified. The signal in FIG. 12 indicates a case where the rotation direction is clockwise toward the output shaft of the main shaft.

【０００９】しかしながら、このような位相関係のＺ相
信号を用いても、上記特願平５−９０８７８に記載の１
チャンネル通信システムにあっては、１チャンネル送
信、受信回路で無視できない伝送遅れが発生し、この伝
送遅れにより、受信側再生信号Ｚ’，Ａ’，Ｂ’の位相
関係が崩れてしまい、以下のような様々な問題点が生じ
るということが判明した。However, even if such a Z-phase signal having a phase relationship is used, the 1-phase signal described in Japanese Patent Application No. 5-90878 is used.
In a channel communication system, a transmission delay that cannot be ignored in a one-channel transmission / reception circuit occurs, and this transmission delay disrupts the phase relationship between the reception-side reproduced signals Z ′, A ′, and B ′. It has been found that such various problems occur.

【００１０】すなわち、特願平５−９０８７８記載の位
置検出器の信号伝送装置にあっては、３８μｓ毎に送信
側Ｚ相信号をサンプリングしているが、例えば高速回転
になって（２０００パルス／回転のエンコーダを用いて
例えば１９７４回転／分の時）、図１３に示されるよう
に、３８μｓのサンプリング間に入ってしまうようなパ
ルス幅の狭い原点信号Ｚがくると、受信側では再生原点
信号Ｚ’が出力されなくなり、高速回転時の原点信号を
使用する場合に対応ができないといった問題がある。That is, in the signal transmission device of the position detector described in Japanese Patent Application No. 5-90878, the transmitting side Z-phase signal is sampled every 38 μs. As shown in FIG. 13, when the origin signal Z having a narrow pulse width that falls within the sampling interval of 38 μs comes, as shown in FIG. There is a problem that Z 'is no longer output and it is not possible to use the origin signal at the time of high-speed rotation.

【００１１】また、低速回転であっても（２０００パル
ス／回転のエンコーダを用いて例えば３９５回転／分の
時）、図１４に示されるように、送信側Ｚ相信号のパル
ス幅が広い原点信号Ｚの場合には、再生原点信号Ｚ’の
パルス幅が広がってこの再生原点信号Ｚ’に対応するＢ
相信号の立ち上がりエッジが複数箇所になってしまい、
偽りの原点（図におけるヲ）がでるといった問題もあ
る。Further, even at a low rotation speed (for example, at 395 rotations / minute using an encoder of 2000 pulses / rotation), as shown in FIG. In the case of Z, the pulse width of the reproduction origin signal Z 'is increased and B corresponding to the reproduction origin signal Z' is increased.
The rising edge of the phase signal will be in multiple places,
There is also a problem that a false origin (ヲ in the figure) appears.

【００１２】また、上述のような低速回転であっても、
図１５に示されるように、送信側Ｚ相信号のパルス幅が
狭い原点信号Ｚの場合には、再生原点信号Ｚ’に対応す
るＢ相信号の立ち上がりエッジがなくなってしまい、再
生原点信号Ｚ’を用いて原点を見つけられないといった
問題もある。Further, even at the low speed rotation as described above,
As shown in FIG. 15, in the case of the origin signal Z in which the pulse width of the transmission-side Z-phase signal is narrow, the rising edge of the B-phase signal corresponding to the reproduction origin signal Z 'is eliminated, and the reproduction origin signal Z' There is also a problem that the origin cannot be found using.

【００１３】さらにまた、上記図１４、図１５に示され
るように、Ａ，Ｂ相とＺ相信号のサンプリングのタイミ
ングによっては、再生原点信号Ｚ’と再生Ａ，Ｂ相信号
Ａ’，Ｂ’の位相関係がばらつくといった問題もある。Further, as shown in FIGS. 14 and 15, depending on the sampling timing of the A, B and Z phase signals, the reproduction origin signal Z 'and the reproduction A and B phase signals A' and B 'are obtained. There is also a problem that the phase relationship varies.

【００１４】そこで本発明は、再生原点信号と再生イン
クリメンタル信号の位相関係のばらつきがなく、しかも
高速回転時に必ず原点信号が現出し、その上低速回転時
に必ず原点が現出すると共に偽りの原点が現出すること
がない位置検出器の信号伝送装置を提供することを第１
の目的とする。Accordingly, the present invention provides a reproduction origin signal and a reproduction incremental signal which have no variation in the phase relationship. In addition, the origin signal always appears at the time of high-speed rotation, and the origin always appears at the time of low-speed rotation. A first object is to provide a signal transmission device for a position detector that does not appear.
The purpose of.

【００１５】また、他の再生インクリメンタル信号を用
いなくとも、一つの再生インクリメンタル信号と再生原
点信号の論理積出力により±１パルスの精度で簡易に原
点の検出ができ、後段の信号処理回路の選択の幅を広げ
ることが可能な位置検出器の信号伝送装置を提供するこ
とを第２の目的とする。Further, the origin can be easily detected with an accuracy of ± 1 pulse by the logical product output of one reproduction incremental signal and the reproduction origin signal without using another reproduction incremental signal, and the subsequent signal processing circuit can be selected. It is a second object of the present invention to provide a signal transmission device for a position detector capable of increasing the width of the signal.

【００１６】[0016]

【課題を解決するための手段】第１、第２手段の位置検
出器の信号伝送装置は、上記第１の目的を達成するため
に、被検出体の位置データを検出する位置検出器と、前
記被検出体の位置変化に応じて前記位置検出器より検出
される２相のインクリメンタル信号を入力とするアップ
ダウンカウンタと、このアップダウンカウンタによりカ
ウントされるカウンタ値と１回転当たり少なくとも１パ
ルス以上存在する原点信号とをシリアル信号に変換する
送信回路部と、前記シリアル信号を伝送路を介して受信
して、２相のインクリメンタル信号と原点信号とを再生
する受信回路と、を備えた位置検出器の信号伝送装置で
あって、サンプリング間に現れた原点信号、または原点
信号とインクリメンタル信号との論理積出力をホールド
し、次のサンプリングで送信することを特徴としてい
る。According to a first aspect of the present invention, there is provided a signal transmission device of a position detector for detecting position data of an object to be detected in order to achieve the first object. An up / down counter which receives a two-phase incremental signal detected by the position detector in accordance with a change in the position of the object, a counter value counted by the up / down counter, and at least one pulse per rotation A position detection device comprising: a transmission circuit unit that converts an existing origin signal into a serial signal; and a reception circuit that receives the serial signal via a transmission line and reproduces a two-phase incremental signal and an origin signal. The signal transmission device of the transmitter holds the origin signal that appeared during sampling or the logical product output of the origin signal and the incremental signal, and It is characterized by transmitting at grayed.

【００１７】また、第３手段の位置検出器の信号伝送装
置は、上記第２の目的を達成するために、上記第１また
は第２手段に加えて、受信回路に、インクリメンタル信
号再生出力と原点信号再生出力との論理積回路を設けた
ことを特徴としている。According to a third aspect of the present invention, in addition to the first or the second means, the signal transmission device of the position detector of the third means includes, in addition to the first or the second means, a receiving circuit for outputting an incremental signal reproduction output and an origin. It is characterized in that a logical product circuit with a signal reproduction output is provided.

【００１８】[0018]

【作用】このような第１または第２手段における位置検
出器の信号伝送装置によれば、例えば、サンプリング間
に現れた原点信号、または原点信号とインクリメンタル
信号との論理積出力をホールドして、次のサンプリング
で送信するようにすると、高速回転になってサンプリン
グ間に入ってしまうようなパルス幅の狭い原点信号がき
ても、パルス幅が次のサンプリングまで広げられるよう
になり、受信側では再生原点信号が必ず出力される。ま
た、低速回転でパルス幅が広い原点信号の場合にはパル
ス幅が狭められ、偽りの原点がでることはなくなる。ま
た、低速回転でパルス幅が狭い原点信号の場合にはパル
ス幅が次のサンプリングまで広げられ、再生原点信号を
用いて原点を見つけることができる。According to the signal transmission device of the position detector in the first or second means, for example, the origin signal appearing during sampling or the logical product output of the origin signal and the incremental signal is held. By transmitting at the next sampling, the pulse width can be expanded to the next sampling even if there is a home pulse signal with a narrow pulse width that is high-speed rotation and enters between samplings. The origin signal is always output. In the case of a low-speed rotation and an origin signal having a wide pulse width, the pulse width is narrowed and a false origin does not appear. In the case of an origin signal having a narrow pulse width at a low rotation speed, the pulse width is expanded until the next sampling, and the origin can be found using the reproduction origin signal.

【００１９】また、第３手段における位置検出器の信号
伝送装置によれば、論理積回路出力と一つの再生インク
リメンタル信号との位相が完全に一致するようになり、
他の再生インクリメンタル信号を用いなくとも、±１パ
ルスの精度で簡易に原点の検出がなされ得る。Further, according to the signal transmission device of the position detector in the third means, the phase of the output of the AND circuit and the phase of one reproduced incremental signal are completely matched,
The origin can be easily detected with an accuracy of ± 1 pulse without using another reproduction incremental signal.

【００２０】[0020]

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は本発明の一実施例を示す位置検出器の信号
伝送装置の概略斜視図である。同図において、符号１
は、例えばブラシレスモータを示しており、モータ１の
主軸１ａの端面には、円盤状の磁極検出用マグネット２
が設けられている。この磁極検出用マグネット２は、Ｎ
極とＳ極とが周方向に交互に着磁されており、Ｕ，Ｖ，
Ｗ相の駆動用位置データを送出するものである。この磁
極検出用マグネット２の手前には、円盤状の磁気記録媒
体３が設けられている。この磁気記録媒体３は、Ｎ極と
Ｓ極とが円周上に１極づつ並んで着磁される上段部と、
Ｎ極とＳ極とが円周上に交互に着磁される下段部とを備
えており、Ｚ，Ａ，Ｂ相の位置データを送出するもので
ある。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a schematic perspective view of a signal transmission device of a position detector showing one embodiment of the present invention. In FIG.
Indicates, for example, a brushless motor, and a disc-shaped magnet 2 for detecting magnetic poles is provided on the end face of the main shaft 1a of the motor 1.
Is provided. This magnet 2 for detecting magnetic poles
The poles and S poles are alternately magnetized in the circumferential direction, and U, V,
It sends out the W-phase driving position data. A disk-shaped magnetic recording medium 3 is provided in front of the magnetic pole detecting magnet 2. The magnetic recording medium 3 has an upper portion in which an N pole and an S pole are magnetized side by side on the circumference one by one;
It has a lower portion in which N poles and S poles are alternately magnetized on the circumference, and sends out position data of the Z, A, and B phases.

【００２１】モータ１には、上記Ａ，Ｂ，Ｚ，Ｕ，Ｖ，
Ｗ相の位置データをそれぞれ検出するための、例えばエ
ンコーダー等の位置検出器４が付設されている。このエ
ンコーダー４のケース４４（図が煩雑になるのを避ける
ために点線で示されている）内で磁極検出用マグネット
２、磁気記録媒体３の着磁部に対向する位置には、磁極
検出部たるホール素子４ａ、ＭＲセンサ４ｂがそれぞれ
配置されており、ホール素子４ａは、後述の波形整形回
路４ｃ、４てい倍＋方向検出回路４０、アップダウンカ
ウンタ５、送信回路部としてのパラレル・シリアル変換
器６、通信制御部５０、ＣＲＣｂｉｔ付加器５１、サン
プリング回路たるホールド回路６０、Ｚ相信号（原点信
号）とインクリメンタル信号との論理積回路７１、Ｚ相
ホールド回路７０、ラインドライバ８、５Ｖ電源１８、
グランド電源１９より構成される信号処理回路１７のベ
ース裏面に取り付けられている。ホール素子４ａ、ＭＲ
センサ４ｂの出力線は、図２に示されるように、矩形波
に波形整形するための波形整形回路４ｃに接続されてい
る。この波形整形回路４ｃのＡ，Ｂ相の出力線は、４て
い倍パルスとアップダウン信号にそれぞれ変換する４て
い倍パルス＋方向検出回路４０に接続されており、この
４てい倍パルス＋方向検出回路４０の出力線及びクリ
ヤ、サンプリングの指示信号を送出する通信制御部５０
の出力線は、Ａ，Ｂ相の位相の進み遅れに対応してアッ
プまたはダウンをカウントする６ビットのアップダウン
カウンタ５に接続されている。このアップダウンカウン
タ５の出力線は、パラレル・シリアル変換器６に接続さ
れており、他の相（Ｚ，Ｕ，Ｖ，Ｗ相）の出力線は直接
上記パラレル・シリアル変換器６にそれぞれ接続されて
いる。The motor 1 has A, B, Z, U, V,
A position detector 4 such as an encoder for detecting W-phase position data is provided. In the case 44 of the encoder 4 (indicated by a dotted line to avoid complicating the figure), the magnetic pole detecting magnet 2 and the magnetic pole detecting section The hall element 4a and the MR sensor 4b are arranged, respectively. The hall element 4a includes a waveform shaping circuit 4c, a multiplying + direction detection circuit 40, an up / down counter 5, and a parallel / serial conversion as a transmission circuit section. , A communication control unit 50, a CRC bit adder 51, a hold circuit 60 as a sampling circuit, a logical product circuit 71 of a Z-phase signal (origin signal) and an incremental signal, a Z-phase hold circuit 70, a line driver 8, and a 5V power supply 18 ,
It is attached to the back of the base of the signal processing circuit 17 composed of the ground power supply 19. Hall element 4a, MR
The output line of the sensor 4b is connected to a waveform shaping circuit 4c for shaping the waveform into a rectangular wave as shown in FIG. The output lines of the A and B phases of the waveform shaping circuit 4c are connected to a quadruple pulse + direction detection circuit 40 for converting the pulse into a quadruple pulse and an up / down signal, respectively. A communication control unit 50 for transmitting an output line of the circuit 40, a clear signal, and a sampling instruction signal;
Are connected to a 6-bit up / down counter 5 that counts up or down in accordance with the advance or delay of the phases A and B. The output line of the up / down counter 5 is connected to the parallel / serial converter 6, and the output lines of the other phases (Z, U, V, W phases) are directly connected to the parallel / serial converter 6, respectively. Have been.

【００２２】上記波形整形回路４ｃのＡ，Ｂ相の出力線
及び通信制御部５０の出力線は、Ａ，Ｂ相のインクリメ
ンタル信号をサンプリングするホールド回路６０にも接
続されており、このホールド回路６０の出力線は、上記
パラレル・シリアル変換器６に接続され、このパラレル
・シリアル変換器６には、エラー検出用のＣＲＣビット
付加器５１の出力線も接続されている。The A and B phase output lines of the waveform shaping circuit 4c and the output line of the communication control unit 50 are also connected to a hold circuit 60 for sampling the A and B phase incremental signals. Is connected to the parallel-to-serial converter 6, and the parallel-to-serial converter 6 is also connected to the output line of a CRC bit adder 51 for error detection.

【００２３】また、上記波形整形回路４ｃのＡ相の出力
線及びＺ相の出力線は、Ｚ相信号とインクリメンタル信
号との論理積回路７１に接続されている。この論理積回
路７１の出力線はＺ相ホールド回路７０に接続されてお
り、このＺ相ホールド回路７０には通信制御部５０の出
力線も接続されている。該Ｚ相ホールド回路７０は、図
４に示されるように、Ｚ相信号とインクリメンタル信号
との論理積回路７１の出力線が接続されると共にＤ型フ
リップフロップ７０ｃの出力が帰還されるＯＲ回路７０
ａと、このＯＲ回路７０ａの出力線が接続されると共に
通信制御部５０の出力線が反転して接続されるＡＮＤ回
路７０ｂと、このＡＮＤ回路７０ｂの出力線及び、例え
ば４ＭＨｚのクロックが接続されるＤ型フリップフロッ
プ７０ｃとから構成されており、従ってその出力Ｑは表
１のようになる。すなわち。このＺ相ホールド回路７０
においては、論理積回路７１の出力がホールドされクリ
ヤ信号でクリヤされるようになっている。The A-phase output line and the Z-phase output line of the waveform shaping circuit 4c are connected to a logical product circuit 71 of the Z-phase signal and the incremental signal. The output line of the AND circuit 71 is connected to a Z-phase hold circuit 70, and the output line of the communication control unit 50 is also connected to the Z-phase hold circuit 70. As shown in FIG. 4, the Z-phase hold circuit 70 is connected to an output line of a logical product circuit 71 of the Z-phase signal and the incremental signal, and to an OR circuit 70 to which the output of the D-type flip-flop 70c is fed back.
a, an AND circuit 70b to which the output line of the OR circuit 70a is connected and an output line of the communication control unit 50 which is inverted and connected, an output line of the AND circuit 70b, and a 4 MHz clock, for example. And the output Q is as shown in Table 1. That is. This Z-phase hold circuit 70
In, the output of the AND circuit 71 is held and cleared by a clear signal.

【表１】 [Table 1]

【００２４】上記Ｚ相ホールド回路７０の出力線はパラ
レル・シリアル変換器６に接続されており、このパラレ
ル・シリアル変換器６からのシリアル信号線７は、ライ
ンドライバ８に接続されている。The output line of the Z-phase hold circuit 70 is connected to a parallel / serial converter 6, and the serial signal line 7 from the parallel / serial converter 6 is connected to a line driver 8.

【００２５】このラインドライバ８のＢＵＳ線１０及び
反転ＢＵＳ線１１は、図３に示されるように制御装置１
６内のラインレシーバ１４にそれぞれ接続されている。
信号処理回路１７及び制御装置１６には、５Ｖ電源１
８，４１、グランド電源１９，４２がそれぞれ設けられ
ており、これら５Ｖ電源１８，４１同士、グランド電源
１９，４２同士は、５Ｖ電源線１２、グランド電源線１
３によりそれぞれ接続されている。これら５Ｖ電源線１
２、グランド電源線１３は、上記ＢＵＳ線１０及び反転
ＢＵＳ線１１と共にエンコーダケーブル９内に束ねられ
ている。このエンコーダケーブル９は図示されない支持
部材により適宜支持されている。The BUS line 10 and the inverted BUS line 11 of the line driver 8 are connected to the control device 1 as shown in FIG.
6 are connected to the line receivers 14 respectively.
The signal processing circuit 17 and the control device 16 include a 5V power supply 1
8 and 41, and ground power supplies 19 and 42 are provided, respectively. These 5V power supplies 18 and 41 are connected to each other, and the ground power supplies 19 and 42 are connected to each other.
3 are connected to each other. These 5V power lines 1
2. The ground power line 13 is bundled together with the BUS line 10 and the inverted BUS line 11 in the encoder cable 9. The encoder cable 9 is appropriately supported by a support member (not shown).

【００２６】制御装置１６内のラインレシーバ１４の出
力線は、シリアル信号線３０を介してシリアル・パラレ
ル変換器１５に接続されており、このシリアル・パラレ
ル変換器１５から上記Ｚ，Ｕ，Ｖ，Ｗ相の位置データ、
カウンタ値及びサンプリング信号並びにエラー検出用の
ＣＲＣビットをパラレルに出力できるようになってい
る。このシリアル・パラレル変換器１５のカウンタ値の
出力線は、正の値か負の値かを判別し、負の値の場合に
は正の値に変更する絶対値回路４５に、Ｚ，Ｕ，Ｖ，Ｗ
相の位置データ、カウンタ値及びサンプリング信号並び
にＣＲＣビットの全出力線は、エラー検出を行うエラー
検出器４８にそれぞれ接続されており、このエラー検出
器４８のホールド指示を行う出力線は絶対値回路４５と
ラッチ４９に接続されている。エラー検出器４８の出力
は外部へ１回エラーアラームとして出力され、また、３
回連続検出回路にも接続されている。３回連続検出回路
の出力は外部へ３回連続エラーアラームとして出力され
ている。伝送路の品質のよい場合は、１回エラーアラー
ム出力は図示されていないモータ通電停止回路へ接続さ
れている。逆に、伝送路の品質の良くない場合は、３回
連続アラームがモータ通電停止回路に接続されている。
このシリアル・パラレル変換器１５の１フレームのシリ
アル信号に対応したリセット信号の出力線は、１０ＭＨ
ｚの基本クロックを入力とし、２ⁿ −１個のパルスを発
生させる１／１２分周器４３に接続されており、この１
／１２分周器４３の出力線は、５種類の粗密の異なるパ
ルス列をそれぞれ発生する１／２ⁿ 分周器４４に接続さ
れている。この１／２ⁿ 分周器４４の出力線及び上記絶
対値回路４５の出力線は、絶対値に応じてパルスを選択
するパルス発生器４６に接続されており、このパルス発
生器４６の出力線は、カウンタ値ｂ₅ の値（詳しくは後
述）に従ってアップダウンの切り換えを行い、Ａ相、Ｂ
相の矩形波の再生を行うＡ，Ｂ相発生回路４７に接続さ
れている。このＡ，Ｂ相発生回路４７には、上記シリア
ル・パラレル変換器１５からのサンプリングデータの出
力線も接続されている。The output line of the line receiver 14 in the control device 16 is connected to a serial / parallel converter 15 via a serial signal line 30, and the serial / parallel converter 15 outputs the Z, U, V, W-phase position data,
The counter value, the sampling signal, and the CRC bit for error detection can be output in parallel. The output line of the counter value of the serial / parallel converter 15 determines whether the value is a positive value or a negative value. If the value is a negative value, the absolute value circuit 45 changes the value to a positive value. V, W
All output lines of the phase position data, the counter value, the sampling signal, and the CRC bit are connected to an error detector 48 for performing error detection. The output line for instructing the hold of the error detector 48 is an absolute value circuit. 45 and a latch 49. The output of the error detector 48 is output once as an error alarm to the outside, and
It is also connected to the continuous detection circuit. The output of the three consecutive detection circuit is output to the outside as a three consecutive error alarm. If the quality of the transmission path is good, the one-time error alarm output is connected to a motor power supply stop circuit (not shown). Conversely, if the quality of the transmission path is not good, a three-time continuous alarm is connected to the motor energization stop circuit.
The output line of the reset signal corresponding to the serial signal of one frame of the serial / parallel converter 15 is 10 MHz.
The input is connected to a 1/12 frequency divider 43 which receives a basic clock of z and generates 2 ⁿ -1 pulses.
The output line of the / 12 frequency divider 43 is connected to a 1/2 ⁿ frequency divider 44 which generates five types of pulse trains having different densities. The output line of the 1 / ²ⁿ frequency divider 44 and the output line of the absolute value circuit 45 are connected to a pulse generator 46 for selecting a pulse according to the absolute value. the value of the counter value b ₅ (to be described later in detail) performs switching of the up-down according to, a-phase, B
It is connected to an A and B phase generation circuit 47 for reproducing a phase rectangular wave. An output line of the sampling data from the serial / parallel converter 15 is also connected to the A and B phase generation circuits 47.

【００２７】また、Ａ，Ｂ相発生回路４７のＡ相の出力
線及び上記シリアル・パラレル変換器１５のＺ相の出力
線は、インクリメンタル信号再生出力と原点信号再生出
力との論理積回路７２に接続されている。The A-phase output line of the A- and B-phase generation circuits 47 and the Z-phase output line of the serial / parallel converter 15 are connected to an AND circuit 72 for reproducing the incremental signal and the origin signal. It is connected.

【００２８】そして、制御装置１６とモータ１とは、図
１に示されるようにモータケーブル３１により接続され
ており、制御装置１６からモータ１を駆動できるように
なっている。The control device 16 and the motor 1 are connected by a motor cable 31, as shown in FIG. 1, so that the control device 16 can drive the motor 1.

【００２９】次に、上記信号伝送装置の動作について、
以下簡単に説明する。モータ１を稼働すべく、制御装置
１６からモータケーブル３１を介して駆動電力がモータ
１に供給されると、主軸１ａが回転を始め、磁極検出用
マグネット２及び磁気記録媒体３により磁界が変化す
る。この磁界の変化は、ホール素子４ａにおいてはＵ，
Ｖ，Ｗ相の駆動用位置データとしてそれぞれ検出され
る。また、ＭＲセンサ４ｂにおいてはＺ，Ａ，Ｂ相の位
置データとしてそれぞれ検出され、Ａ，Ｂ相は正弦波と
して検出される。これらデータ信号Ｖｕ，Ｖｖ，Ｖｗ，
Ｖｚ，Ｖａ，Ｖｂ（図２参照）は、波形整形回路４ｃに
入力されて矩形波に波形整形される。この波形整形回路
４ｃにおいて波形整形されたＡ，Ｂ相の信号を示したの
が、図６（ｂ），（ｃ）である。これら矩形波に整形さ
れた信号（インクリメンタル信号）Ａ，Ｂは、４てい倍
パルス＋方向検出回路４０において４てい倍パルス並び
にアップダウン信号に変換され、これら４てい倍パルス
並びにアップダウン信号は６ビットのアップダウンカウ
ンタ５に入力され、アップダウンカウンタ５においてア
ップカウントまたはダウンカウントされる。Next, the operation of the signal transmission device will be described.
This will be briefly described below. When drive power is supplied from the control device 16 to the motor 1 via the motor cable 31 to operate the motor 1, the main shaft 1a starts rotating, and the magnetic field is changed by the magnetic pole detecting magnet 2 and the magnetic recording medium 3. . This change in the magnetic field is caused by U,
It is detected as V and W phase drive position data. In the MR sensor 4b, the position data is detected as Z, A, and B phase position data, and the A and B phases are detected as sine waves. These data signals Vu, Vv, Vw,
Vz, Va, and Vb (see FIG. 2) are input to the waveform shaping circuit 4c and shaped into a rectangular wave. FIGS. 6B and 6C show the A and B phase signals whose waveforms have been shaped by the waveform shaping circuit 4c. The signals (incremental signals) A and B shaped into these rectangular waves are converted into four-fold pulses and up-down signals in a four-fold pulse + direction detection circuit 40, and these four-fold pulses and up-down signals are converted into six. The bit is input to the up / down counter 5 and the up / down counter 5 counts up or down.

【００３０】ここで、上記４てい倍パルス＋方向検出回
路４０及びアップダウンカウンタ５の動作の一例を示し
たのが図８である。同図に示されるように、４てい倍パ
ルス（ａ）は信号Ａ，Ｂのエッジ（信号の切り換わり部
分）に従って発生し、アップダウン信号（ｂ）は信号
Ａ，Ｂの位相の進み遅れに従って、Ｂ相が進んでいる場
合にはアップを、Ａ相が進んでいる場合にはダウンを指
示するようになっており、アップダウンカウンタのカウ
ンタ値（ｃ）は、これら４てい倍パルス（ａ）及びアッ
プダウン信号（ｂ）に従って、階段状のカウントがなさ
れるようになっている。FIG. 8 shows an example of the operation of the quadruple pulse + direction detection circuit 40 and the up / down counter 5. As shown in the figure, the quadrupled pulse (a) is generated according to the edge of the signals A and B (switching portion of the signal), and the up-down signal (b) is determined according to the lead and lag of the phases of the signals A and B. , B when the phase is advanced, and when the A phase is advanced, the down is instructed. The counter value (c) of the up / down counter is determined by the four-time pulse (a). ) And the up-down signal (b), a step-like counting is performed.

【００３１】ところで、本実施例においては、アップダ
ウンカウンタ５は、通信制御部５０からの図６（ｇ）に
示されるサンプリング信号に従って、一定時間毎にカウ
ンタ値のサンプリングを行うようになっており、このサ
ンプリングされたカウンタ値をパラレル・シリアル変換
器６にロードすると、通信制御部５０からの図６（ｈ）
に示されるクリヤ信号に従ってカウンタ値をクリヤする
ようになっている。ここで、本実施例においては、信号
Ａ，Ｂの位相の進み具合はＢ相が常に進んでいるので、
アップダウンカウンタ５のカウンタ値は、図６の（ｆ）
に示されるようになる。そして、これらカウンタ値は６
ビットの信号ｂ₀ 〜ｂ₅ としてパラレル・シリアル変換
器６に入力される。In the present embodiment, the up / down counter 5 samples the counter value at regular time intervals in accordance with the sampling signal shown in FIG. 6 (g) from the communication control unit 50. When this sampled counter value is loaded into the parallel-to-serial converter 6, the communication control unit 50 receives the signal from FIG.
The counter value is cleared according to the clear signal shown in FIG. Here, in the present embodiment, since the phase of the signals A and B advances in the B phase at all times,
The counter value of the up / down counter 5 is shown in FIG.
It becomes as shown in. And these counter values are 6
The signals are input to the parallel / serial converter 6 as bit signals b _{0 to} b ₅ .

【００３２】なお、カウンタ値のｂ₅ をＭＳＢ、ｂ₀ を
ＬＳＢとしており、Ｂ相の位相が進んでいる場合にはｂ
₅ ＝０、Ａ相の位相が進んでいる場合にはｂ₅ ＝１とな
るように設定している。The counter value b ₅ is MSB and b ₀ is LSB. When the phase of the B phase is advanced, b 5
₅ = 0, and b ₅ = 1 when the phase of the A phase is advanced.

【００３３】また、図６の（ｂ），（ｃ）における丸印
で囲まれた数字は、図６の（ｆ）におけるそれらに対応
している。つまり（ｂ），（ｃ）のＡＢ相の変化点がカ
ウンタ値の変化に対応していることを示している。ま
た、（ｆ）の丸印で囲まれていない数字はカウンタ値を
示している。The numbers surrounded by circles in FIGS. 6B and 6C correspond to those in FIG. 6F. That is, the change points of the AB phase in (b) and (c) correspond to the change in the counter value. The numbers not surrounded by circles in (f) indicate the counter values.

【００３４】ところで、上記波形整形回路４ｃにおいて
波形整形された位置データ信号Ｚと信号Ａは論理積回路
７１に入力される。ここで、位置データ信号Ｚと信号Ａ
との関係を示したのが、図９（ａ），（ｄ）であり、図
９（ａ）の信号Ｚは高速回転時（２０００パルス／回転
のエンコーダを用いて例えば１９７４回転／分の時）の
ものを示している。そして、信号Ｚ及びＡは論理積回路
７１において論理積がとられ、該論理積回路７１からは
図９（ｂ）に示される信号Ｚ１が出力される。この信号
Ｚ１はＺ相ホールド回路７０に入力され、このＺ相ホー
ルド回路７０において、図９（ｆ）に示される次のサン
プリング信号（ホ）がくるまでホールドされる。従っ
て、Ｚ相ホールド回路７０からは図９（ｃ）に示される
信号Ｚ２が出力される。そして、この信号Ｚ２は上記パ
ラレル・シリアル変換器６に入力される。The position data signal Z and the signal A whose waveforms have been shaped by the waveform shaping circuit 4c are input to an AND circuit 71. Here, the position data signal Z and the signal A
9 (a) and 9 (d) show the relationship between the signal Z at the time of high-speed rotation (for example, at 1974 rotations / minute using a 2000 pulse / rotation encoder). ). The signals Z and A are ANDed in the AND circuit 71, and the AND circuit 71 outputs a signal Z1 shown in FIG. The signal Z1 is input to the Z-phase hold circuit 70, and is held in the Z-phase hold circuit 70 until the next sampling signal (e) shown in FIG. Therefore, a signal Z2 shown in FIG. 9C is output from the Z-phase hold circuit 70. The signal Z2 is input to the parallel / serial converter 6.

【００３５】また、上記矩形波に整形された位置データ
信号Ｕ，Ｖ，Ｗは、直接このパラレル・シリアル変換器
６にそれぞれ入力される。The position data signals U, V, W shaped into rectangular waves are directly input to the parallel / serial converter 6, respectively.

【００３６】ここで、上記アップダウンカウンタ５を６
ビットとした理由を説明する。パラレル・シリアル変換
器６から出力するシリアル信号の伝送速度を、例えば５
００ｋｂｐｓ、またシリアル信号のフォーマットを図６
（ａ）とすると１フレームのサンプリングに当たり３８
μｓかかることになる。ＡＢ相が主軸１ａの１回転当た
り２０００パルス出力され、主軸が最高５０００ｒｐｍ
で回転すると仮定すると、４てい倍パルスの周波数は ５０００ｒｐｍ÷６０秒×２０００パルス×４てい倍＝
６６６．７ｋＨｚ となる。サンプリング周期は上述の如く３８μｓである
から、この間に ６６６．７ｋＨｚ×３８μｓ＝２５．３パルス／周期 のパルスが入ることになる。ここで、２５．３＜３１＝
２⁵ −１であるから、カウント方向を考慮してアップダ
ウンカウンタ５のカウンタ値は６ビットで充分となる。Here, the up / down counter 5 is set to 6
The reason why the bit is set will be described. The transmission speed of the serial signal output from the parallel / serial converter 6 is, for example, 5
00kbps and the format of the serial signal
Assuming (a), one frame is sampled by 38
μs. The AB phase outputs 2,000 pulses per revolution of the spindle 1a, and the spindle is up to 5,000 rpm
Assuming that the rotation is performed as follows, the frequency of the 4 pulses is 5000 rpm ÷ 60 seconds × 2000 pulses × 4 pulses =
666.7 kHz. Since the sampling period is 38 μs as described above, a pulse of 666.7 kHz × 38 μs = 25.3 pulses / period is inserted during this period. Here, 25.3 <31 =
Since a 2 ⁵ -1, the counter value of the up-down counter 5 in consideration of the count direction is sufficient 6 bits.

【００３７】一方、上記波形整形回路４ｃからのＡ，Ｂ
相のインクリメンタル信号はホールド回路６０にも入力
されており、このホールド回路６０において、通信制御
部５０からの図６に示されるサンプリング信号（ｇ）に
従って、Ａ，Ｂ相のインクリメンタル信号のレベルのサ
ンプルホールドを行うようになっている。このホールド
回路６０からは、図６（ｄ），（ｅ）に示されるような
信号Ａ₀ ，Ｂ₀ が送出され、これら信号Ａ₀ ，Ｂ₀ はパ
ラレル・シリアル変換器６に入力される。これらサンプ
リング信号Ａ₀ ，Ｂ₀ はパラレル・シリアル変換器６に
おいて、上記カウンタ値及び位置データ信号Ｕ，Ｖ，
Ｗ，Ｚ２と共にパラレル・シリアル変換され、このパラ
レル・シリアル変換器６からは図６（ａ）に示されるよ
うなフォーマットのシリアル信号が送出される。On the other hand, A, B from the waveform shaping circuit 4c
The phase incremental signal is also input to the hold circuit 60, which samples the levels of the A and B phase incremental signals in accordance with the sampling signal (g) shown in FIG. 6 from the communication control unit 50. Hold is performed. From the hold circuit 60, signals A ₀ and B ₀ as shown in FIGS. 6D and 6E are sent, and these signals A ₀ and B ₀ are input to the parallel-serial converter 6. These sampling signals A ₀ , B ₀ are converted by the parallel-serial converter 6 into the counter value and position data signals U, V,
Parallel / serial conversion is performed together with W and Z2, and a serial signal having a format as shown in FIG.

【００３８】このフォーマットは、上述の通り伝送速度
を５００ｋｂｐｓとしており、１フレーム当たり３８μ
ｓとなっている。同図において、符号２０は各種データ
送信前の休みスペースを、２１はスペース２０に続き送
信開始を知らしめるスタートビットを、２２はスタート
ビット２１に続きアップダウンカウンタ５から伝送され
る６ビットのアップダウンカウンタ値を、２３はカウン
タ値２２に続きホールド回路６０から伝送されるサンプ
リング信号Ａ₀ ，Ｂ₀ を、２４はサンプリング信号Ａ
₀ ，Ｂ₀ に続き波形整形回路４ｃから伝送されるＺ２，
Ｕ，Ｖ，Ｗの位置データ信号を、２５はＺ２，Ｕ，Ｖ，
Ｗの位置データ信号２４に続き一連のデータを検査する
ＣＲＣビットをそれぞれ示している。ここで、このＣＲ
Ｃビット２５は、エラー検出用のＣＲＣビット付加器５
１からの信号によりデータ信号に付加されるようになっ
ており、休みスペース２０，スタートビット２１，アッ
プダウンカウンタ値２２，サンプリング信号（Ａ₀ ，Ｂ
₀ ）２３，位置データ信号２４，ＣＲＣビット２５によ
り１フレームが構成されている。符号としては例えばマ
ンチェスタ符号が使用される。In this format, the transmission speed is 500 kbps as described above, and 38 μm per frame.
s. In the figure, reference numeral 20 denotes a rest space before transmission of various data, 21 denotes a start bit following the space 20 to notify the start of transmission, 22 denotes a start bit 21 and a 6-bit up bit transmitted from the up / down counter 5 following the start bit 21. The down-counter value 23 indicates the sampling signals A ₀ and B ₀ transmitted from the hold circuit 60 following the counter value 22, and 24 indicates the sampling signal A
_0, B ₀ to continuation Z2 transmitted from the waveform shaping circuit 4c,
U, V, W position data signals, 25 is Z2, U, V,
Following the W position data signal 24, CRC bits for checking a series of data are shown. Here, this CR
The C bit 25 is a CRC bit adder 5 for error detection.
1, the data signal is added to the data signal, and a rest space 20, a start bit 21, an up / down counter value 22, and a sampling signal (A ₀ , B
₀ ) 23, the position data signal 24, and the CRC bit 25 constitute one frame. As the code, for example, a Manchester code is used.

【００３９】上記１フレームのシリアル信号は、ホール
素子４ａ及びＭＲセンサ４ｂからの検出信号に従って、
伝送データを更新しながら繰り返しラインドライバ８、
エンコーダケーブル９を介して制御装置１６に伝送され
る。この信号は、上述の如く、通信制御部５０からのサ
ンプリング信号、クリヤ信号に従って一定時間毎にサン
プリングされた信号である。The serial signal of one frame is obtained in accordance with detection signals from the Hall element 4a and the MR sensor 4b.
Repeating the line driver 8 while updating the transmission data,
It is transmitted to the control device 16 via the encoder cable 9. This signal is a signal sampled at regular intervals according to the sampling signal and the clear signal from the communication control unit 50 as described above.

【００４０】上記シリアル信号は、エンコーダケーブル
９を介して制御装置１６内のラインレシーバ１４に受信
される。このシリアル信号は、シリアル・パラレル変換
器１５においてパラレル信号に変換され、ＣＲＣビット
２５を確認した時点、すなわち図７の（ｉ）に示される
タイミングでデータが発生する。The serial signal is received by the line receiver 14 in the control device 16 via the encoder cable 9. This serial signal is converted into a parallel signal by the serial / parallel converter 15, and data is generated when the CRC bit 25 is confirmed, that is, at the timing shown in FIG.

【００４１】パラレル変換されたＵ，Ｖ，Ｗ相の位置デ
ータＵ’，Ｖ’，Ｗ’はそのまま後続の処理に回され、
一方６ビットのカウンタ値は絶対値回路４５に入力さ
れ、絶対値回路４５において、ｂ₅ の値に基づいて正の
値か負の値かが判別される。ここで、ｂ₅ ＝０の場合に
正の値、ｂ₅ ＝１の場合に負の値と判別するようになっ
ており、ｂ₅ ＝１の場合には、１０００００（２）−ｂ
₄ ｂ₃ ｂ₂ ｂ₁ ｂ₀ （２）の計算をして出力する。この
出力は５ビットとなり、ｂ₄ ’ｂ₃ ’ｂ₂ ’ｂ₁’ｂ
₀ ’と符号化される。なお、括弧内の数字は進数を表し
ており、（２）は２進法の数であることを示している。The U-, V-, and W-phase position data U ', V', W ', which have been converted in parallel, are sent to subsequent processing as they are.
Whereas the 6-bit counter value is input to the absolute value circuit 45, the absolute value circuit 45, either a positive value or a negative value is determined based on the value of b _5. Here, a positive value in the case of b ₅ = 0, is adapted to determine a negative value in the case of b ₅ = 1, in the case of b ₅ = 1 is, 100000 (2) -b
_{4 b 3 b 2 b 1 b} 0 (2) Get to the outputs. This output is 5 bits and b ₄ 'b ₃ ' b ₂ 'b ₁ ' b
Encoded as ₀ '. The number in parentheses indicates a base number, and (2) indicates a binary number.

【００４２】次に、１／１２分周器４３について説明す
る。上述のカウンタの必要ビット数の計算によれば、後
段のパルス発生器４６において３８μｓ間に最高２６個
のパルスを発生すれば良いが、本実施例においてはＡ，
Ｂ相の信号のジッタを少なくするために、３８μｓ間に
３１パルスを発生し得るクロックが必要となる（詳しく
は後述）。すなわち、 ３１パルス÷３８μｓ＝８１５．８ｋＨｚ のクロックが必要となる。これは基本クロックを１０Ｍ
Ｈｚとすると、 １０ＭＨｚ÷８１５．８ｋＨｚ＝１２．３分周 すれば良い。従って、本実施例においては、１／１２分
周器４３を用いている。Next, the 1/12 frequency divider 43 will be described. According to the above calculation of the required number of bits of the counter, it is sufficient that the pulse generator 46 at the subsequent stage generates up to 26 pulses in 38 μs, but in the present embodiment, A,
In order to reduce the jitter of the B-phase signal, a clock capable of generating 31 pulses in 38 μs is required (details will be described later). That is, a clock of 31 pulses / 38 μs = 815.8 kHz is required. This sets the basic clock to 10M
Assuming that the frequency is Hz, it is sufficient to divide the frequency by 10.3 / 88.15.8 kHz = 12.3. Therefore, in this embodiment, the 1/12 frequency divider 43 is used.

【００４３】しかしながら、この１／１２分周器４３の
出力、すなわち１０／１２ＭＨｚクロックの３１パルス
が３８μｓにぴたりと一致しないので、シリアル・パラ
レル変換器１５から１フレームのシリアル信号に対応し
たリセット信号を受信して帳じり合わせを行っている。
このリセット信号を示したのが図７の（ｊ）であり、図
７の（ｋ）に示される１０／１２ＭＨｚクロックの３１
パルス目を発生させた後、１／１２分周器４３をリセッ
ト、停止させ、図７の（ｉ）のデータ確定のタイミング
で１／１２分周器４３のリセットを解除するようにして
いる。従って１パルスは１．２μｓ毎に発生し、３１パ
ルス目と次の１パルス目との間のインターバルは２．０
μｓとなっている。However, since the output of the 1/12 frequency divider 43, ie, 31 pulses of the 10/12 MHz clock, does not coincide with 38 μs, the reset signal corresponding to the serial signal of one frame is output from the serial / parallel converter 15. Is received and bookkeeping is performed.
This reset signal is shown in (j) of FIG. 7, and 31k of the 10/12 MHz clock shown in (k) of FIG.
After the generation of the pulse, the 1/12 frequency divider 43 is reset and stopped, and the reset of the 1/12 frequency divider 43 is released at the data determination timing of FIG. 7 (i). Therefore, one pulse is generated every 1.2 μs, and the interval between the 31st pulse and the next 1st pulse is 2.0
μs.

【００４４】この３１パルスの分周信号は１／２ⁿ 分周
器４４に入力され、この１／２ⁿ 分周器４４において５
種類の粗密の異なるパルス列に分けられる。この１／２
ⁿ 分周器４４及び後述のパルス発生器４６の考え方につ
いては、『ディジタル回路−基礎と応用−』（昭和５７
年１０月１５日発行，著者：河原田 弘，発行社：株式
会社 昭晃堂）第１５４頁から第１５７頁に記載されて
おり、このＭＩＴ方式のパルス分配原理に従って、１０
／１２ＭＨｚクロックは図７（ｌ）〜（ｐ）に示される
クロックに分配される。ＣＬＫ１６は奇数番目のパルス
を、ＣＬＫ８は４で割って余りが２のパルスを、ＣＬＫ
４は８で割って余りが４のパルスを、ＣＬＫ２は１６で
割って余りが８のパルスを、ＣＬＫ１は３２で割って余
りが１６のパルスをそれぞれ有している。これらＣＬＫ
１６、ＣＬＫ８、ＣＬＫ４、ＣＬＫ２、ＣＬＫ１及び上
記絶対値回路４５からの出力信号ｂ₄ ’ｂ₃ ’ｂ₂ ’ｂ
₁ ’ｂ₀ ’はパルス発生器４６にそれぞれ入力される。The divided signal of 31 pulses is input to the 1/2 ⁿ frequency divider 44, in this 1/2 ⁿ frequency divider 44 5
It is divided into different types of pulse trains of different densities. This 1/2
Regarding the concept of the ⁿ frequency divider 44 and the pulse generator 46 to be described later, see “Digital Circuit-Basics and Applications-” (Showa 57
Published October 15, 2000, author: Hiroshi Kawahara, publisher: Shokodo Co., Ltd.) pp. 154 to 157. According to the pulse distribution principle of the MIT method, 10
The / 12 MHz clock is distributed to the clocks shown in FIGS. CLK16 divides the odd-numbered pulse, CLK8 divides the pulse by 4 and generates a pulse having a remainder of 2,
4 has a pulse with a remainder of 4 when divided by 8, CLK2 has a pulse with a remainder of 8 when divided by 16, and CLK1 has a pulse with a remainder of 16 when divided by 32. These CLK
16, CLK8, CLK4, CLK2, CLK1 and the output signal b ₄ 'b _3' from the absolute value circuit 45 b ₂ 'b
₁ 'b ₀ ' is input to the pulse generator 46, respectively.

【００４５】このパルス発生器４６は図５に示されるＡ
ＮＤ回路４６ａとＯＲ回路４６ｂより構成されており、
ｂ₄ ’ｂ₃ ’ｂ₂ ’ｂ₁ ’ｂ₀ ’の信号に従ってＣＬＫ
１６、ＣＬＫ８、ＣＬＫ４、ＣＬＫ２、ＣＬＫ１を選択
し、論理和を出力するようになっている。従って、ｂ
₄ ’ｂ₃ ’ｂ₂ ’ｂ₁ ’ｂ₀ ’が図７の（ｑ）の中央に
示されるような０１１０１（２）の場合には、ＣＬＫ
８、ＣＬＫ４、ＣＬＫ１が選択され、すなわち１０／１
２ＭＨｚクロックの２，４，６，１０，１２，１４，１
６，１８，２０，２２，２６，２８，３０番目のパルス
が選択され、加算され、図７の（ｒ）に示されるパルス
が出力される。このパルスは図７の（ｒ）より明らかな
ように、ほぼ均等になっており、ジッタが少なくなるよ
うになっている。従って、後述のＡＢ相発生器４７の出
力Ａ’Ｂ’もジッタが少なくなっている。This pulse generator 46 has a function A shown in FIG.
It comprises an ND circuit 46a and an OR circuit 46b,
CLK according to the signal of b ₄ 'b ₃ ' b ₂ 'b ₁ ' b ₀ '
16, CLK8, CLK4, CLK2, and CLK1 are selected, and a logical sum is output. Therefore, b
_If 4′b ₃ ′ b ₂ ′ b ₁ ′ b ₀ ′ is 01101 (2) as shown in the center of FIG.
8, CLK4, CLK1 are selected, ie, 10/1
2,4,6,10,12,14,1 of 2MHz clock
The 6, 18, 20, 22, 26, 28, 30th pulses are selected and added, and the pulse shown in FIG. 7 (r) is output. As is clear from FIG. 7 (r), the pulses are substantially uniform, and the jitter is reduced. Accordingly, the output A'B 'of the AB phase generator 47, which will be described later, also has less jitter.

【００４６】上記図７の（ｒ）に示されるパルス列及び
サンプリング信号Ａ₀ ’，Ｂ₀ ’はＡＢ相発生器４７に
入力される。このサンプリング信号Ａ₀ ’，Ｂ₀ ’は図
７の（ｉ）のデータ確定のタイミングで発生し、従って
図７（ｓ），（ｔ）に示されるようなハイ、ロー信号と
なる（この実施例においては、ロー信号のみ）。そし
て、この信号サンプリング信号Ａ₀ ’，Ｂ₀ ’及びパル
ス発生器４６からのパルス列を基に、インクリメンタル
信号Ａ’，Ｂ’の再生が行われる。The pulse train and the sampling signals A ₀ ′ and B ₀ ′ shown in FIG. 7 (r) are input to the AB phase generator 47. The sampling signals A ₀ ′ and B ₀ ′ are generated at the timing of determining the data shown in FIG. 7 (i), and thus become high and low signals as shown in FIGS. 7 (s) and 7 (t). In the example, only the low signal). Then, based on the signal sampling signals A ₀ ′, B ₀ ′ and the pulse train from the pulse generator 46, the incremental signals A ′, B ′ are reproduced.

【００４７】このＡＢ相発生器４７は、上記伝送されて
きた６ビットのカウンタ値のｂ₅ の値に応じて、パルス
発生器４６からの出力をアップまたはダウン入力に切り
換えるようになっており、ｂ₅ ＝０の時にアップに、ｂ
₅ ＝１の時にダウンに切り換えるよう設定されている。
そして、図７（ｉ）に示されるタイミングで、サンプリ
ング信号Ａ₀ ’，Ｂ₀ ’をＡＢ相発生器出力Ａ’，Ｂ’
の初期値としてロードする。これは図７（ｕ），（ｖ）
の丸印で示されている。さらにアップ入力が１パルス入
る毎にＢ’相が進み位相の波形を発生させ、逆にダウン
入力が１パルス入る毎にＡ’相が進み位相の波形を発生
させるようになっている。ここで、サンプリング信号Ａ
₀ ’，Ｂ₀ ’はカウンタ値の変化前のレベルデータであ
り、このレベルを基に再生しているので、信号処理回路
１７の４てい倍＋方向検出回路４０の入力Ａ，Ｂと、Ａ
Ｂ相発生器４７の出力Ａ’，Ｂ’とは、位相関係が狂わ
ないようになっている。[0047] The AB phase generator 47, depending on the value of b ₅ of the transmitted six bits of the counter value has, being adapted to switch the output from the pulse generator 46 to the up or down input, Up when b ₅ = 0, b
It is set to switch to down when ₅ = 1.
Then, at the timing shown in FIG. 7 (i), the sampling signals A ₀ ′ and B ₀ ′ are output from the AB phase generator outputs A ′ and B ′.
Load as the initial value of. This is shown in FIGS.
Are indicated by circles. Further, the B 'phase advances and a phase waveform is generated each time one pulse of the up input is input, and the A' phase advances and generates a phase waveform each time one pulse of the down input is input. Here, the sampling signal A
₀ ′ and B ₀ ′ are level data before the change of the counter value. Since the reproduction is performed based on this level, the inputs A, B and A of the 4 × + direction detection circuit 40 of the signal processing circuit 17
The phase relation between the outputs A 'and B' of the B-phase generator 47 does not change.

【００４８】このＡＢ相発生器４７からの出力信号を示
したのが図７の（ｕ），（ｖ）であり、この図からも明
らかなようにＢ相の位相が進んでいることが判る。な
お、図６の（ｂ），（ｃ）におけるエッジ符号，・
・・は、図７の（ｕ），（ｖ）におけるエッジ符号，
・・・に対応しており、タイムラグが発生している。
これはシリアル伝送遅れやデータ確定待ちに起因するも
のであるが、その時間差は６４μｓであり、Ａ，Ｂ相の
伝送遅れとしては特に問題とならないレベルである。し
かも伝送速度を５００ｋｂｐｓから１Ｍｂｐｓに上げれ
ば、さらにこの伝送遅れを小さくすることができる。FIGS. 7 (u) and 7 (v) show the output signals from the AB phase generator 47, and it can be seen from FIG. 7 that the phase of the B phase is advanced. . The edge codes in (b) and (c) of FIG.
.. Are the edge codes in (u) and (v) of FIG.
... and a time lag has occurred.
This is due to a serial transmission delay or waiting for data confirmation, but the time difference is 64 μs, which is a level that does not cause any particular problem for the A and B phase transmission delays. Moreover, if the transmission speed is increased from 500 kbps to 1 Mbps, the transmission delay can be further reduced.

【００４９】ここで、ＡＢ相発生器４７からの信号
Ａ’，Ｂ’と上記シリアル・パラレル変換器１５からの
信号Ｚ’の関係を示すと、図９（ｉ），（ｊ），（ｇ）
のようになる。すなわち、高速回転時に必ず原点信号
Ｚ’が現出するようになっている。Here, the relationship between the signals A 'and B' from the AB phase generator 47 and the signal Z 'from the serial / parallel converter 15 is shown in FIGS. 9 (i), (j) and (g). )
become that way. That is, the origin signal Z 'always appears during high-speed rotation.

【００５０】そして、上記信号Ａ’及びＢ’は論理積回
路７２に入力され、該論理積回路７２において信号Ｚ’
及びＡ’の論理積がとられ、該論理積回路７２からは図
９（ｈ）に示される信号Ｚ’’が出力される。The signals A 'and B' are input to an AND circuit 72, and the signal Z '
AND 'is obtained, and the AND circuit 72 outputs a signal Z''shown in FIG. 9 (h).

【００５１】ところで、エラー検出器４８においては、
伝送されてくるＣＲＣビット２４からエラーを検出する
ことが可能となっており、エラーが検出された場合に
は、一回エラーアラームを出力し、また絶対値回路４５
とラッチ４９にホールド信号を送出し、１回前に受信し
たブロックのデータｂ₅ 〜ｂ₀ ，Ｕ，Ｖ，Ｗ，Ｚを再度
使用するようにしている。データｂ₅ 〜ｂ₀ は再度使用
されても等速回転していることと等価なのでモータの回
転としては全く問題とならず、データＵ，Ｖ，Ｗ，Ｚに
関しては周波数が低いので問題とならない。また、３回
連続してエラーが発生した場合は３回連続検出回路から
３回連続エラーアラームが出力される。Incidentally, in the error detector 48,
An error can be detected from the transmitted CRC bit 24. If an error is detected, an error alarm is output once and the absolute value circuit 45 is output.
And a latch signal is sent to the latch 49, and the data b _{5 to} b ₀ , U, V, W, and Z of the block received one time before are used again. Data b ₅ ~b ₀ does not become a problem at all as the rotation so equivalent to rotating constant velocity be used again motor, not data U, V, W, a problem since the frequency is low with respect to Z . If an error occurs three times in a row, a three-time continuous error alarm is output from the three-times consecutive detection circuit.

【００５２】従って、エラーが発生した場合には１回エ
ラーアラームが発生されるので、ここでモータを停止
し、使用者に知らせることが可能になりシステムの信頼
性を上げることができる。また、１回エラーアラームは
無視して、３回連続エラーアラームでモータを停止し、
使用者に知らせるようにすれば１回前に受信したブロッ
クのデータｂ₅ 〜ｂ₀ を使用するようにしているので、
ノイズによる頻繁なモータ停止及び誤動作が回避される
ようになっている。Therefore, when an error occurs, an error alarm is generated once, so that the motor can be stopped here and the user can be notified, and the reliability of the system can be improved. Also, ignoring the one-time alarm, stop the motor with three consecutive error alarms,
Since the way to use the data b ₅ ~b ₀ of the block received immediately before once if so inform the user,
Frequent motor stop and malfunction due to noise are avoided.

【００５３】しかしながら、３回続けてエラーが発生し
た場合には、通信路の品質レベルが低下した等の真のエ
ラーだと判定し、３回連続エラーアラームを発生し知ら
しめるようになっている。However, if an error occurs three times in a row, it is determined that the error is a true error such as a decrease in the quality level of the communication path, and an error alarm is generated three times in succession. .

【００５４】なお、図３における受信側の信号はＡ’，
Ｂ’，Ｕ’，Ｖ’，Ｗ’，Ｚ’，Ａ₀ ’，Ｂ₀ ’という
ように ’が付してあるが、これは信号Ａ，Ｂ，Ｕ，
Ｖ，Ｗ，Ｚ，Ａ₀ ，Ｂ₀ に対して伝送遅れがあるために
区別する意味で付してある。The signal on the receiving side in FIG.
B ′, U ′, V ′, W ′, Z ′, A ₀ ′, B ₀ ′, etc., indicate signals A, B, U,
Since V, W, Z, A ₀ , and B ₀ have transmission delays, they are given meanings to distinguish them.

【００５５】このように、本実施例においては、原点信
号Ｚとインクリメンタル信号Ａとの論理積出力をホール
ドし、次のサンプリングで送信するようにしているの
で、高速回転になってサンプリング間に入ってしまうよ
うなパルス幅の狭い原点信号がきても、パルス幅が次の
サンプリングまで広げられるようになっており、受信側
では再生原点信号Ｚ’が必ず出力されるようになってい
る。従って、高速回転時の原点信号を使用する場合に、
必ず対応することが可能となっている。As described above, in this embodiment, the output of the logical product of the origin signal Z and the incremental signal A is held and transmitted at the next sampling. Even if an origin signal with a narrow pulse width arrives, the pulse width can be widened to the next sampling, so that the reproduction origin signal Z 'is always output on the receiving side. Therefore, when using the origin signal during high-speed rotation,
It is always possible to respond.

【００５６】また、再生インクリメンタル信号Ａ’，
Ｂ’と再生原点信号Ｚ’との位相関係にはばらつきがな
くなっている。The reproduction incremental signals A ',
The phase relationship between B 'and the reproduction origin signal Z' has no variation.

【００５７】また、受信回路側に、インクリメンタル信
号再生出力Ａ’と原点信号再生出力Ｚ’との論理積回路
７２を設けているので、論理積回路出力Ｚ’’と再生イ
ンクリメンタル信号Ａ’との位相が完全に一致するよう
になっており、従って他の再生インクリメンタル信号
Ｂ’の変化を用いなくともこの論理積回路出力Ｚ’’を
用いれば、精度は多少劣る（±１パルスの精度）が、簡
易に原点の検出ができるようになっている。Further, since the AND circuit 72 of the incremental signal reproduction output A 'and the origin signal reproduction output Z' is provided on the receiving circuit side, the logical product circuit output Z "and the reproduction incremental signal A 'are Since the phases are completely matched, if the AND circuit output Z ″ is used without using another change in the reproduction incremental signal B ′, the accuracy is slightly inferior (accuracy of ± 1 pulse). Thus, the origin can be easily detected.

【００５８】なお、図９（ｊ）に示されるように、原点
の両隣に偽りの原点ペ、ポが現れているが、高速回転時
に原点信号Ｚ’を現出させて応用したいというニーズに
は、何ら問題なく応えられるようになっている。As shown in FIG. 9 (j), spurious origins P and P appear on both sides of the origin. However, there is a need to make the origin signal Z 'appear during high-speed rotation and apply it. , Can respond without any problem.

【００５９】図１０は、低速回転時（２０００パルス／
回転のエンコーダを用いて例えば３９５回転／分の時）
において、図１０（ａ）に示されるような、送信側Ｚ相
信号のパルス幅が広い原点信号Ｚとなった場合における
要部の回路動作を説明するためのタイミングチャートで
あり、図１４に対応するものである。FIG. 10 shows the state at low speed (2000 pulses /
Using a rotation encoder, for example, at 395 rotations / minute)
14 is a timing chart for explaining the circuit operation of the main part when the pulse signal of the transmission-side Z-phase signal has a wide origin signal Z as shown in FIG. Is what you do.

【００６０】この場合にあっては、論理積回路７１から
は論理積がとられて図１０（ｂ）に示される信号Ｚ１が
出力され、この信号Ｚ１がＺ相ホールド回路７０に入力
されると、Ｚ相ホールド回路７０において、図１０
（ｆ）に示される次のサンプリング信号（ヌ）がくるま
でホールドされ、Ｚ相ホールド回路７０からは図１０
（ｃ）に示される信号Ｚ２が出力される。In this case, a logical product is obtained from the logical product circuit 71 to output a signal Z1 shown in FIG. 10B, and when this signal Z1 is input to the Z-phase hold circuit 70. , Z-phase hold circuit 70 in FIG.
10 (f) is held until the next sampling signal (nu) comes.
The signal Z2 shown in (c) is output.

【００６１】一方受信側における再生インクリメンタル
信号Ａ’，Ｂ’、再生原点信号Ｚ’、論理積回路７２の
出力Ｚ’’は、図１０（ｉ），（ｊ），（ｇ）、（ｈ）
のようになる。On the other hand, the reproduction incremental signals A 'and B', the reproduction origin signal Z 'and the output Z''of the AND circuit 72 on the receiving side are shown in FIGS. 10 (i), (j), (g) and (h).
become that way.

【００６２】このように、低速回転で送信側Ｚ相信号の
パルス幅が広い原点信号Ｚの場合には、送信側において
パルス幅が狭められるようになっており、従って偽りの
原点がでるようなことはなくなっている。As described above, in the case of the origin signal Z in which the pulse width of the Z-phase signal on the transmission side is wide at low speed rotation, the pulse width is narrowed on the transmission side, so that a false origin is generated. Things are gone.

【００６３】また、図９で説明したと同様に、再生イン
クリメンタル信号Ａ’，Ｂ’と再生原点信号Ｚ’’との
位相関係にはばらつきがなくなっている。また、図９と
同様に他の再生インクリメンタル信号Ｂ’の変化点を用
いなくとも論理積回路出力Ｚ’’を用いれば、精度は多
少劣る（±１パルスの精度）が、簡易に原点の検出がで
きるようにもなっている。As in the case described with reference to FIG. 9, the phase relationship between the reproduction incremental signals A 'and B' and the reproduction origin signal Z '' has no variation. Also, if the AND circuit output Z ″ is used without using another change point of the reproduction incremental signal B ′ as in FIG. 9, the accuracy is slightly inferior (accuracy of ± 1 pulse), but the origin can be easily detected. You can do it.

【００６４】図１１は、低速回転時（２０００パルス／
回転のエンコーダを用いて例えば３９５回転／分の時）
において、図１１（ａ）に示されるような、送信側Ｚ相
信号のパルス幅が狭い原点信号Ｚとなった場合における
要部の回路動作を説明するためのタイミングチャートで
あり、図１５に対応するものである。FIG. 11 shows that at low speed rotation (2000 pulses /
Using a rotation encoder, for example, at 395 rotations / minute)
15 is a timing chart for explaining a circuit operation of a main part when the pulse width of the transmission-side Z-phase signal becomes a narrow origin signal Z as shown in FIG. Is what you do.

【００６５】この場合にあっては、論理積回路７１から
は論理積がとられて図１１（ｂ）に示される信号Ｚ１が
出力され、この信号Ｚ１がＺ相ホールド回路７０に入力
されると、Ｚ相ホールド回路７０において、図１１
（ｆ）に示される次のサンプリング信号（ヨ）がくるま
でホールドされ、Ｚ相ホールド回路７０からは図１１
（ｃ）に示される信号Ｚ２が出力される。In this case, a logical product is obtained from the logical product circuit 71 to output a signal Z1 shown in FIG. 11B, and when this signal Z1 is input to the Z-phase hold circuit 70. , Z-phase hold circuit 70 in FIG.
11F is held until the next sampling signal (Y) shown in FIG.
The signal Z2 shown in (c) is output.

【００６６】一方受信側における再生インクリメンタル
信号Ａ’，Ｂ’、再生原点信号Ｚ’、論理積回路７２の
出力Ｚ’’は、図１１（ｉ），（ｊ），（ｇ）、（ｈ）
のようになる。On the other hand, the reproduction incremental signals A 'and B', the reproduction origin signal Z 'and the output Z''of the AND circuit 72 on the receiving side are shown in FIGS. 11 (i), (j), (g) and (h).
become that way.

【００６７】このように、低速回転で送信側Ｚ相信号の
パルス幅が狭い原点信号Ｚの場合には、送信側において
パルス幅が次のサンプリングまで広げられるようになっ
ており、従って再生原点信号Ｚ’に対応するＢ相信号の
立ち上がりエッジがなくなることはなく、再生原点信号
Ｚ’を用いて原点を見つけることができるようになって
いる。As described above, in the case of the origin signal Z in which the pulse width of the Z-phase signal on the transmission side is narrow at a low speed rotation, the pulse width is expanded on the transmission side until the next sampling. The rising edge of the B-phase signal corresponding to Z 'does not disappear, and the origin can be found using the reproduction origin signal Z'.

【００６８】また、図９で説明したと同様に、再生イン
クリメンタル信号Ａ’，Ｂ’と再生原点信号Ｚ’’との
位相関係にはばらつきがなくなっている。また、図９と
同様に他の再生インクリメンタル信号Ｂ’の変化点を用
いなくとも論理積回路出力Ｚ’’を用いれば、精度は多
少劣る（±１パルスの精度）が、簡易に原点の検出がで
きるようにもなっている。Further, as described with reference to FIG. 9, the phase relationship between the reproduction incremental signals A 'and B' and the reproduction origin signal Z '' has no variation. Also, if the AND circuit output Z ″ is used without using another change point of the reproduction incremental signal B ′ as in FIG. 9, the accuracy is slightly inferior (accuracy of ± 1 pulse), but the origin can be easily detected. You can do it.

【００６９】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変形可能であるというのはいうまでもなく、例え
ば、上記実施例においては、原点信号Ｚとインクリメン
タル信号Ａとの論理積出力Ｚ１を、Ｚ相ホールド回路７
０においてホールドし、次のサンプリングで送信するよ
うにしているが、例えば図９に示されるような場合に
は、サンプリング間に現れた原点信号Ｚを、Ｚ相ホール
ド回路７０にてホールドし、次のサンプリングで送信す
るようにしても、同様な効果を得ることができる。Although the invention made by the inventor has been specifically described based on the embodiments, the present invention is not limited to the above-described embodiments, and can be variously modified without departing from the gist thereof. Needless to say, for example, in the above embodiment, the logical product output Z1 of the origin signal Z and the incremental signal A is output to the Z-phase hold circuit 7
In the case shown in FIG. 9, for example, the origin signal Z appearing between samplings is held by the Z-phase hold circuit 70 and held at the next sampling. The same effect can be obtained even if the transmission is performed with the sampling of.

【００７０】また、上記実施例においては、Ａ，Ｂ，Ｚ
相の位置データの他に、Ｕ，Ｖ，Ｗ相の位置データも伝
送、処理する装置に対する適用例が述べられているが、
Ａ，Ｂ，Ｚ相の位置データのみを伝送、処理する装置に
対しても勿論適用可能である。さらにまた、回転体の位
置検出器のみではなく、直動体の位置検出器に適用可能
なことはいうまでもない。In the above embodiment, A, B, Z
An example of application to a device that transmits and processes U, V, and W phase position data in addition to the phase position data is described.
Of course, the present invention can also be applied to a device that transmits and processes only the position data of the A, B, and Z phases. Furthermore, it goes without saying that the present invention is applicable not only to the position detector of the rotating body but also to the position detector of the linear moving body.

【００７１】[0071]

【発明の効果】以上述べたように第１または第２発明の
位置検出器の信号伝送装置によれば、被検出体の位置デ
ータを検出する位置検出器と、前記被検出体の位置変化
に応じて前記位置検出器より検出される２相のインクリ
メンタル信号を入力とするアップダウンカウンタと、こ
のアップダウンカウンタによりカウントされるカウンタ
値と１回転当たり少なくとも１パルス以上存在する原点
信号とをシリアル信号に変換する送信回路部と、前記シ
リアル信号を伝送路を介して受信して、２相のインクリ
メンタル信号と原点信号とを再生する受信回路と、を備
えた位置検出器の信号伝送装置であって、サンプリング
間に現れた原点信号、または原点信号とインクリメンタ
ル信号との論理積出力をホールドし、次のサンプリング
で送信するようにしたので、高速回転になってサンプリ
ング間に入ってしまうようなパルス幅の狭い原点信号が
きても、パルス幅が次のサンプリングまで広げられるよ
うになり、受信側では再生原点信号が必ず出力される。
従って、高速回転時の原点信号を使用する場合に、必ず
対応することが可能となる。As described above, according to the signal transmission device of the position detector of the first or second invention, the position detector for detecting the position data of the detected object, and the position change of the detected object. An up-down counter which receives a two-phase incremental signal detected by the position detector in response to the input, and a counter signal counted by the up-down counter and an origin signal present at least one pulse per rotation. And a receiving circuit for receiving the serial signal via a transmission path and reproducing a two-phase incremental signal and an origin signal. , Hold the origin signal that appeared during sampling, or the logical product output of the origin signal and the incremental signal, and send it at the next sampling. Therefore, even if there is an origin signal with a narrow pulse width that enters between samplings due to high-speed rotation, the pulse width can be expanded to the next sampling, and the reproduction origin signal is always output on the receiving side .
Therefore, when using the origin signal at the time of high-speed rotation, it is possible to always cope with the case.

【００７２】また、低速回転でパルス幅が広い原点信号
の場合にはパルス幅が狭められ、偽りの原点がでること
はなくなる。In the case of a low-speed rotation and an origin signal having a wide pulse width, the pulse width is narrowed and a false origin does not appear.

【００７３】また、低速回転でパルス幅が狭い原点信号
の場合にはパルス幅が次のサンプリングまで広げられ、
再生原点信号を用いて原点を見つけることが可能とな
る。In the case of a low-speed rotation and an origin signal having a narrow pulse width, the pulse width is expanded until the next sampling.
The origin can be found using the reproduction origin signal.

【００７４】さらにまた、原点信号とインクリメンタル
信号との論理積をとっているので、再生原点信号と再生
インクリメンタル信号との位相関係がばらつくことはな
い。Further, since the logical product of the origin signal and the incremental signal is obtained, the phase relationship between the reproduced origin signal and the reproduced incremental signal does not vary.

【００７５】また、第３発明の位置検出器の信号伝送装
置によれば、上記第１または第２発明に加えて、受信回
路に、インクリメンタル信号再生出力と原点信号再生出
力との論理積回路を設けたので、論理積回路出力と一つ
の再生インクリメンタル信号との位相が完全に一致する
ようになり、他の再生インクリメンタル信号を用いなく
とも、簡易に原点の検出ができるようになり、後段の信
号処理回路の選択の幅を広げることが可能となる。According to the signal transmission device of the position detector of the third invention, in addition to the first or second invention, the receiving circuit is provided with a logical product circuit of the incremental signal reproduction output and the origin signal reproduction output. As a result, the phase of the AND circuit output and the phase of one reproduction incremental signal are completely matched, and the origin can be easily detected without using another reproduction incremental signal. It is possible to expand the range of selection of the processing circuit.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施例を示す位置検出器の信号伝送
装置の概略斜視図である。FIG. 1 is a schematic perspective view of a signal transmission device of a position detector showing one embodiment of the present invention.

【図２】エンコーダ内の構成図である。FIG. 2 is a configuration diagram inside an encoder.

【図３】制御装置内の構成図である。FIG. 3 is a configuration diagram in a control device.

【図４】Ｚ相ホールド回路の構成図である。FIG. 4 is a configuration diagram of a Z-phase hold circuit.

【図５】パルス発生器の構成図である。FIG. 5 is a configuration diagram of a pulse generator.

【図６】図２に示される回路動作を説明するためのタイ
ミングチャートである。FIG. 6 is a timing chart for explaining the operation of the circuit shown in FIG. 2;

【図７】図３に示される回路動作を説明するためのタイ
ミングチャートである。FIG. 7 is a timing chart for explaining the operation of the circuit shown in FIG. 3;

【図８】４てい倍＋方向検出回路及びアップダウンカウ
ンタの動作の一例を説明するためのタイミングチャート
である。FIG. 8 is a timing chart for explaining an example of the operation of a 4 × + direction detection circuit and an up / down counter.

【図９】送信側及び受信側における要部の回路動作の一
例を説明するためのタイミングチャートである。FIG. 9 is a timing chart for explaining an example of a circuit operation of a main part on the transmission side and the reception side.

【図１０】送信側及び受信側における要部の回路動作の
他の例を説明するためのタイミングチャートである。FIG. 10 is a timing chart for explaining another example of the circuit operation of the main part on the transmission side and the reception side.

【図１１】送信側及び受信側における要部の回路動作の
さらに他の例を説明するためのタイミングチャートであ
る。FIG. 11 is a timing chart for explaining still another example of the circuit operation of the main part on the transmission side and the reception side.

【図１２】原点信号とインクリメンタル信号との位相関
係を表したタイミングチャートである。FIG. 12 is a timing chart showing a phase relationship between an origin signal and an incremental signal.

【図１３】問題点が生ずる場合の一例を表した原点信号
及びインクリメンタル信号並びにサンプリング信号のタ
イミングチャートである。FIG. 13 is a timing chart of an origin signal, an incremental signal, and a sampling signal showing an example where a problem occurs.

【図１４】問題点が生ずる場合の他の例を表した原点信
号及びインクリメンタル信号並びにサンプリング信号の
タイミングチャートである。FIG. 14 is a timing chart of an origin signal, an incremental signal, and a sampling signal showing another example in which a problem occurs.

【図１５】問題点が生ずる場合のさらに他の例を表した
原点信号及びインクリメンタル信号並びにサンプリング
信号のタイミングチャートである。FIG. 15 is a timing chart of an origin signal, an incremental signal, and a sampling signal showing still another example where a problem occurs.

【符号の説明】[Explanation of symbols]

１ａ 被検出体 ４ 位置検出器 ５ アップダウンカウンタ ６ 送信回路部 ９ 伝送路 １５，４７ 受信回路 ５０ 通信制御部 ７０ Ｚ相ホールド回路 ７１ 原点信号とインクリメンタル信号との論理積回路 ７２ インクリメンタル信号再生出力と原点信号再生出
力との論理積回路1a Detected object 4 Position detector 5 Up / down counter 6 Transmission circuit unit 9 Transmission path 15, 47 Receiving circuit 50 Communication control unit 70 Z-phase hold circuit 71 Logical product circuit of origin signal and incremental signal 72 Incremental signal reproduction output AND circuit with origin signal reproduction output

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 被検出体の位置データを検出する位置検
出器と、 前記被検出体の位置変化に応じて前記位置検出器より検
出される２相のインクリメンタル信号を入力とするアッ
プダウンカウンタと、 このアップダウンカウンタによりカウントされるカウン
タ値と１回転当たり少なくとも１パルス以上存在する原
点信号とをシリアル信号に変換する送信回路部と、 前記シリアル信号を伝送路を介して受信して、２相のイ
ンクリメンタル信号と原点信号とを再生する受信回路
と、を備えた位置検出器の信号伝送装置であって、 サンプリング間に現れた原点信号をホールドし、次のサ
ンプリングで送信することを特徴とする位置検出器の信
号伝送装置。1. A position detector for detecting position data of an object to be detected, and an up / down counter for inputting a two-phase incremental signal detected by the position detector in accordance with a change in the position of the object to be detected. A transmission circuit for converting a counter value counted by the up / down counter and an origin signal present at least one pulse per rotation into a serial signal; And a receiving circuit for reproducing the incremental signal and the origin signal of the position detector, characterized in that the origin signal appearing during sampling is held and transmitted at the next sampling. Signal transmitter for position detector. 【請求項２】 被検出体の位置データを検出する位置検
出器と、 前記被検出体の位置変化に応じて前記位置検出器より検
出される２相のインクリメンタル信号を入力とするアッ
プダウンカウンタと、 このアップダウンカウンタによりカウントされるカウン
タ値と１回転当たり少なくとも１パルス以上存在する原
点信号とをシリアル信号に変換する送信回路部と、 前記シリアル信号を伝送路を介して受信して、２相のイ
ンクリメンタル信号と原点信号とを再生する受信回路
と、を備えた位置検出器の信号伝送装置であって、 原点信号とインクリメンタル信号との論理積出力をホー
ルドし、次のサンプリングで送信することを特徴とする
位置検出器の信号伝送装置。2. A position detector for detecting position data of an object to be detected, an up / down counter for inputting a two-phase incremental signal detected by the position detector in accordance with a change in the position of the object to be detected. A transmission circuit for converting a counter value counted by the up / down counter and an origin signal present at least one pulse per rotation into a serial signal; A signal transmission device for a position detector, comprising: a receiving circuit for reproducing the incremental signal and the origin signal of the position detector, wherein a logical product output of the origin signal and the incremental signal is held and transmitted at the next sampling. Characteristic signal transmission device for position detector. 【請求項３】 請求項１または２記載の位置検出器の信
号伝送装置において、 受信回路は、インクリメンタル信号再生出力と原点信号
再生出力との論理積回路を備えていることを特徴とする
位置検出器の信号伝送装置。3. The position detection signal transmission device according to claim 1, wherein the reception circuit includes a logical product circuit of an incremental signal reproduction output and an origin signal reproduction output. Signal transmission equipment.