JP2891535B2 - ディジタル・フェーズ・ロック・ループ・デコーダ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はディジタル・フェーズ・ロック・ループ・
デコーダに関する。

〔従来技術及びその欠点〕

この発明はマンチェスタ符号化データのデコードの応
用である。マンチェスタ符号化データにおける信号遷移
は各中間セル位置に存在し、遷移の方向は符号化バイナ
リ・ビットの値を表す。

この種のデコーダは米国特許第4,584,695号に記載さ
れている。このデコーダは他方から位相ずれのクロック
信号を供給する多相ドライバ・クロック回路を使用す
る。１つのクロック出力信号がドライバ・クロックとし
て使用され、データ・レートの４倍で、又は速急クロッ
ク・モードではデータ・レートの８倍でサンプル・クロ
ック信号を供給し、PLL基準クロックが受信データ信号
に対して進んでいるか遅れているかを決定する。故に，
この公知デコーダは相当高速なクロック信号を必要と
し、そのため比較的低速且つ安価な技術、例えばCMOSの
使用が適当でないという欠点を有する。

従って、この発明の目的は上記の欠点を除去したディ
ジタル・フェーズ・ロック・ループ・デコーダを提供す
ることである。

〔問題点を解決するための手段〕

この発明は上記の問題点を次のようにして解決した。
この発明によつて、所定の公称レートで第１のクロック
信号を供給するクロック信号供給手段と可制御遅延時間
により前記クロック信号を遅延して第２のクロック信号
を発生する第１の遅延線手段と、前記第２のクロック信
号を受信して該信号に対する夫々の位相遅延時間を有す
る複数の遅延クロック信号を供給する第２の遅延線手段
と、前記遅延クロック信号及び前記入力データ信号に、
応答して前記入力データ信号の複数の信号サンプルを供
給するサンプリング手段と、前記複数の信号サンプルに
応答してカウンタ手段の動作を制御するカウンタ制御信
号を供給する位相比較ロジック手段と、前記カウンタ手
段と前記第１の遅延線手段との間に接続され前記可制御
遅延時間を制御するフィードバック手段と、前記サンプ
リング手段に接続され前記入力データ信号に対応するデ
コード出力データ信号に対応するデコード出力データ信
号を供給するデータ出力手段とを含み、前記複数の遅延
クロック信号の選ばれた１つの位相に対応するよう前記
第２のクロック信号の位相を制御することを特徴とする
公称レートで入力する。データ信号をデコードするディ
ジタル・フェーズ・ロック・ループ・デコーダを提供す
る。

〔実施例〕

第１図はマンチェスタ符号化データの特徴を示す図で
ある。波形Ａは周期的クロック信号であり、波形ＢはNR
Z（ノン・リターンツゼロ）データであり、波形Ｃは対
応するマンチェスタ符号化データ信号であり、線Ｄはデ
ータ・ビットの値である。マンチェスタ符号化データ信
号ＣはNRZデータ信号Ｂとクロック信号Ａとを加えるモ
ジュロ−２（排他的オア）によつて発生することができ
る。マンチェスタ符号化信号はデータ・レートに等しい
期間を有するビット・セルから成り、各ビット・セルの
中間にデータ・ビットの値を示す遷移を有する。故に、
立上り遷移は“1"ビットを示し、立下りは“0"ビットで
ある。２つのビット・セル間のビット中遷移は２つの連
続データ・ビットが等しいときにのみ発生する。

第２図は線10の入力データが送信機12に供給され、送
信チャンネル14を介して受信機16に送信するためデータ
をマンチェスタ符号化信号に変換するデータ送信システ
ムを表わす。受信機16は受信したマンチェスタ符号化信
号をデコードして線18に出力クロック信号を、線20に出
力データ信号を供給する。

この送信機12の実施例は周波数10MHz（ビット・セル
が100ns（ナノ秒）間隔で発生する）のシステム・クロ
ック信号（第1A図）を使用する。しかし、送信チャンネ
ル14に誘起される雑音及び歪は信号劣化を生ぜしめ、第
1C図に示すような中間ビット及びビット中遷移にジッタ
をひきおこす。そのジッタの振幅が25nsを越えると、中
間ビット遷移とビット中遷移との区別ができなくなるた
め、許容しうる最大ジッタは±25ns（50nsピークツピー
ク）である。

この実施例におけるデータは62ビット・プリアンブ
ル,2ビットのフレーム開始フラグ信号，長さ46〜1500デ
ータ・バイトのデータ・フィールドから成るメッセージ
の形で送信される。62ビット・プリアンブルはマンチェ
スタ符号においてビット中遷移を含まない交番1010パタ
ーンである。

第3A,3B図はレシーバ16（第２図）の一部を形成する
マンチェスタ・デコーダ30を示す。デコーダ30はディジ
タルPLL（フェーズ・ロック・ループ）を使用するデー
タ／クロック回復部32と、遅延線用初期設定を制御する
遅延修正部34と、受信メッセージの62ビット・プリアン
ブル部の最初の48ビットに対応するトレーニング期間を
刻時するプリアンブル・タイマ部36とを含む。

デコーダ30は線40から受信データ信号RDと、メッセー
ジの受信開始において送信チャンネル14にエネルギが検
出されたときにアクティブとなる線42のキャリア感知信
号CRSと、線44の局部発生10MHzクロック信号とを受信す
る。

データ／クロック回復部32は最初に説明する。10MHz
クロック入力線44は線50を介し、最大100nsまで遅延を
設定することができるタップ付き遅延線ユニット52に接
続される。遅延線ユニット52の構造は第４図で説明す
る。出力線54に対する遅延線ユニット52の出力はフェー
ズ・ロック・ループ・クロック信号（PLLクロック）で
ある。遅延線ユニット52の適当なタップの選択によりPL
Lクロック信号の位相を0ns〜100ns遅延に対応する０°
〜360°に調節することができる。

線54は線56により遅延線ユニット58に、線60により遅
延ユニット62の入力に、線64により遅延装置66の入力に
接続される。遅延線ユニット58,62は夫々50ns及び25ns
まで遅延を選択可能であるタップ付遅延線を含み、それ
らは遅延線ユニット52に構造が類似である。遅延線ユニ
ット58の出力はクロック出力線18及びFF70のクロック入
力に接続されている線68に接続される。遅延線ユニット
62の出力はFF74のクロック入力に接続されている線72に
接続される。遅延装置66の出力は線76を介してFF78のク
ロック入力に接続される。線68,72,76の出力信号は夫々
CLK1,CLK2,REFクロック,CLK3と称する。FF70,74,78のデ
ータ入力は受信したマンチェスタ符号化データを搬送す
るRD信号入力40にすべて接続され、FF70,74,78は夫々供
給されたクロック信号CLK1,CLK2,CLK3の立上り端でトリ
ガされる。夫々出力線80,82,84のFFF70,74,78の出力信
号はサンプルQ1,Q2,Q3と呼ばれる。FF70の出力線80は出
力データ線20に接続される。

FF70,74,78の出力線80,82,84は位相比較ロジック回路
86に接続され、回路86は、又線88を介して線54に接続さ
れるPLLクロック信号を入力として受信する。

位相比較ロジック回路86は夫々周期的アップ／ダウン
・カウンタ回路96に対して制御信号ファイン・INH及びU
/Dを供給する３本の出力線90,92,94を有する。回路96は
線98を介して線88に接続されるPLLクロック信号と、プ
リアンブル・タイマ部36の出力線である線100の可能化
信号INTEGRとを受信する。所定の値のLENGTHはデータ修
正部34の出力である線101を介してカウンタ回路96に供
給され、キャリヤ感知信号CRSは線102を介してカウンタ
回路96に供給される。

カウンタ回路96の７ビット幅出力カウント信号は線10
3を介してマルチプレクサ104の１入力にフィードバック
され、その出力は７ビット幅の線106を介して遅延線回
路52に接続される。マルチプレクサ104は、更に線107を
介して遅延修正部34から第２の７ビット幅入力を受信
し、線110を介してキャリヤ感知信号CRSを有する線42に
接続される選択制御入力を有する。データ／クロック回
復部32はディジタル・フェーズ・ロック・ループを含
む。

遅延修正部34は線122を介して線44に接続される10MHz
クロック信号をカウントするカウンタ120を含む。カウ
ンタ120はレジスタ124から供給され、又はカウンタ・ロ
ジックに結線される開始値Ｓにリセットされる。カウン
タ120は線128を介して線42に接続されるキャリヤ感知信
号CRSを入力として受信するオア・ゲート126の出力に供
給される信号LOADの制御の下に開始値Ｓがロードされ、
線132を介して位相比較器130から位相比較出力信号を受
信する。

位相比較器130は線133を介して遅延線回路52の出力信
号と、線136を介して線44に接続される入力と線138を介
して位相比較器130に接続される出力とを有する遅延回
路134を介して遅延した10MHzクロック信号とを受信す
る。

位相比較器130の出力は線140を介してラッチ回路142
にも接続され、カウンタ120の７ビット幅出力カウント
信号をラッチ回路142にラッチさせる。ラッチ回路142に
ラッチされた値は７ビット幅線146を介して遅延修正部3
4の出力として供給される値LENGTHである。

プリアンブル・タイマ部36は線152を介して10MHzクロ
ック信号まで受信する線44に接続されたカウント入力
と、線154を介して反転キャリヤ感知信号CRSを受信する
クリヤ入力とを有するカウンタ150を含む。カウンタ150
はデコーダ158に接続されている６ビット幅出力線156に
接続されている６ビット出力を持つ。デコーダ158の出
力に線160を介してフラグ回路162のセット入力に接続さ
れ、その出力は線100に信号INTEGRを供給する。フラグ
回路162は線44に反転キャリヤ信号CRSを受信するよう接
続された線164を介してクリヤ信号を受信する。

第４図の遅延線回路52は夫々遅延セル172−1,172−2,
…172−Ｎと称する複数（Ｎ）の遅延セル172を有する遅
延線170を含み、その各セルは、例えばデコーダ30をCMO
S集積回路チップで作る場合のように、バッファ・セル
又はアンド・ゲートで形成されるように同等の構造を有
する。線50の10MHzクロック信号は第１の遅延セル172−
１の入力に接続される。遅延セル172の出力は線106介し
て供給されるＡビット幅アドレスを有するＮセレクタ・
スイッチ176の１の入力に接続されるＮビット幅の線174
に接続される。セレクタ・スイッチ176の出力は遅延線
回路52の出力線54に接続される。あるＮ入力線の１つは
線106に供給されたアドレスに従って出力線54に接続さ
れる。

０〜100ns遅延線52のＮの値は128,Aは７である。７ビ
ット・アドレスは182遅延線タップの１つを選択し、線5
4に遅延出力を供給する。Ａビット・アドレスの値がＸ
の場合は、遅延セル番号Ｘの出力はセレクタ・スイッチ
176の出力に接続される。

遅延線回路58,62は回路52に構造が類似であり、パラ
メータＮとＡの値のみが異る。故に、０〜50ns遅延線回
路58のＮの値は64,Aは６である。０〜25ns遅延線回路62
のＮの値は32,Aは５である。

第５図の周期的アップ／デウン・カウンタ回路96は夫
々線90,94,100に制御信号ファイン,U/D及びINTEGRを受
信し、７ビット幅線101に信号LENGTHの値を受信する加
算発生器180を含む。加算発生器は線184にCAPPY IN（Ｃ
−IN）信号と10ビット幅出力線182に10ビット幅STEP信
号を発生する。線182,184はアダー回路186に接続され
る。アダー回路186は線190に信号CAPPY OUTを出力し、
線188に10ビット幅出力信号を供給する。線188,190は７
ビット線194を介して７ビット線101からLENGTHの７ビッ
ト値を入力するアンダフロ／オーバフロ検知回路192に
接続される。検知回路192は線198の10ビット幅出力信号
を10ビットFFブロック200のデータ入力に供給し、ブロ
ック200は又線98を介してPLLクロック信号をクロック入
力として、線92を介しINH信号を禁止信号として、線102
からの反転キャリヤ感知信号CRSをリセット信号として
受信する。10ビット幅出力線202はアダー186の入力であ
るフィードバック線204に接続される。出力線202の７高
位ビット線は７ビット幅線103に接続され、マルチプレ
クサ104（第3A図）にフィードバックされる信号PLL OUT
を出力する。周期的アップ／ダウン・カウンタ回路96は
その出力が１組のその入力にフィードバックされるアダ
ー186で行われる。アダー186はFF200の出力を加算発生
器180の10ビット出力値 STEPに加算する。故に、各PLLクロック周期ごとにSTE
Pの値はカウンタ出力に加えられるか、又は減じられ
る。線94の信号U/Dがダウンを示すとSTEPはカウンタ出
力から減じられる。カウンタ回路96の内部データ幅は10
ビットであるが、外部インタフェースはそれらビットの
７高位ビットのみが使用される。線103の外部７ビット
外部出力の１ステップ増加は遅延線52（第3A図）の１タ
ップ増加に対応する。

アダー186の加算減算の結果はアンダフロ／オーバフ
ロ検知回路192によってチェックされる。その値がすべ
て０より小さいか、そしてU/Dがダウンであると、アン
ダアロが発生し、回路192はその値を線194の値LENGTHの
値と交換する。又、その値がLENGTHより大であり、U/D
がアップであると、オーバフロ状態が発生し、検出回路
192はその結果を全０と交換する。要するに、カウンタ
回路96は０とLENGTHとの間を周期する。

線96はINH入力は位相比較ロジック回路86−第3B図）
が有効なアップ又はダウンの決定をなすことができない
場合、例えば送信チャンネル14に雑音がある場合のよう
なときに作動する。信号CRSがインアクティブのときは
カウンタ回路96はリセットされる。故に、PLL108は送信
チャンネル14にデータを受信していないときにはインア
クテイブである。

カウンタ回路96はSTEPの大きさによって定められる３
つの異なる速度でカウントすることができる。その２つ
はトレーニング期間中PLL108のための速い速度であり、
他の１つはトレーニング後PLLがロックされたときの最
低可能な速度である。STEPの値はステップの大きさを設
定し、カウンタ回路96の速度を制御する。トレーニング
・モード中のカウンタ回路96の速度は遅延線52の遅延セ
ルの絶対値とは無関係である。これはテーブル１に示す
ように、STEPの発生においてLENGTHの値を使用すること
によりトレーニング期間中有効であるが加算発生180に
よって達成される。PLL108がロックされたとき、、カウ
ンタ回路96はLENGTHの値から独立した最低可能な速度で
カウントする。

STEPの負の値（２の補数）は10ビット全部を反転し、
線184の信号CARRY IN（Ｃ−IN）を作動することによっ
て得られる。第６図はＣ−INの発生とSTEPの各ビットと
を示す、記号L0はLENGTHの最下位ビットを示し、L6は最
高位ビットを示す。第６図の最初の２線はLENGTHの16に
よる分割を示し、次の２線は32による分割を示す。故
に、LENGTHの最下位ビットL0は第６図には現われない。

次に、ディジタル・フェーズ・ロック・ループ・デコ
ーダ30の動作について説明する。それは３つの位相から
成る。データを受信していない場合、信号CRSはインア
クティブであり、遅延修正部34は連続的にアクテイブで
あって遅延線52,58,62（第3A図）の実際の遅延の変化を
補償する。デコーダ30は大きな絶対遅延変化が発生した
場合（例えば温度又は電源変化や集積回路チップの装置
間変動などによる）に動作するという利点を有する。デ
ータの受信が検知されると、信号CRSがアクティブとな
り、トレーニング・モードに入る。トレーニング期間は
プリアンブル・タイマ部36で決定される48ビット時継続
される。トレーニング期間中、各ビット当り３つの受信
データ・サンプルが使用される。これらサンプルはデー
タ・レート（10MHz）と同じクロック・レートを有する
３つのクロック信号CLK1,CLK2,CLK3を使用する。各３つ
のクロック信号は前の位相と90°その位相が異なる。こ
の90°位相シフトはキャリブレートされた遅延線52,58
と固定の補償遅延62とによりサンプル・クロックを遅延
することによって行われる。３つのクロック信号CLK1,C
LK2,CLK3はFF70,74,78から供給されるサンプル信号Q1,Q
2,Q3に対応するウインドウを発生することに関与する。
PLL108のトレーニング期間中、現ウインドウのサンプル
のみでなく、直前のウインドウのサンプルも使用され、
PLL基準クロック（PLLクロック）の位相が受信したデー
タ信号RDの位相と比較して進むか遅れているかを決定す
る補助とする。これは現ウインドウのみの使用と比べ
て、受信データのジッタ量の決定で行われるかもしれな
い誤りを最少にするという利点がある。

従って、PLLデコーダ30は基準クロック（CLK2）とビ
ット間遷移の位相が合致するまでPLLクロック信号の位
相を調節してトレーニングする。位相が合ったときにPL
L108はロックされる。位相比較ロジック86は基準（RE
F）クロックの位相が進みか遅れかを決定する。REFクロ
ックの位相が進みの場合、カウンタ回路96はカウント・
ダウンする。REFクロックが遅れていると、カウンタ回
路96はカウントアップする。正しいカウント方向を決定
するため、位相比較ロジック86は信号RDの３つの連続サ
ンプルQ1,Q2,Q3を使用する。サンプル２はREFクロック
の立上り端におけるRDの値を示す。サンプル３はREFク
ロックの立上り端の前25nsの信号RDの値を示し、サンプ
ル１はREFクロックの立上り端の後25nsの信号RDの値に
等しい。位相比較ロジック回路86はウインドウQ1〜Q3内
に発生しない信号RDの遷移を無視する。ある状態では、
カウント方向は現サンプルQ1,Q2,Q3及び直前サンプルQ1
0,Q20,Q30に依存する。

第３の位相動作中（トレーニング期間後）カウンタ回
路96はLENGTHの値による最低の固定レートで動作する。

遅延修正部34の動作は第3Aに示され、電源及び温度の
変化の結果、及び集積回路などの装置間変化の結果発生
する遅延線の変動を補償することができる。前述の如
く、遅延修正部34は信号CRSがインアクテイブのときに
動作する。遅延修正部34はデータ／クロック回復部32に
設けられている０〜100ns遅延線回路52の遅延修正に使
用される。これは遅延修正部34とデータ／クロック回復
部32とに別個の遅延線が使用されている場合、２つの遅
延線の対応するセル間でわずかな遅延から生ずるかもし
れないエラーを防止するという利点を有する。遅延回路
134は遅延線回路52の固有の遅延を補償する。故に、遅
延回路134は遅延回路52のセレクタ・スイッチ176（第４
図）の固有の遅延に等しい遅延を有する。

線44から回路52に含まれている複数タップ遅延線170
（第４図）に10MHzクロック信号が供給される。スイッ
チ176によって選ばれた出力タップは出力線54に信号を
供給し、更に線133を介して位相比較回路130に出力し、
回路130の他の入力138は補償遅延回路134によって遅延
した10MHzクロック信号を受信する。10MHzクロック信号
は線122を介してカウンタ120にも供給される。カウンタ
120のカウント出力はこの時は線108,マルチプレクサ104
及び線106を介してスイッチ176のアドレス入力に供給さ
れ、線54,133を介して位相比較回路130に接続するため
遅延線170のタップの１つを選択する。位相が合致しな
い限り、カウンタ120は加算し、更に位相比較が行われ
る。位相比較回路130が位相合致を検出したとき、カウ
ンタ120の値LENGTHはラッチ回路142にラッチされ、カウ
ンタ120はオア・ゲート126を通して供給される信号に応
答してロードされる開始値Ｓにリセットされる。故に、
ラッチ回路142は常に360°の位相シフトに対応する100n
sのクロック期間に等しい遅延を与える遅延セル172の数
を表わす値LENGTHを記憶する。CRS信号がアクテイブと
なったとき、ラッチ回路142に記憶されているLENGTHの
現在値はデータ／クロック回復部32の動作に使用され
る。

従って、次の位相動作中（トレーニング期間）、カウ
ンタ回路96は360°のPLLクロック位相シフトに対応する
LENGTHの０及び７ビット値間を周期する。

前述のように、データ／クロック回復回路32は３つの
位相調節速度が可能である。その調節速度はRD（受信デ
ータ）信号とREFクロック信号間の差異の大きさによっ
て異なる。大きな位相差異があると、大きい調節速度を
使用する。PLL108がロックされ、REFクロックとRDビッ
ト間遷移との位相が合致すると、サンプルQ1〜Q3で規定
されるウインドウの中心はビット間遷移に置かれる。ウ
インドウはすべてのビット間遷移を捕獲し、データ受信
中に発生するかもしれないビット間遷移をPLLがロック
しないようにするべきである。ウインドウの幅はこれら
両目的のために決定される。ビット中遷移がウインドウ
に入るのを防止するため、ウインドウは可能な限り狭く
するべきである。逆に、全ビット間遷移を捕獲するた
め、ビット間遷移の予想される最大ジッタよりウインド
ウを広くするべきである。この実施例による最良幅は50
nsである。この幅はビット中及びビット間遷移の両方で
25nsまでのジック振幅を許容し、又その目的を達成す
る。プリアンブル・タイマ36でカウントした最初の48プ
リアンブル・ビットの後、プリアンブル・タイマ36はト
レーニング期間を終了し、PLL108はロックされ、位相調
節は最低速度で行われる。

ウインドウは遅延線回路58,62を使用して50ns及び25n
sだけ線54のクロック信号PLLクロックを遅延することに
よって作られる。遅延線58,62の遅延値は遅延線を構成
する遅延セルの遅延の絶対値に関係なく供給される。ラ
ッチ回路142に記憶されているLENGTHの値は360°位相シ
フト又は100ns遅延に対応する。従って、値LENGTH/2は5
0ns遅延に対応し、この値は６ビット幅線210を介して遅
延線58に６ビット入力信号として供給される。値LENGTH
/4は25nsに対応し、この値は線212を介して遅延線62に
５ビット入力信号として供給される。遅延回路66は遅延
線回路58,62の固有遅延を補償する。すなわち、スイッ
チの固有遅延は遅延線回路58,62に供給されるスイッチ1
76（第４図）に対応する。従って、線54のPLLクロック
はこの固有遅延だけ遅延回路66によって遅延され、信号
CLK3を供給する。PLLデコーダがPLLクロックの位相を調
節して、REFクロックのビット間遷移とRD信号のビット
間遷移との位相が合致すると、固有的スイッチ遅延は上
記のように補償される。

第７図は位相比較ロジック回路86のブロック図であ
り、それはこの機械に実施することができるロジック回
路224に接続される３ビット幅出力線222を有し、線80,8
2,84から現ウインドウ・サンプルを表わす信号Q1,Q2,Q3
を受信するクロックド記憶要素220を含む。記憶要素220
は３ビット幅線222を介してロジック回路224に前ウイン
ドウ・サンプルQ10,Q20,Q30を供給する。

第８図はウインドウ情報の解釈を示す。ウインドウの
２つの遷移（サンプル010及び101に対応する）は雑音か
偽擬レベル・シフトをひきおこすような場合にのみ発生
する。

データ／クロック回復部32には次のように４つの動作
段がある。

A.ビット間遷移がウインドウによって捕獲されるまでPL
L108を調節する。

STEP＝LENGTH/16を使用 B.2つの連続ウインドウによってビット間遷移が捕獲さ
れるまでPLL108を調節する。

STEP＝LENGTH/16を使用 C.ジッタの平均値がウインドウの中央になるまでPLL108
を調節する。

STEP＝LENGTH/32を使用 D.受信データの周波数変動を補償するためにのみPLL108
を調節する。この段は48ビット・プリアンブル・タイマ
部36がタイム・アウトした後に入る。

STEPの値＝1/8 最初の48プリアンブル・ビット中、PLL108がまだロッ
クされていない場合にはどのウインドウも遷移を捕獲し
ていない。故に、記憶要素220（第７図）から発生した
前ウインドウ情報Q10,Q20,Q30が使用される。現ウイン
ドウ及び前ウインドウの両方を使用することによって、
RD信号の遷移にジッタが存在するかどうかの決定の信頼
性が相当高上する。段A,B,Cに対応する最初の48プリア
ンブル・ビット中、ロジック回路224はテーブル２を使
用する。そこで“X"は“無関係”を表わす。

現ウインドウと前ウインドウの反対安定レベル（000
111又は111 000）はアップ／ダウン情報を生じない。故
に、PLL108は固定方向（上昇）に調節される。通常これ
らコードはPLLが完全オフ（Ａ段）のときにメッセージ
の開始時においてのみ発生する。しかし、その後の動作
段中（例えば、PLLがダウン調節中）、偶発的000111又
は111 000はジッタ・ピークのために発生する可能性が
ある。この場合、アップ方向に調節するのは希望しな
い。PLLは調節されるべきでない。第９図で後述する説
明機が000 111又は111 000が偶発か否かの決定を行う。
それが偶発の場合、禁止カウントがアクテイブとなる
（INH＝１）。前ウインドウと現ウインドウとで検出さ
れた遷移が反対の場合、現ウインドウのみが使用され
る。その場合、現ウインドウがテーブル３でデコードさ
れる。

１つのウインドウが遷移を検出し、他方がそうでない
場合、両ウインドウの情報が使用される。２つの連続ウ
インドウで１遷移の発生する可能性が16通り存在し、カ
ウントの方向（Ｕ又はＤ）は、まず、ジッタフリー信号
を考慮し、遷移に20nsを加え、２ウインドウの１遷移に
ついて６ビット・コードのすべての可能性をイストし、
６ビット・コード及びジッタを含む信号を使用して可能
性のあるウインドウの範囲を決定する。ジッタフリー信
号の遷移に対して可能性のある範囲の位置は要求するカ
ウント方向を決定する。テーブル４は有効コードすべて
のリストであり、A,B,C段でデコードするその結果生じ
たカウント方向である。

第４図で単一ウインドウ内に２つの遷移がある場合、
それは不法コードであるから図に示してはおらず、常に
U/D＝X,INH＝１にデコードされる。

又、テーブル４のU/D＝U,INH＝０であるコード000 11
1及び111 000のデコードは第９図の説明を有する説明機
で行われる。説明機は位相比較ロジック回路86（第3A
図）に含まれているロジック回路224（第７図）の一部
である。信号FLAGの説明機の出力はコードが偶発かどう
かを示す。信号FLAG＝１であれば、コードは偶発であ
る。説明機は第８図のQ1,Q2,Q3で制御される。信号FLAG
は禁止されない信号DOWN（U/D＝Ｄ及びINH＝０）によっ
てセットされる。それは３連続信号DOWN又はINH信号に
よってリセットされる。第９図の説明図のDOはU/D＝DB
びINH＝０を意味する。説明機は全PLLクロック信号をス
テップする。コード000 111又は111000が偶発であると
（FLAG＝１）、INHはアクテイブとなる。さもないと、
信号INHは通過する。

最初の48プリアンブル・ビット後、プリアンブル・タ
イマ部36はアクテイブ信号INTEGRを出力し、デコード動
作のＤ段に入る。Ｄ段中、テーブル５によりデコードが
行われる。

線90（第3B,5図）の信号ファインはカウンタ回路96の
加算又は減算ステップの大きさを制御する。信号ファイ
ンはロジック回路224（第７図）に含まれている説明機
によって発生される。第10図は説明機の説明図を示す。
現及び前ウインドウとも有効な遷移を含む場合、信号フ
ァインがセットされる。信号ファインCRSがインアクテ
イブ（CRS＝０）の場合メッセージ間でリセットされ
る。

第11図でデータの受信について説明する。これはPLL1
08がロックされたときに行われる。前述のように、マン
チェスタ・コードにおけるデータ・ビットの値は複数の
ビット間遷移の極性によって示される。中間ビット遷移
の立上りは“1"を示し、立下りは“0"を示す。従って、
ビット・セルの第２半分はマンチェスタ符号化データ・
ビットと同値を有する。マンチェスタ・ビット・セルの
第２半分をラッチすることによってデータ回復が行われ
る。最良のラッチ点はビット間遷移とそれに続くビット
中遷移の最高ジッタによって決定される。最悪の場合、
ビット間遷移は＋25nsの理論上の最大ジッタを持ち、−
25nsジッタを有するビット中遷移がそれに続く。両遷移
は同時に発生する。＋／−25nsより小さいジッタが許さ
れるべきであり、（例えば、＋／−24ns）、データが有
効であるのは2nsである。最良のデータ・ラッチ期間
（この2nsの中間）はビット間遷移（ビット・セルの3/
4）（第11図）の発生後25nsである。遅延線回路58（第3
A図）の出力CLK1はビット間遷移の発生後25nsのRD（受
信データ）信号をサンプルするので、Q1は回復データに
等しい。

以上、データ・レートに等しい周波数を有するクロッ
ク信号を使用する利点を有するマンチェスタ符号化デー
タをデコードするディジタル・ロック・ループ・デコー
ダについて説明した。従って、これは高周波サンプリン
グ・クロック信号を必要としないという利点を有する。
これは、とりもなおさず、CMOSのような低電力、低コス
トの信頼性のある装置でデコーダを実施することができ
るという利点を有する。

【図面の簡単な説明】

第１図は、マンチェスタ符号化データの波形図、 第２図は、データ送信システムのブロック図、 第3A図及び第3B図は、この発明によりマンチェスタ符号
化データをデコードするディジタル・フェーズ・ロック
・ループ・デコーダのブロック図。 第４図は、第3A図,3B図のデコーダに使用する遅延線回
路のブロック図、 第５図は、第3A,3B図の回路に使用される周期的なアッ
プ／ダウン・カウンタのブロック図、 第６図は、周期的なアップ／ダウン・カウンタの動作の
理解に有益なテーブル図、 第７図は、第3B図の位相比較ロジック回路のブロック
図、 第８図は、ウインドウ情報の解釈に使用するテーブル
図、 第９図は、フラグ信号用説明図、 第10図は、ファイン信号用説明図、 第11図は、データ回復動作を示す波形図である。 図中、12……送信機,16……受信機,14……送信チャンネ
ル,30……デコーダ,32……データ／ブロック回復部,34
……遅延修正部,36……プリアンブル・タイマ部,52,58,
62……遅延線ユニット,66……遅延装置,70,74,78……F
F,86……位相比較ロジック回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチャード クライソフ オランダ国 2253 エスジェイ ヴォー スコータン パガニーニドリーフ 60 (56)参考文献 特開 昭60−227541（ＪＰ，Ａ) 特開 昭63−191433（ＪＰ，Ａ) 特開 昭64−91530（ＪＰ，Ａ) 特開 平１−170118（ＪＰ，Ａ) 特開 昭64−13820（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H03M 5/12

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】所定の公称レートで発生する入力データ信
   号（RD）をデコードするディジタル・フェーズ・ロック
   ・ループ・デコーダであって、 前記所定の公称レートで第１のクロック信号を供給する
   クロック信号供給手段（44）と、 可制御遅延時間により前記クロック信号を遅延して第２
   のクロック信号（PLLクロック）を発生する第１の遅延
   線手段（52）と、 前記第２のクロック信号を受信して該信号に対する夫々
   の位相遅延時間を有する複数の遅延クロツク信号（CLK
   1,CLK2,CLK3）を供給する第２の遅延線手段（58,62,6
   6）と、 前記遅延クロック信号（CLK1,CLK2,CLK3）及び前記入力
   データ信号（RD）に応答して前記入力データ信号の複数
   の信号サンプル（Q1,Q2,Q3）を供給するサンプリング手
   段（70,74,78）と、 前記第２のクロック信号（PLLクロック）及び前記複数
   の信号サンプル（Q1,Q2,Q3）に応答してカウンタ手段
   （96）の動作を制御するカウンタ制御信号（ファイン,I
   NH,U/D）を供給する位相比較ロジック手段（86）と、 前記カウンタ手段（96）と前記第１の遅延線手段（52）
   との間に接続され前記可制御遅延時間を制御するフィー
   ドバック手段（103,104）と、 前記サンプリング手段（70,74,78）に接続され前記入力
   データ信号（RD）に対応するデコード出力データ信号を
   供給するデータ出力手段（20,80）とを含み、 前記複数の遅延クロック信号（CLK1,CLK2,CLK3）の選ば
   れた１つ（CLK2）の位相に対応するよう前記第２のクロ
   ック信号（PLLクロック）の位相を制御することを特徴
   とするディジタル・フェーズ・ロック・ループ・デコー
   ダ。