JP2888999B2 - 半導体集積回路の検査装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路の検査
装置に関し、詳しくは、チップ上の動作波形を非接触で
測定する装置（例えばＥＢテスタ）と、チップ上のパタ
ーンを非接触で物理加工する装置（例えばＦＩＢ装置）
との連携性を意図した検査装置に関する。

【０００２】一般に、設計工程でシミュレーションを完
了した回路は製造工程に渡され、この製造工程において
エンジニアリング・サンプルとしてのプロトタイプＩＣ
が作られる。回路設計者はこのＩＣを入手し、その機能
が正しいかどうかを試験・評価する（いわゆるプロトタ
イプ・テスト）。

【０００３】プロトタイプ・テストでは、ワークステー
ションの論理シミュレーションの入力ベクトルを被測定
ＩＣ（以下ＤＵＴ：device undertest）に印加し、ＤＵ
Ｔを実際に動作させながら、ＤＵＴから得られた出力信
号ベクトルと出力期待値ベクトルとを比較して機能不良
ＤＵＴを判定する。

【０００４】かかるプロトタイプ・テストにおいては外
部端子を使ったテストだけでなく、ウエーハやチップの
内部回路の電圧信号を観測するテストも重要である。故
障原因は、外部端子からのテストだけでは判定できない
場合が多いからである。

【０００５】この場合、ＤＵＴのウエーハあるいはチッ
プ上の所望ノードに金属プローブを当てて内部回路から
の出力ベクトルを取り出し、この出力ベクトルとワーク
ステーションでの論理シミュレーションの期待値ベクト
ルとを比較して、論理設計上の誤りや製造上における誤
動作などを見つけ出す。

【０００６】ところで、こうした金属プローブ方式で
は、ウエーハやチップ表面の絶縁被膜を溶液などによっ
て除去しなければならない。また、金属プローブの接触
抵抗を小さくするために強く押し当てる必要があり、プ
ローブ先端によってウエーハやチップ表面が傷つきやす
い、などＤＵＴに対してダメージを与えやすい欠点があ
る。

【０００７】

【従来の技術】ＤＵＴに対してダメージを与えない測定
装置としては、例えば電子ビームテスタ（略してＥＢテ
スタ）が知られている。

【０００８】ＥＢテスタは、ＤＵＴに対して電子ビーム
を照射し、ＤＵＴからの反射２次電子量に基づいてＤＵ
Ｔの配線や電極などの電位を測定するもので、金属プロ
ーブ等を用いることなく、ＤＵＴの内部実動作波形を観
測できる。

【０００９】ところで、こうした波形観測の結果から、
例えば、ＤＵＴの特定部位の配線や電極等を切断した
り、または接続したり、あるいは絶縁膜に穴開けしたり
する加工処理が行われる。

【００１０】かかる加工処理を非接触で実行する装置と
して、例えば収束イオンビーム装置（略してＦＩＢ装
置）が知られている。イオンビームの照射エネルギーを
利用し、特定部位に対する物理的な加工処理を実行す
る。

【００１１】

【発明が解決しようとする課題】しかしながら、かかる
従来の半導体集積回路の検査装置にあっては、ＥＢテス
タとＦＩＢ装置がそれぞれ独立して機能する構成となっ
ていたため、例えば、ＥＢテスタによって特定した部分
を、ＦＩＢ装置側で探索する場合、その作業が非常に面
倒であり、検査効率が極めて悪いといった問題点があっ
た。

【００１２】本発明は、このような問題点に鑑みてなさ
れたもので、チップの内部電圧を測定する装置（例えば
ＥＢテスタ）と当該チップに対して加工処理を施す装置
（例えばＦＩＢ装置）との間でデータの共有化を図り、
両装置間の連携性を向上することを目的としている。

【００１３】

【課題を解決するための手段】本発明は、上記目的を達
成するためその原理構成図を図１に示すように、チップ
上の配線や電極などの電位を測定する測定手段と、該測
定手段の測定結果に基づいて不良部位を特定すると共に
該不良部位に対する加工の内容を指定する特定手段と、
該不良部位の位置情報や加工指定情報を保持する第１保
持手段と、該位置情報に従って前記チップ上の位置を探
索すると共に該加工指定情報に従って当該位置の配線や
電極などに対する物理的加工を行う加工手段と、該加工
済みの位置情報および加工内容の情報を保持する第２保
持手段と、該加工済みの位置情報に従って前記チップ上
の特定部位を探索し該特定部位の電位を測定して加工に
伴うチップ動作を検証する検証手段と、を備えたことを
特徴とする。

【００１４】

【作用】本発明では、測定手段の測定結果に従って特定
手段がチップ上の不良位置とその位置に関する加工内容
を指定し、その指定情報が第１保持手段に保持される。

【００１５】そして、加工手段によって該第１保持手段
の情報が参照され、上記チップ上の不良位置に対する加
工処理が実行される。

【００１６】次いで、その加工結果の情報が第２保持手
段に保持された後、この情報に基づいて検証手段が加工
処理に伴うチップ動作を検証する。すなわち、測定手
段、特定手段および検証手段として機能する所定の装置
（例えばＥＢテスタ）と、加工手段として機能する所定
の装置（例えばＦＩＢ装置）との間が第１保持手段およ
び第２保持手段を介して情報連結され、従って、両装置
間の連携性が高められる。

【００１７】

【実施例】以下、本発明を図面に基づいて説明する。図
２〜図４は本発明に係る半導体集積回路の検査装置の一
実施例を示す図であり、ＥＢテスタおよびＦＩＢ装置に
適用した例である。

【００１８】まず、構成を説明する。図２において、１
０は測定手段、特定手段および検証手段として機能する
ＥＢテスタ、３０は加工手段として機能するＦＩＢ装
置、６０ａ、６０ｂはデータ転送線、６１は第１保持手
段および第２保持手段として機能する外部記憶装置（例
えば固定ディスク装置）である。

【００１９】ＥＢテスタ１０は、鏡筒１１の内部に、電
子銃１２、ブランカ１３、コンデンサレンズ１４、走査
偏向器１５、対物レンズ１６、エネルギー分析器１７お
よび２次電子検出器１８などを順次に配列し、電子銃１
２からの電子ビーム１９を、ＸＹステージ２０に載置し
たＤＵＴ（例えば半導体チップ）２１上に導きつつ偏向
走査し、任意位置に照射する。

【００２０】ここで、ＤＵＴ２１には、駆動回路２２か
ら駆動信号が与えられており、この駆動信号は、ＤＵＴ
２１を実際に動作させ得る各種の信号（すなわち電源や
入出力信号など）を含む。

【００２１】ＥＢテスタ制御装置２３は、テスタ各部の
動作をコントロールすると共に、ＤＵＴ２１からの反射
電子量に基づく内部電圧測定処理を実行する。またＥＢ
テスタ制御装置２３は、測定電圧と期待電圧値とを比較
してＤＵＴ２１の不良部位を決定すると共に、その不良
部位に対する加工内容（例えば不要な配線の切断、非接
続配線の接続、または絶縁膜の穴開けなど）を指定する
処理を実行し、その決定結果を外部記憶装置６１に格納
する。

【００２２】一方、ＦＩＢ装置４０は、鏡筒４１の内部
に、イオン銃４２、ブランカ４３、コンデンサレンズ４
４、走査偏向器４５、対物レンズ４６および電子検出器
４７などを順次に配列し、イオン銃４１からの収束イオ
ンビーム４８を、ＸＹステージ４９に載置したＤＵＴ
（上記ＥＢテスタで用いたものと同一のもの）２１上に
導き、ＤＵＴ２１の所定位置に対して物理的な加工処理
を実行する。

【００２３】ＦＩＢ制御装置５０は、ＦＩＢ装置各部の
動作をコントロールすると共に、外部記憶装置６１の保
持情報に従って加工内容（例えば不要な配線の切断、非
接続配線の接続、または絶縁膜の穴開けなど）を決定し
て実行させる他、その加工処理の内容および加工の位置
情報を外部記憶装置６１に格納する。

【００２４】図３は、外部記憶装置６１内のデータ形式
を示す図であり、いわゆるカード型データベースを採用
している。１枚のカードは、複数の項目（＃１〜＃９）
に分けられており、各項目は、例えば以下の内容に割り
当てられている。

【００２５】＃１：ＥＢテスタによって指定された加工
内容情報（Ｅ＄） Ｅ＄＝１：電圧波形測定配線 Ｅ＄＝２：配線の要切断 Ｅ＄＝３：配線の要接続 ＃２：ＦＩＢ装置による加工情報（Ｆ＄） Ｆ＄＝１：配線を切断加工 Ｆ＄＝２：配線を接続加工 Ｆ＄＝３：絶縁膜に穴開け加工 ＃３：切断、穴開け、または接続元の位置座標情報（Ｐ
１＄） ＃４：切断、穴開け、または接続元のネット情報（Ｎ１
＄） ＃５：切断、穴開け、または接続元の層番号情報（Ｌ１
＄） ＃６：接続先の位置座標情報（Ｐ２＄） ＃７：接続先のネット情報（Ｎ２＄） ＃８：接続先の層番号情報（Ｌ２＄） ＃９：コメント欄（Ｃ＄） ここで、カード型データベースは、特定の項目を選択し
てその内容を指定すると、該当カードが検索されるもの
で、例えば、一般的には名前を検索語に指定して住所や
電話番号などを調べるのに利用されている。すなわち、
上記の例によると、例えば＃１項目を選択してＥ＄＝２
（配線の要切断）を指定すると、これに該当するカード
の内容から、配線の切断位置などの情報（Ｐ１＄、Ｎ１
＄、Ｌ１＄）を見つけ出すことができる。

【００２６】図４はシステムの動作フロー図である。こ
のフロー図では、まず、ＤＵＴ２１をＥＢテスタ１０に
セットして駆動すると共に（ステップ７０）、外部記憶
装置６１からデータファイル（全カードのファイル）を
読み込み（ステップ７１）、そのデータファイル中から
Ｆ＄＞０のカード（すなわちＦ＄が１、２または３のカ
ード）を検索する（ステップ７２）。

【００２７】ＹＥＳの場合には後述の過程で何等かの加
工処理を施されたものと判断し、当該検索カード中の情
報（Ｐ１＄、Ｎ１＄、Ｌ１＄、Ｐ２＄、Ｎ２＄、Ｌ２
＄）を参照しながら位置やネットおよび層を特定して電
圧波形測定を実行し（ステップ７３）、その加工処理に
伴う電圧波形の変化から回路内容を検証する（ステップ
７４）。

【００２８】一方、ステップ７２がＮＯの場合、すなわ
ち加工処理が施されていない場合には、まず、ＤＵＴ２
１の任意位置に対する電圧波形測定を実行し（ステップ
７５）、その測定結果から不良箇所を特定する（ステッ
プ７６）。次いで、不良の原因を推定して仮説をたてる
と共に（ステップ７７）、その仮説の検証方法を検討す
る（ステップ７８）。すなわち、電圧波形を不良にする
可能性のある原因を見つけ出し、その原因を検証するた
めの加工方法（配線の切断や接続など）を決定する（ス
テップ７９）。

【００２９】決定された加工方法は、その加工位置のカ
ード（なければ新規カード）の＃１項目に格納された
後、データファイルの全体が外部記憶装置６１に書き戻
される（ステップ８０）。

【００３０】以上の処理を完了すると、ＤＵＴ２１をＥ
Ｂテスタ１０から取り外してＦＩＢ装置４０にセットし
（ステップ８１）、次いで、外部記憶装置６１をアクセ
スしてデータファイルを読み込む（ステップ８２）。こ
のデータファイルは、ＥＢテスタ１０側で生成もしくは
更新されたものであり、加工すべき内容とその加工位置
に関する情報が保持されている。

【００３１】すなわち、データファイルの全カードにつ
いてＥ＄の内容をチェックし、Ｅ＄＝２または３（すな
わち要加工処理）のカードを検索した後（ステップ８
３）、その加工内容（接続加工または切断加工）に従っ
て、ＦＩＢによる配線の接続処理（ステップ８４）、ま
たは、ＦＩＢによる配線の切断処理（ステップ８５）を
実行する。そして、加工内容別にＦ＄に１または２をセ
ットし（ステップ８６、８７）、データファイルを外部
記憶装置６１に書き戻した後、再びステップ７０を実行
する。

【００３２】このように本実施例によれば、ＥＢテスタ
１０側で不良波形を検出すると、その位置や加工すべき
内容などの情報が外部記憶装置６１に書き出されるの
で、この情報をＦＩＢ装置４０側で利用することができ
る。従って、加工位置の探索作業を容易化することがで
きる。

【００３３】また、ＦＩＢ装置４０側での加工処理内容
が外部記憶装置６１に書き出されるので、この情報をＥ
Ｂテスタ１０側で利用することができる。従って、電圧
波形の再測定に際して、その位置決めを容易化すること
ができる。

【００３４】すなわち、外部記憶装置６１内のデータフ
ァイルをＥＢテスタ１０とＦＩＢ装置４０との間で共有
化でき、電子ビームまたはイオンビーム照射位置の探索
作業を簡単化して検査効率を向上することができる。

【００３５】

【発明の効果】本発明によれば、チップの内部電圧を測
定する装置（例えばＥＢテスタ）と当該チップに対して
加工処理を施す装置（例えばＦＩＢ装置）との間でデー
タの共有化を図ることができ、両装置間の連携性を向上
することができる。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】一実施例のシステム構成図である。

【図３】一実施例のデータファイルの概念図である。

【図４】一実施例の動作フロー図である。

【符号の説明】

１０：ＥＢテスタ（測定手段、特定手段、検証手段） ２３：ＤＵＴ（チップ） ３０：ＦＩＢ装置（加工手段） ６１：外部記憶装置（第１保持手段、第２保持手段）

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】チップ上の配線や電極などの電位を測定す
   る測定手段と、該測定手段の測定結果に基づいて不良部
   位を特定すると共に該不良部位に対する加工の内容を指
   定する特定手段と、該不良部位の位置情報や加工指定情
   報を保持する第１保持手段と、該位置情報に従って前記
   チップ上の位置を探索すると共に該加工指定情報に従っ
   て当該位置の配線や電極などに対する物理的加工を行う
   加工手段と、該加工済みの位置情報および加工内容の情
   報を保持する第２保持手段と、該加工済みの位置情報に
   従って前記チップ上の特定部位を探索し該特定部位の電
   位を測定して加工に伴うチップ動作を検証する検証手段
   と、を備えたことを特徴とする半導体集積回路の検査装
   置。