JP2885278B2 - Semiconductor logic device and semiconductor logic circuit inspection method - Google Patents
Semiconductor logic device and semiconductor logic circuit inspection methodInfo
- Publication number
- JP2885278B2 JP2885278B2 JP8214801A JP21480196A JP2885278B2 JP 2885278 B2 JP2885278 B2 JP 2885278B2 JP 8214801 A JP8214801 A JP 8214801A JP 21480196 A JP21480196 A JP 21480196A JP 2885278 B2 JP2885278 B2 JP 2885278B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- semiconductor logic
- registers
- shift register
- shift
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Logic Circuits (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、コンピュータをは
じめとするデジタル電子装置の構成要素として利用され
る診断用スキャンレジスタ内蔵の半導体論理装置に関す
るものである。The present invention relates to a semiconductor logic device having a built-in diagnostic scan register used as a component of a digital electronic device such as a computer.
【０００２】[0002]
【従来の技術】論理回路の検査において、回路を構成す
る要素として、組み合せ回路と、順序回路に分離でき
る。この順序回路に注目して、通常は個々に動作してい
るフリップフロップを直列に連続して接続することによ
りスキャンパスレジスタを形作る。そして、並列に信号
を取り込みその内容を、直列に出力することにより論理
回路及び素子の検査、あるいは、障害解析を行ってい
る。2. Description of the Related Art In testing a logic circuit, a circuit can be separated into a combinational circuit and a sequential circuit as constituent elements. Focusing on this sequential circuit, a scan path register is formed by connecting flip-flops that are normally operating individually in series. Then, the logic circuit and the element are inspected or the failure is analyzed by taking in the signals in parallel and outputting the contents in series.
【０００３】[0003]
【発明が解決しようとする課題】上記した従来のスキャ
ンパスレジスタの検査装置における問題点は、直列に出
力されるデータの正常性を比較する為にはスキャンパス
レジスタと同じ長さを持つ期待値と１ビット単位で比較
する必要が有りその情報の量は、スキャンパスレジスタ
長さと一致するため、被試験回路のスキャンパスレジス
タと同じ長さの大量のデータとなることである。A problem with the above-described conventional scan path register inspection apparatus is that in order to compare the normality of data output in series, an expected value having the same length as the scan path register is required. Must be compared on a bit-by-bit basis, and the amount of information matches the length of the scan path register, resulting in a large amount of data having the same length as the scan path register of the circuit under test.
【０００４】又、スキャンパスレジスタは、１ビットの
記憶素子が直列に接続した構造であり、内部のデータを
全て読み出す為には、１ビット単位で順次、直列に読み
出す必要が有るため、スキャンパスレジスタからのデー
タを読み出す時間が非常に多くかかるという問題も生じ
る。The scan path register has a structure in which 1-bit storage elements are connected in series. In order to read all the internal data, it is necessary to sequentially read data in series in units of 1 bit. There is also a problem that it takes a very long time to read data from the register.
【０００５】[0005]
【課題を解決するための手段】本発明によれば、組み合
わせ回路と、順序回路とを含み、前記順序回路は、通常
動作の際、前記組み合わせ回路と論理的な動作を行う半
導体論理装置において、前記順序回路は、スキャンモー
ドの際、直列に接続されてスキャンパスシフトレジスタ
を構成し、且つ、前記スキャンパスシフトレジスタの
内、特定の数のシフトレジスタ毎に設けられ、前記特定
の数のシフトレジスタを前記スキャンモードとは異なる
圧縮モードで、動作させるための切替回路を備えると共
に、前記切替回路によって前記圧縮モードが選択された
時に、前記特定の数のシフトレジスタに対して接続され
るフィードバック回路を有していることを特徴とする半
導体論理装置が得られる。According to the present invention, there is provided a semiconductor logic device including a combinational circuit and a sequential circuit, wherein the sequential circuit performs a logical operation with the combinational circuit during a normal operation. In the scan mode, the sequential circuit is connected in series to form a scan path shift register, and is provided for each specific number of shift registers among the scan path shift registers, and the specific number of shift circuits is provided. A switching circuit for operating the register in a compression mode different from the scan mode; and a feedback circuit connected to the specific number of shift registers when the compression mode is selected by the switching circuit. A semiconductor logic device characterized by having the following.
【０００６】さらに、本発明によれば、組み合わせ回路
と、順序回路とを備え、前記順序回路は、通常動作の
際、前記組み合わせ回路と論理的な動作を行う半導体論
理回路の検査方法において、前記順序回路に含まれる複
数のレジスタを直列に接続して、スキャンパス検査を行
うと共に、前記レジスタの内、特定の数のレジスタと、
当該特定数のレジスタに接続されたフィードバック回路
とを利用して、圧縮モードで動作させ、圧縮モードで得
られたデータをシフト動作により外部に出力して、検査
を行うことを特徴とする半導体論理回路の検査方法が得
られる。Further, according to the present invention, there is provided a method for inspecting a semiconductor logic circuit which comprises a combinational circuit and a sequential circuit and performs a logical operation with the combinational circuit during a normal operation. A plurality of registers included in the sequential circuit are connected in series to perform a scan path inspection, and a specific number of registers among the registers,
Using a feedback circuit connected to the specific number of registers, operating in a compression mode, outputting data obtained in the compression mode to the outside by a shift operation, and performing a test. A circuit inspection method is obtained.
【０００７】[0007]
【０００８】[0008]
【作用】通常モードと圧縮モードを切り換える、切り換
え回路によって、圧縮回路を選択することによりフィー
ドバック回路が活性化して、データの圧縮が行なわれ
る。この為、直列の長大なデータが非常に短かいレジス
タに編集格納され、情報を読み出す量が大幅に減少して
高速化が可能となる。The feedback circuit is activated by selecting the compression circuit by the switching circuit for switching between the normal mode and the compression mode, and the data is compressed. For this reason, long data in series is edited and stored in a very short register, and the amount of information to be read is greatly reduced, so that high speed operation is possible.
【０００９】[0009]
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１を参照すると、ＬＳＩ
内部又は論理素子の組み合せにより実現した論理回路
は、組み合せ回路３，４，５と順序回路に分類できる。
この順序回路全てを直列に接続して、シフトレジスタ群
９から１６の構成にする。そのシフトレジスタは、特定
の長さ（多くは１６ビットの長さ）に区切られていると
ともに、本来の機能には無関係の独立した形態で配置さ
れたフィードバック回路と組み合せ回路からなる回路を
付加して、必要に応じてデータ圧縮の機能を実現してい
る。この時、シフトレジスタ動作とデータ圧縮動作を制
御端子８から印加する制御信号により切り換える。従っ
て、シフトレジスタを用いて、データ圧縮回路を任意の
場所に実現することにより、順序回路が並列入力した信
号をシフト動作で直列に伝達し、その信号をデータ圧縮
回路が直列入力信号を例えば１６ビットの信号に圧縮し
てゆく動作が可能になる。次に、圧縮したデータをシフ
ト動作により回路の外部に伝達することにより回路内部
の状態を容易に観測することができる。Next, embodiments of the present invention will be described with reference to the drawings. Referring to FIG.
Logic circuits realized by combining internal or logical elements can be classified into combinational circuits 3, 4, and 5 and sequential circuits.
All of these sequential circuits are connected in series to form a shift register group 9 to 16. The shift register is divided into a specific length (often 16 bits in length), and a circuit including a feedback circuit and a combination circuit arranged in an independent form independent of the original function is added. Thus, the function of data compression is realized as needed. At this time, the shift register operation and the data compression operation are switched by a control signal applied from the control terminal 8. Therefore, by using a shift register to realize a data compression circuit at an arbitrary location, a sequential circuit transmits signals input in parallel by a shift operation in series, and the data compression circuit converts the serial input signal to, for example, 16 bits. An operation of compressing into a bit signal becomes possible. Next, the state inside the circuit can be easily observed by transmitting the compressed data to the outside of the circuit by the shift operation.
【００１０】次に、本発明の実施の形態の動作について
図１を参照して詳細に説明する。制御端子８からの制御
により、順序回路が直列に接続されてシフトレジスタの
構成となる。その時、シフトレジスタ群９から１６はシ
フトレジスタ構成となり、シフトレジスタ群１６はデー
タ圧縮の機能に切り換わる。入力信号端子１から印加さ
れた信号は、組み合せ回路３を経由してシフトレジスタ
群９から１２に達する。この信号を並列に取り込む。次
にシフト動作により直列にシフトしてゆき、データ圧縮
機能に切り換っているシフトレジスタ群１６にデータが
蓄積される。以上の動作を印加する入力信号のパタンを
変化させながら繰り返し実行することにより入力信号端
子１から組み合せ回路３の回路動作状態がシフトレジス
タ群１６に蓄積される。Next, the operation of the embodiment of the present invention will be described in detail with reference to FIG. Under the control from the control terminal 8, the sequential circuits are connected in series to form a shift register. At this time, the shift register groups 9 to 16 have a shift register configuration, and the shift register group 16 switches to a data compression function. The signal applied from the input signal terminal 1 reaches the shift register groups 9 to 12 via the combination circuit 3. This signal is taken in parallel. Next, the data is sequentially shifted by the shift operation, and the data is accumulated in the shift register group 16 which has been switched to the data compression function. By repeatedly performing the above operation while changing the pattern of the input signal to be applied, the circuit operation state of the combinational circuit 3 is accumulated in the shift register group 16 from the input signal terminal 1.
【００１１】本実施の形態によれば、シフト動作により
シフトレジスタ群１６の内容をスキャン出力端子６から
読み出すことにより、入力信号端子１から組み合せ回路
３の回路動作状態が観測できる。According to the present embodiment, by reading out the contents of the shift register group 16 from the scan output terminal 6 by the shift operation, the circuit operation state of the combination circuit 3 can be observed from the input signal terminal 1.
【００１２】次に、本発明の第２の実施の形態について
図３を参照して説明する。この実施の形態の特徴は、デ
ータ圧縮機能付のスキャンレジスタをスキャンレジスタ
の一部に配置したことにある。スキャンレジスタ群９，
１１は単純にシフトレジスタの動作のみを行ない、デー
タ圧縮は行なわない。一方スキャンレジスタ群１０，１
２は、データ圧縮を行なうと伴にスキャンレジスタとし
ての機能を持つ。ここで示した発明の実施の形態に特有
な効果は、データ圧縮機能付レジスタの配置を限定した
ことにより、データ圧縮の量が多くなりその結果、観測
データとして外部に読み出すデータ量が、さらに減少す
るという効果が有る。Next, a second embodiment of the present invention will be described with reference to FIG. The feature of this embodiment resides in that a scan register with a data compression function is arranged in a part of the scan register. Scan register group 9,
Reference numeral 11 simply performs only the operation of the shift register and does not perform data compression. On the other hand, scan register groups 10, 1
2 has a function as a scan register in addition to performing data compression. The effect peculiar to the embodiment of the invention shown here is that the amount of data compression is increased by limiting the arrangement of registers with a data compression function, and as a result, the amount of data read out as observation data is further reduced. There is an effect of doing.
【００１３】[0013]
【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。図２を参照すると、本発明の実施例
は、シフトレジスタ群１１２，１２２、切り換え回路１
１１，１２１、排他的論理和回路１１３，１１４，１１
５，１２３，１２４，１２５、制御信号４０１，４０
２，４０３，４０４，４０５及びフィードバック回路２
０１，２０２で構成される。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, embodiments of the present invention will be described in detail with reference to the drawings. Referring to FIG. 2, the embodiment of the present invention includes the shift register groups 112 and 122 and the switching circuit 1.
11, 121, exclusive OR circuits 113, 114, 11
5, 123, 124, 125, control signals 401, 40
2,403,404,405 and feedback circuit 2
01 and 202.
【００１４】次に、本実施例の動作について図２を参照
して詳細に説明する。図２を参照すると、１１２及び１
２２はフリップフロップからなるシフトレジスタであ
る。ここで１２２のシフトレジスタ群をデータ圧縮、１
１２をシフトレジスタとして機能させた場合の例を示
す。Next, the operation of this embodiment will be described in detail with reference to FIG. Referring to FIG. 2, 112 and 1
Reference numeral 22 denotes a shift register including a flip-flop. Here, 122 shift registers are subjected to data compression,
12 shows an example in which 12 functions as a shift register.
【００１５】まず制御信号４０３の制御で切り換え回路
１２１を切り換えて、フィードバック回路２０２の信号
が排他的論理和回路１２５を経由してシフトレジスタ１
２２の直列入力端子に流れる。これによりシフトレジス
タ１２２の出力信号が排他的論理和１２３，１２４及び
１２５による信号の加工を受け、データ圧縮の機能を持
つことになる。First, the switching circuit 121 is switched under the control of the control signal 403, and the signal of the feedback circuit 202 is transmitted via the exclusive OR circuit 125 to the shift register 1.
It flows to 22 serial input terminals. As a result, the output signal of the shift register 122 undergoes signal processing by the exclusive ORs 123, 124, and 125, and has a data compression function.
【００１６】次に、制御信号４０１の制御で切り換え回
路１１１を切り換えて直列入力信号１０１からの信号を
シフトレジスタ１１２の入力端子に接続する。この制御
でフィードバック回路２０１の信号は無効となりシフト
レジスタ１１２は単純なシフトレジスタとして機能す
る。Next, under the control of the control signal 401, the switching circuit 111 is switched to connect the signal from the serial input signal 101 to the input terminal of the shift register 112. With this control, the signal of the feedback circuit 201 becomes invalid, and the shift register 112 functions as a simple shift register.
【００１７】次に、制御信号４０２によりシフトレジス
タ１１２を並列入力モードに切り換えレジスタに信号を
並列に取り込む。さらに制御信号４０２を直列モードに
切り換えて、シフト動作により、データ圧縮動作になっ
ているシフトレジスタ１２２に伝達される。この時シフ
ト動作及びデータ圧縮動作は同期して行なわれる。シフ
トレジスタ１１２の信号を複数回繰り返してシフトレジ
スタ１２２に伝達することによりシフトレジスタ１１２
に接続されている回路状態のデータがシフトレジスタ１
２２に圧縮された形で蓄積される。さらに制御信号４０
３，４０４によりシフトレジスタ１２２を通常のシフト
レジスタ回路にして直列にデータを読み出すことにより
内部回路状態が観測できる。Next, the shift register 112 is switched to the parallel input mode by the control signal 402, and signals are taken into the register in parallel. Further, the control signal 402 is switched to the serial mode, and transmitted to the shift register 122 which is in the data compression operation by the shift operation. At this time, the shift operation and the data compression operation are performed synchronously. By transmitting the signal of the shift register 112 to the shift register 122 repeatedly a plurality of times, the shift register 112
Circuit state data connected to the shift register 1
22 and stored in compressed form. Further, the control signal 40
By using the shift register 122 as a normal shift register circuit and reading data in series according to 3,404, the internal circuit state can be observed.
【００１８】[0018]
【発明の効果】本発明によれば、データ圧縮付スキャン
回路によりデータが圧縮され、特定のビット長さだけが
観測対象となるため、観測に必要なデータ量が大幅に低
減できる。According to the present invention, since the data is compressed by the scan circuit with data compression and only a specific bit length is to be observed, the data amount required for observation can be greatly reduced.
【００１９】又、本発明によれば、データを読み出す時
に、不要なデータを比較及び判断を行なわず読み飛ばす
ことにより全体の時間を短縮できるため、データを読み
出す時間が短縮されるという効果が得られる。Further, according to the present invention, when data is read, unnecessary data is skipped without comparing and judging, so that the entire time can be shortened. Therefore, the effect of shortening the data reading time can be obtained. Can be
【図１】本発明のデータ圧縮機能付スキャンレジスタ回
路の一実施の形態を示した図である。FIG. 1 is a diagram showing an embodiment of a scan register circuit with a data compression function of the present invention.
【図２】データ圧縮機能を実現する形態を示した図であ
る。FIG. 2 is a diagram showing an embodiment for realizing a data compression function.
【図３】本発明の他の実施の形態を示した図である。FIG. 3 is a diagram showing another embodiment of the present invention.
１ 入力信号端子 ２ 出力信号端子 ３ 組み合せ回路 ４ 組み合せ回路 ５ 組み合せ回路 ６ スキャン出力端子 ７ スキャン入力端子 ８ 制御端子 ９〜１６ シフトレジスタ群 １０１ 直列入力信号 １１１，１２１ 切り換え回路 １１２，１２２ シフトレジスタ １１３，１１４，１１５，１２３，１２４，１２５
排他的論理和 ２０１，２０２ フィードバック回路 ４０１，４０２，４０３，４０４ 制御信号DESCRIPTION OF SYMBOLS 1 Input signal terminal 2 Output signal terminal 3 Combination circuit 4 Combination circuit 5 Combination circuit 6 Scan output terminal 7 Scan input terminal 8 Control terminal 9-16 Shift register group 101 Serial input signal 111, 121 Switching circuit 112, 122 Shift register 113, 114, 115, 123, 124, 125
Exclusive OR 201,202 Feedback circuit 401,402,403,404 Control signal
Claims (2)
前記順序回路は、通常動作の際、前記組み合わせ回路と
論理的な動作を行う半導体論理装置において、前記順序
回路は、スキャンモードの際、直列に接続されてスキャ
ンパスシフトレジスタを構成し、且つ、前記スキャンパ
スシフトレジスタの内、特定の数のシフトレジスタ毎に
設けられ、前記特定の数のシフトレジスタを前記スキャ
ンモードとは異なる圧縮モードで、動作させるための切
替回路を備えると共に、前記切替回路によって前記圧縮
モードが選択された時に、前記特定の数のシフトレジス
タに対して接続されるフィードバック回路を有している
ことを特徴とする半導体論理装置。A combinational circuit and a sequential circuit;
In a semiconductor logic device that performs a logical operation with the combinational circuit during a normal operation, the sequential circuit is connected in series to configure a scan path shift register in a scan mode, and A switching circuit that is provided for each of a specific number of shift registers among the scan path shift registers and that operates the specific number of shift registers in a compression mode different from the scan mode; A semiconductor logic device having a feedback circuit connected to the specific number of shift registers when the compression mode is selected.
前記順序回路は、通常動作の際、前記組み合わせ回路と
論理的な動作を行う半導体論理回路の検査方法におい
て、前記順序回路に含まれる複数のレジスタを直列に接
続して、スキャンパス検査を行うと共に、前記レジスタ
の内、特定の数のレジスタと、当該特定数のレジスタに
接続されたフィードバック回路とを利用して、圧縮モー
ドで動作させ、圧縮モードで得られたデータをシフト動
作により外部に出力して、検査を行うことを特徴とする
半導体論理回路の検査方法。2. A combination circuit comprising: a combinational circuit; and a sequential circuit.
In the inspection method of a semiconductor logic circuit that performs a logical operation with the combinational circuit during normal operation, the sequential circuit performs a scan path inspection by connecting a plurality of registers included in the sequential circuit in series. Using a specific number of registers among the registers and a feedback circuit connected to the specific number of registers, operating in the compression mode, and outputting data obtained in the compression mode to the outside by a shift operation And inspecting the semiconductor logic circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8214801A JP2885278B2 (en) | 1996-08-14 | 1996-08-14 | Semiconductor logic device and semiconductor logic circuit inspection method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8214801A JP2885278B2 (en) | 1996-08-14 | 1996-08-14 | Semiconductor logic device and semiconductor logic circuit inspection method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1063533A JPH1063533A (en) | 1998-03-06 |
| JP2885278B2 true JP2885278B2 (en) | 1999-04-19 |
Family
ID=16661758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8214801A Expired - Fee Related JP2885278B2 (en) | 1996-08-14 | 1996-08-14 | Semiconductor logic device and semiconductor logic circuit inspection method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2885278B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100318266B1 (en) | 1999-06-28 | 2001-12-24 | 박종섭 | output data compression method and packet command driving type memory device |
-
1996
- 1996-08-14 JP JP8214801A patent/JP2885278B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1063533A (en) | 1998-03-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5960008A (en) | Test circuit | |
| JP2003332443A (en) | Semiconductor integrated circuit and design supporting device as well as test method therefor | |
| JP2004184413A (en) | System and method for testing circuit by using signature generated outside | |
| JP4802139B2 (en) | Semiconductor integrated circuit module | |
| US5077740A (en) | Logic circuit having normal input/output data paths disabled when test data is transferred during macrocell testing | |
| KR100336328B1 (en) | Semiconductor Integrated Circuit | |
| KR100735585B1 (en) | Semiconductor circuit apparatus and scan test method for semiconductor circuit | |
| JP2002311090A (en) | Semiconductor integrated circuit and testing board | |
| JP2885278B2 (en) | Semiconductor logic device and semiconductor logic circuit inspection method | |
| JP4478533B2 (en) | Semiconductor integrated circuit | |
| JP2004361351A (en) | Scan path circuit, and method of testing logic circuit and integrated circuit equipped with the same | |
| US11320485B1 (en) | Scan wrapper architecture for system-on-chip | |
| JP3190364B2 (en) | Inspection method and circuit | |
| JPH07198790A (en) | Semiconductor integrated logic circuit and net list converting system | |
| US6628141B1 (en) | Integrated circuit having a scan register chain | |
| JP4610919B2 (en) | Semiconductor integrated circuit device | |
| JP2005505781A (en) | Automatic scan-based testing of complex integrated circuits | |
| US7089472B2 (en) | Method and circuit for testing a chip | |
| JP4272898B2 (en) | Semiconductor test circuit and test method thereof | |
| JP3240744B2 (en) | Output pad circuit and test circuit | |
| JPH09292447A (en) | Fault detecting circuit | |
| JP4351786B2 (en) | Integrated circuit | |
| JP2002189060A (en) | Semiconductor integrated circuit device and its inspection method | |
| JPH09311157A (en) | Electronic circuit tester | |
| JPH10214197A (en) | Semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990113 |
|
| LAPS | Cancellation because of no payment of annual fees |