JP2883750B2 - Digital communication network with infinite channel expandability. - Google Patents
Digital communication network with infinite channel expandability.Info
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Description
【0001】[0001]
【産業上の利用分野】本発明はディジタル通信回路網と
サービスを中断することなく回路網を拡張する方法と装
置に関係する。FIELD OF THE INVENTION The present invention relates to digital communication networks and methods and apparatus for expanding networks without interrupting service.
【0002】既知のディジタル通信回路網のアーキテク
チャはデージー・チェイン方式での無制限のチャネル拡
散を制限し、非阻止条件を保持しつつ無限の数のチャネ
ルまでの回路網の拡張を許さない。Known digital communication network architectures limit unlimited channel spreading in a daisy-chain fashion and do not allow the network to extend to an infinite number of channels while retaining non-blocking conditions.
【0003】特に、既知の大規模回路網では、チャネル
数が増大するにつれ、阻止の確率も増大する。システム
のあるノードがビジィではないシステムの他のノード又
は自身との通信を妨害された時に阻止が生じる。他の回
路網のタイミングは固定であり、一方空間段(spac
e stages)の追加は時間遅延の追加を生じるた
めこの拡張問題が生じる。In particular, in known large networks, the probability of blocking increases as the number of channels increases. Blocking occurs when one node in the system is blocked from communicating with other nodes in the system that are not busy or with itself. The timing of the other networks is fixed, while the spatial stage (spac
This stage arises because the addition of e stages) adds an additional time delay.
【0004】既知の回路網の他の問題は、回路網と拡張
素子とを実装するために2つ以上の異なるプリント回路
板、又はモジュールを必要とする点である。Another problem with known networks is that they require two or more different printed circuit boards or modules to implement the network and expansion elements.
【0005】既知のディジタル回路網の他の欠点は、線
路拡張を容易に提供しない点である。Another disadvantage of known digital networks is that they do not easily provide line expansion.
【0006】[0006]
【発明の要約】それ故本発明の主要な目的は、既知の回
路網の上記問題と欠点を克服するディジタル通信回路網
を提供すること、特にオンライン・チャネル拡張能力の
無限の非阻止チャネル拡張性を有するTST型ディジタ
ル通信回路網を提供することである。SUMMARY OF THE INVENTION It is therefore a primary object of the present invention to provide a digital communication network which overcomes the above problems and disadvantages of known networks, and in particular, the infinite non-blocking channel expandability of the online channel expandability. To provide a TST type digital communication network having the following.
【0007】特に、拡張を可能とするため、時間遅延の
補償を与えるディジタル通信回路網を提供することが目
的である。特に前記回路網は、多数の入力チャネルと他
の多数の出力チャネルとを有するスイッチング回路網か
らなる第1時間段(timestage)と、多数の入
力チャネルと前記第1時間段の入力チャネル数と等しい
複数個の出力チャネルとを有するスイッチング回路網か
らなる第2時間段と、第1時間段の出力チャネルを第2
時間段の入力チャネルへ相互接続する所定数の空間段を
有する空間スイッチングマトリクスと、第1及び第2時
間段の間の空間スイッチングマトリクスの前記所定数の
空間段により導入された時間遅延に対して所定量の補償
を与える装置と、を含む。具体的には、第1、第2時間
段はタイムスロット交換機から構成され、空間段はスイ
ッチングマトリクスから構成される。In particular, it is an object to provide a digital communication network that provides time delay compensation in order to allow for expansion. In particular, said network comprises a first timestage consisting of a switching network having a number of input channels and a number of other output channels, and a number of input channels equal to the number of input channels of said first time stage. A second time stage comprising a switching network having a plurality of output channels;
A spatial switching matrix having a predetermined number of spatial stages interconnected to the input channels of the time stages, and a time delay introduced by said predetermined number of spatial stages of the spatial switching matrix between the first and second time stages. A device for providing a predetermined amount of compensation. Specifically, the first and second time stages are composed of time slot switches, and the spatial stages are composed of switching matrices.
【0008】望ましい実施例では、第1及び第2時間段
の少なくとも1つは通常の情報メモリを有し、時間遅延
補償装置は通常情報メモリによりデータの記憶を複製す
る裏情報メモリと、前記タイミング遅延を補償するため
の量だけ通常情報メモリに対して裏情報メモリ中の記憶
データを選択的に時間シフトする装置とを含む。第1時
間段の出力チャネルの数は入力チャネルの数の2倍より
1少いものより少くなく、回路網が非阻止であることを
保証する。In a preferred embodiment, at least one of the first and second time stages has a normal information memory, and the time delay compensator includes a back information memory for duplicating data storage by the normal information memory; A device for selectively time-shifting the data stored in the back information memory relative to the normal information memory by an amount to compensate for the delay. The number of output channels in the first time stage is no less than one less than twice the number of input channels, ensuring that the network is non-blocking.
【0009】本発明の他の目的は、第1メモリに通信デ
ータを記憶する装置と、第1メモリに記憶したデータと
同一の通信データを第2メモリに記憶する装置と、第1
メモリと第2メモリの一方を通常情報メモリとして選択
的に使用し、一方前記通常情報メモリに記憶したものと
同一のデータを記憶する裏情報メモリとして他方のメモ
リを使用する装置と、を含むディジタル通信回路網を提
供することである。Another object of the present invention is to provide an apparatus for storing communication data in a first memory, an apparatus for storing communication data identical to data stored in a first memory in a second memory,
A device which selectively uses one of the memory and the second memory as the normal information memory, and uses the other memory as the back information memory for storing the same data as that stored in the normal information memory. To provide a communication network.
【0010】従って、第1メモリに通信データを一時的
に記憶し、前記通信データを第2メモリに一時的に記憶
し、第1及び第2メモリの内の選択した方の回路網をオ
フに操作し、前記第1及び第2メモリの内の他方を介し
ての通信用に入力時間段と出力時間段間に少なくとも1
つの追加の空間段を相互接続し、追加の時間空間段によ
り生じる遅延を補償するため動作している回路網をオフ
にしたメモリの選択した方に対して第1及び第2メモリ
の内の前記他方中のデータへ所定の時間シフトを導入
し、第1及び第2メモリの選択した方から補償を必要と
する時間遅延を有するメモリの他方へ回路網の動作をシ
フトさせる段階を含む入力時間段と出力時間段間に相互
接続した所定数のノード付の空間段を有するディジタル
通信回路網を拡張する方法を提供することが目的であ
る。Therefore, the communication data is temporarily stored in the first memory, the communication data is temporarily stored in the second memory, and a selected one of the first and second memories is turned off. Operating at least one of an input time stage and an output time stage for communication via the other of the first and second memories.
Interconnecting the three additional spatial stages, and selecting one of the first and second memories for a selected one of the memories with the network turned off to compensate for the delay caused by the additional spatial stage. An input time stage including the step of introducing a predetermined time shift to the data in the other and shifting the operation of the network from the selected one of the first and second memories to the other of the memories having a time delay requiring compensation. It is an object of the present invention to provide a method for extending a digital communication network having a spatial stage with a predetermined number of nodes interconnected between a stage and an output time stage.
【0011】[0011]
【実施例】図1を参照すると、本発明の第1形式のディ
ジタル通信回路網10は、第1の、すなわち入力時間段
12と、第2の、すなわち出力時間段14と、その間に
挿入された少くとも1つの空間段を有しているのが示さ
れている。このアーキテクチャは本明細書ではTSnT
回路網として引用され、ここでnは1以上の空間段の数
に等しい。図1のディジタル通信回路網10の場合、T
SoTアーキテクチャが図示され、ここでは1以上の
無、すなわち1つの空間段がある。各空間段には複数個
の別々の端末又はノード(図示せず)が関連し、その各
々は全二重即ち2方向通信を与えるため外向通信用に1
タイムスロット即ち通信チャネルと、内向通信用に1タ
イムスロット即ち通信チャネルを必要とする。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT Referring to FIG. 1, a first type digital communication network 10 of the present invention is inserted between a first or input time stage 12 and a second or output time stage 14 therebetween. It is shown to have at least one spatial step. This architecture is referred to herein as TSnT
Cited as a network, where n equals the number of one or more spatial stages. In the case of the digital communication network 10 of FIG.
A SoT architecture is illustrated, where there is one or more voids, ie, one spatial stage. Associated with each spatial stage is a plurality of separate terminals or nodes (not shown), each of which is one for outgoing communication to provide full-duplex or two-way communication.
It requires a time slot or communication channel and one time slot or communication channel for inward communication.
【0012】本発明の1面として、回路網10は本質的
な非阻止特性を有する。これは、入力時間段に1つ少い
多数の入力チャネル、即ち、入力ポート(すなわち出力
数≧2×入力数−1)を与えることにより成される。図
1の入力段12の場合、入力段12は4個の従来の構成
可能タイムスロット交換機(configurable
time slot interchange)、す
なわちCTSI回路12A、12B、12C、12Dに
より定められ、その各々は4個の入力ポート(T1I−
1からT1I−4)と8個の出力ポート(T1O−1か
らT1O−8)を有するよう構成されている。各入力ポ
ート(T1I−1からT1I−4)の入力信号は出力対
(T1O−1〜T1O−8)に複製される。In one aspect of the present invention, network 10 has inherent non-blocking characteristics. This is accomplished by providing one or more input channels, ie, input ports (ie, number of outputs ≧ 2 × number of inputs−1), at the input time stage. In the case of the input stage 12 of FIG. 1, the input stage 12 comprises four conventional configurable time slot switches.
time slot interchange, ie, defined by the CTSI circuits 12A, 12B, 12C, 12D, each of which has four input ports (T1I-
1 to T1I-4) and eight output ports (T1O-1 to T1O-8). The input signal of each input port (T1I-1 to T1I-4) is duplicated on the output pair (T1O-1 to T1O-8).
【0013】これらの出力は時間空間段16の等しい数
の入力へ結合され、この段16は8個の従来のスイッチ
ングマトリクス(switching matri
x)、即ちSM16−1から16−8から形成され、そ
の各々は各々CTSI回路(12Aから12D)の異な
る出力ポート(T1O−1からT1O−8)と各々接続
された4個の入力ポート(SIAからSID)を有す
る。[0013] These outputs are coupled to an equal number of inputs of a space-time stage 16 which comprises eight conventional switching matrices.
x), i.e., SM16-1 to 16-8, each of which has four input ports (T1O-1 to T1O-8) respectively connected to different output ports (T1O-1 to T1O-8) of the CTSI circuits (12A to 12D). (SID from SIA).
【0014】8個のスイッチングマトリクス16−1か
ら16−8の各々は4本の出力(SO−AからSO−
D)を有し、その各々は4個の関係する第2又は出力構
成可能タイムスロット交換即ちCTSI(14Aから1
4B)の8本の入力(T2I−1からT2I−8)の内
の1本と関係している。出力タイムスロット交換機(1
4A−14B)は、8本の入力(T2I−1からT2I
−8)と4本の出力(T2O−1からT2O−4)を有
するよう構成されていることを除いて入力CTSI(1
2A−12B)と同一である。これらの出力ポート(T
2O−1からT2O−4)は入力CTSIの12Aから
12Dの内の入力ポート(T1I−1からT1I−4)
の1つ、又は入力CTSIの入力(T2I−1からT2
I−4)の1つに出力を結合された他の回路網の入力へ
選択的に結合されている。Each of the eight switching matrices 16-1 to 16-8 has four outputs (SO-A to SO-
D), each of which has four associated second or output configurable time slot exchanges or CTSIs (14A to 1).
4B) is related to one of the eight inputs (T2I-1 to T2I-8). Output time slot exchange (1
4A-14B) has eight inputs (T2I-1 to T2I
-8) and four outputs (T2O-1 to T2O-4) except that the input CTSI (1
2A-12B). These output ports (T
20-1 to T2O-4) are input ports (T1I-1 to T1I-4) of the input CTSI 12A to 12D.
Or the input of the input CTSI (from T2I-1 to T2
1-4) is selectively coupled to an input of another network having an output coupled to one of the other networks.
【0015】有利なことに、CTSI(14A−14
D)の各入力バス(T2I−1からT2I−8)は他方
の入力バス(T2I−1からT2I−8)(図示せず)
又は裏入力バスと組合される。この配置は回路網の非阻
止特性を保証する。Advantageously, the CTSI (14A-14
D) each input bus (T2I-1 to T2I-8) is connected to the other input bus (T2I-1 to T2I-8) (not shown).
Or, it is combined with the back input bus. This arrangement guarantees the non-blocking properties of the network.
【0016】基本組立ブロックとして3KポートCTS
I(12A−12D,14A−14D)を用いて、8個
のCTSI(12A−12D,14A−14D)と8個
のSM(16−1から16−8)の組が12Kポート・
システムを形成する。回路網10のこのTSoTアーキ
テクチャは、さらに空間段16を追加する必要性なしに
ポート数を400%増大の48Kポート回路網まで拡張
することを可能とする。3K port CTS as basic assembly block
Using I (12A-12D, 14A-14D), a set of eight CTSIs (12A-12D, 14A-14D) and eight SMs (16-1 to 16-8) has 12K ports.
Forming system. This TSoT architecture of the network 10 allows the number of ports to be extended to a 48K port network, which increases by 400% without the need for additional spatial stages 16.
【0017】しかしながら、図2を参照すると、有利な
ことにポート数はタイミングを変更する必要なしに空間
段16のデージー・チェイン型拡張により拡張可能であ
る。空間段16の8個のSM(16−1から16−8)
の8本の出力(SO−AからSO−B)の各組は、4個
のトライスレータブル(trislatable)素子
20により駆動される第1図のファンアウト17により
概略的に図示するように4個の同一なファンアウトと関
係づけている。これにより、選択した大きさの4ブロッ
ク16A,16B,16C,16Dをデージー・チェイ
ン方式で互いを結合することを可能とする。このような
ブロックは3K(小ブロック)、12K(ブロック)、
48K(大ブロック)、192K(巨大ブロック)、7
68K(超ブロック)、さらに大きなサイズも可能であ
る。12Kブロックから24Kブロックへの拡張のた
め、ブロック16AのヘッダBを空間段ブロック16B
のブロック・ヘッダAへケーブル結合する。36Kから
48Kへの拡張を得るため、ブロック16Bのケーブル
・アップ・ヘッダBをブロック16CのヘッダAへケー
ブル結合する。このTSoTアーキテクチャの400%
の拡張ファクタはトライスレータブル素子20の高Z状
態により導入されるかなりの遅延によってのみ制限され
る。このファクタは現在利用可能なものより低い出力キ
ャパシタンスのカスタム設計のトライスレータブル素子
を使用した場合には著しく増大させることが可能であ
る。However, referring to FIG. 2, the number of ports is advantageously expandable by daisy-chain expansion of the space stage 16 without having to change the timing. 8 SMs in the space stage 16 (16-1 to 16-8)
Each of the eight outputs (SO-A to SO-B) of FIG. 4 is driven by four trislatable elements 20 as shown schematically by fanout 17 in FIG. Related to the same fanout. This enables the four blocks 16A, 16B, 16C, 16D of the selected size to be connected to each other in a daisy-chain manner. Such blocks are 3K (small block), 12K (block),
48K (large block), 192K (large block), 7
68K (ultrablock), even larger sizes are possible. For the extension from the 12K block to the 24K block, the header B of the block 16A is changed to the space stage block 16B.
Cable to block header A. Cable up header B of block 16B is cabled to header A of block 16C to obtain an extension from 36K to 48K. 400% of this TSoT architecture
Is limited only by the considerable delay introduced by the high Z state of the tristable element 20. This factor can be significantly increased when using custom designed tristable elements with lower output capacitance than those currently available.
【0018】図3を参照すると、図1のTSoT回路網
10内部の基本交換機能を図示してある。第1時間段で
は、各入力バスの帯域は倍にされて非阻止特性を与え
る。従って、4入力バス(T1I−1からT1I−4)
は8出力バス(T1O−1からT1O−8)を生じる。
これは第1時間段12の出力と空間段16の入力で、矢
印21(上又は下)の垂直方向でのデータ・サンプル
「A」の移動により図式的に示されている。又第3図に
図示するように、空間段の出力と第2時間段14への入
力のところで、矢印23(左又は右)の水平方向でのサ
ンプルの移動により図式的に示されるように、サンプル
「A」は位相や位置を変えて、出力バスの異なるタイム
スロットへ切り換えられる。最後に、第2時間段14
で、サンプル「A」はその指示出力へ水平方向に切り換
えられる。Referring to FIG. 3, there is illustrated the basic switching functions within the TSSoT network 10 of FIG. In the first time stage, the bandwidth of each input bus is doubled to provide non-blocking characteristics. Therefore, four input buses (T1I-1 to T1I-4)
Produces eight output buses (T1O-1 to T1O-8).
This is shown diagrammatically by the movement of data sample "A" in the vertical direction of arrow 21 (up or down) at the output of the first time stage 12 and the input of the spatial stage 16. Also, as shown in FIG. 3, at the output of the spatial stage and the input to the second time stage 14, the movement of the sample in the horizontal direction of arrow 23 (left or right), as shown schematically, Sample "A" is switched to a different time slot on the output bus by changing phase and position. Finally, the second time stage 14
Thus, the sample "A" is horizontally switched to its instruction output.
【0019】データベースを組立てるため2次元x,y
の直交座標系の概念を使用するなら、このTSnTアー
キテクチャでのスイッチングを制御するための路探索ア
ルゴリズムが大幅に簡単化可能であるため、これら2つ
の時間及び空間スイッチングの図式表現は有用である。
データ・サンプルのスイッチングはx座標と関係づけら
れ、空間でのデータ・サンプルのスイッチングはy座標
と関係づけられる。この方式はビット・マップ・システ
ムのデータベースに用いるものと非常に同様である。全
ての高レベル言語は2次元アレイ構造を含んでいるた
め、この型式の制御ソフトウェアを生産することは簡単
である。Two-dimensional x, y for assembling a database
If one uses the concept of a rectangular coordinate system, the schematic representation of these two time and space switchings is useful because the path search algorithm for controlling the switching in this TSnT architecture can be greatly simplified.
The switching of data samples is related to the x-coordinate, and the switching of data samples in space is related to the y-coordinate. This scheme is very similar to the one used for bit map system databases. Because all high-level languages include a two-dimensional array structure, producing this type of control software is straightforward.
【0020】本発明の他の重要な特徴は追加空間段によ
る拡張を可能としたことである。48Kから96Kへの
拡張で、第4図に示すTSnT構成を作るため2個の追
加空間段22,24を必要とする。このような場合、出
力時間段14のCTSIの裏情報メモリは空間段により
送信されたデータを受入れるために使用されている。裏
情報メモリは通常情報メモリと正確に同じデータを含
む。しかしながら、その出力ポインタはn−a値を指
し、一方通常情報メモリのポインタはn値を指す。n値
は現在のタイムスロットを表わし、a値は追加空間段2
2,24による時間遅延を表わす。第5図のタイミング
図は第4図の追加空間段22,24による遅延に合わせ
るため裏情報メモリ出力ポインタに必要な遅延を図示す
る。Another important feature of the present invention is that it allows for expansion by additional spatial steps. The extension from 48K to 96K requires two additional spatial stages 22, 24 to create the TSnT configuration shown in FIG. In such a case, the CTSI back information memory in output time stage 14 is being used to accept the data transmitted by the spatial stage. The back information memory usually contains exactly the same data as the information memory. However, its output pointer points to the na value, while the pointer of the normal information memory points to the n value. The n value represents the current time slot and the a value is the additional space stage 2
2, 24 represents the time delay. The timing diagram of FIG. 5 illustrates the delay required for the back information memory output pointer to match the delay due to the additional spatial stages 22, 24 of FIG.
【0021】第1時間段12の裏ファンアウトは第1空
間段16へ送られ、これは4倍拡張を可能とするため4
のファンアウトを有する。第2空間段22のファンアウ
トの内の1つは第3空間段24へ送られる。空間段24
はこのデータを受取り、これを第2時間段14のCTS
I裏情報メモリSIMへ向けて送る。CTSIが一旦そ
のSIMにデータを受信すると、既存の大ブロック(4
8K)CTSIは入力情報を受信するための入力となる
リッスン・バス(listen bus)をSIM側へ
切り換え可能である。48Kから192Kで、第2時間
段14の全てのCTSIはSIMを作動情報メモリとし
て使用する。通常情報メモリは待機状態に保持され、シ
ステムの故障許容性を増大させるために余備として使用
可能である。The back fanout of the first time stage 12 is sent to the first spatial stage 16, which is 4 times to allow for a four-fold expansion.
With a fan-out of One of the fan-outs of the second spatial stage 22 is sent to the third spatial stage 24. Space step 24
Receives this data and converts it to the CTS of the second time stage 14.
Send to I back information memory SIM. Once the CTSI receives data on its SIM, the existing large block (4
8K) The CTSI can switch a listen bus, which is an input for receiving input information, to the SIM side. From 48K to 192K, all CTSIs in the second time stage 14 use the SIM as operating information memory. Normally the information memory is held in a standby state and can be used as a spare to increase the fault tolerance of the system.
【0022】新たな装置の電力投入時、トライスレータ
ブル素子20は高インピーダンス状態にする制御語を受
取る。既存の装置への接続前にこの高インピーダンス状
態に達することが望ましいことが検証されており、こう
しないと接続が回路網内部のデータの流れを悪化させ
る。Upon powering up the new device, tristable element 20 receives a control word that places it in a high impedance state. It has been verified that it is desirable to reach this high impedance state before connecting to existing equipment, otherwise the connection will impair the flow of data within the network.
【0023】有利なことに、この特徴は既知のディジタ
ル通信回路網に欠けている線路拡張処理を可能とする。
シフト操作を実行する方法は第1及び第2メモリへ相互
接続したトライスレータブル・ラッチの状態を選択的に
変更させることにより実行される。多重処理環境の通信
回路網を設定するために適用されるTSnTアーキテク
チャの場合、各プロセッサは通信ポート番号を割当てら
れる。TSnT回路網10は非阻止型であるため、この
アーキテクチャ中の任意のプロセッサは実質的に過負荷
なしに回路網中の他のプロセッサといつでも通信可能で
ある。オンライン拡張能力は回路網中で走行しているタ
スクを妨害することなく新たな機器を設置可能とする。[0023] Advantageously, this feature allows for line extension processing that is lacking in known digital communication networks.
A method of performing a shift operation is performed by selectively changing the state of a tristable latch interconnected to the first and second memories. In the case of the TSnT architecture applied to set up a communication network in a multiprocessing environment, each processor is assigned a communication port number. Because the TSnT network 10 is non-blocking, any processor in this architecture can communicate with other processors in the network at any time with virtually no overload. Online expansion capabilities allow new equipment to be installed without disturbing tasks running in the network.
【0024】過去においては、裏情報メモリの使用は高
性能回路網で非阻止特性を与えるため複製データの記憶
に限定されていた。反対に、TSnTディジタル通信回
路網10における裏情報メモリの利用は、この伝統的な
役割からの明確な別離である。何故ならこれはデータの
記憶を再同期させるために使用されるからである。この
再同期は図4の段22,24のような拡張空間マトリク
スにより導入された余分な遅延を補償する。In the past, the use of hidden information memories has been limited to the storage of duplicate data to provide non-blocking characteristics in high performance networks. Conversely, the use of hidden information memory in the TSnT digital communication network 10 is a clear departure from this traditional role. This is because it is used to resynchronize the storage of the data. This resynchronization compensates for the extra delay introduced by the extended spatial matrix such as stages 22, 24 in FIG.
【0025】図6Aを参照すると、SIM制御の望まし
い実装を図示する。SIM32は独立したカウンタ26
を設けられ、その書込サイクルの間連続したアドレスを
与える。このカウンタ26は、2:1マルチプレクサ2
8とラッチ30を介してSIMデータ・アドレス32へ
渡される書込アドレスを変更することにより図4の追加
空間マトリクス22,24を介したデータの遅延を補償
する制御レジスタからプログラム可能なプレロード・カ
ウントを受取る。Referring to FIG. 6A, a preferred implementation of SIM control is illustrated. The SIM 32 has an independent counter 26
To provide a continuous address during the write cycle. This counter 26 has a 2: 1 multiplexer 2
4 and a programmable preload count from a control register that compensates for the delay of data through the additional space matrices 22, 24 of FIG. 4 by changing the write address passed to the SIM data address 32 via the latch 30. Receive.
【0026】本発明の別な側面によると、裏情報メモリ
は待機メモリとして使用されて、通常情報メモリが故障
した場合にはこれと置換わる。既述したように、裏及び
通常情報メモリは各拡張時に役割を交替し、従って時折
通常情報メモリがSIM32のバックアップとして作動
する。According to another aspect of the invention, the back information memory is used as a standby memory, which normally replaces the failure of the information memory. As mentioned above, the back and normal information memories alternate roles during each extension, so that from time to time the normal information memory acts as a backup for the SIM 32.
【0027】192K寸法を越える拡張は5空間段を必
要とし、従ってTS4T回路網として参照される。この
ような場合、追加の空間段を補償するため通常情報メモ
リを使用する。一般に、図6Bの表が異なるレベルの拡
張に対する通常及び裏情報メモリにより果たされる異な
る役割を表化している。Extensions beyond the 192K dimension require five spatial stages and are therefore referred to as TS4T networks. In such cases, an information memory is usually used to compensate for the additional spatial stage. In general, the table of FIG. 6B illustrates the different roles played by the normal and back information memories for different levels of extension.
【0028】例えばCTSI12A,14Aは2つの可
能な構成を有する。図1の回路網10の入力時間段12
で、図7に詳細に図示するようにCTSIは1:2TS
IIとして構成される。このような場合、バスAとバス
Bとの間のドライバ・リンク33はオンされ、従ってバ
スA,Bは同一のデータを有する、すなわち両出力がオ
ンされる、又は付勢される。回路網の出力時間段14で
は、CTSIは2:1TSIとして構成される。このよ
うな場合、バスA,B間のドライバ・リンクはオフであ
る。バスA,Bは異なるデータを運び、2つの出力の内
の一方のみが使用される。For example, the CTSIs 12A and 14A have two possible configurations. Input time stage 12 of network 10 of FIG.
As shown in detail in FIG. 7, the CTSI is 1: 2 TS
II. In such a case, the driver link 33 between bus A and bus B is turned on, so that buses A and B have the same data, ie both outputs are turned on or energized. In the output time stage 14 of the network, the CTSI is configured as 2: 1 TSI. In such a case, the driver link between buses A and B is off. Buses A and B carry different data and only one of the two outputs is used.
【0029】各バスのドライバは2つの等しい部品に分
割される。一方は通常情報メモリ(IM)34を駆動
し、他方は裏情報メモリ(SIM)32を駆動する。通
常情報メモリ・アレイは空間段16の図1の通常ファン
アウト17からデータを受取り、SIMメモリ・アレイ
32は空間マトリクスの裏ファンアウトからデータを受
取る。IM34とSIM32との間の選択はトライスレ
ータブル・ラッチ38により行われる。これらのラッチ
38は新たなデータに常にラッチしている。しかしなが
ら、IM34とSIM32に各々関係している2個のラ
ッチ38A,38Bの内の一方のみが特定の時に付勢さ
れる。2:1マルチプレクサ、すなわちマックス(mu
xes)40がバスA,B間のドライバ・リンク33と
関連して使用されてCTSIのI/Oを再構成する。
1:2構成では、出力OBUSNAを発生する2:1マ
ックス40はA側を常に選択するようセットされ、出力
OBUSNBを発生する2:1マックス42はB側を常
に選択するようにセットされる。この1:2構成では、
IBUSNB入力は開放され全8出力バスが使用され
る。The driver for each bus is divided into two equal parts. One drives the normal information memory (IM) 34 and the other drives the back information memory (SIM) 32. The normal information memory array receives data from the normal fanout 17 of FIG. 1 of the space stage 16 and the SIM memory array 32 receives data from the back fanout of the spatial matrix. The selection between IM 34 and SIM 32 is made by tristable latch 38. These latches 38 always latch to new data. However, only one of the two latches 38A, 38B associated with IM 34 and SIM 32, respectively, is activated at a particular time. 2: 1 multiplexer, ie, max (mu)
xes) 40 is used in conjunction with driver link 33 between buses A and B to reconfigure CTSI I / O.
In the 1: 2 configuration, the 2: 1 max 40 that generates the output OBUSNA is set to always select the A side, and the 2: 1 max 42 that generates the output OBUSNB is set to always select the B side. In this 1: 2 configuration,
The IBUSNB input is open and all eight output buses are used.
【0030】2:1構成では、バスA,B間のドライバ
・リンク33はオフであるので、8つの入力バスの全て
が接続される。しかしながら、OBUSNBを発生する
2:1マックス42はオフされるので、マックス40か
らの送信のみが4つのOBUSNAポートへ出力され
る。OBUSNAを発生する2:1マックス40はOB
USNAポートへ送信出力するためA又はB側を動的に
選択する。In the 2: 1 configuration, since the driver link 33 between the buses A and B is off, all eight input buses are connected. However, since the 2: 1 Max 42 that generates OBUSNB is turned off, only transmissions from Max 40 are output to the four OBUSNA ports. 2: 1 Max 40 that generates OBUSNA is OB
A or B side is dynamically selected to transmit and output to the USNA port.
【0031】空間段16は、図8に示すように各々が4
個の入力バス出力(SIAからSID)と4個の出力バ
スを有する複数個の4×4空間マトリクスにより定めら
れることが望ましい。4本の出力バス(SO−AからS
O−D)の各々は同一のデータを送信する4個の通常フ
ァンアウトと4個の裏ファンアウトを有する。全てのフ
ァンアウトはトライスレータブルでデージー・チェイン
拡張を可能とする。SMはまた、1:4バッファとして
も機能する。第8図に示した場合では、各4:1マック
スは異なる入力バスを選択するようセットされ、ファン
アウトは常に1である。As shown in FIG. 8, each of the space stages 16 has four stages.
Preferably, it is defined by a plurality of 4.times.4 spatial matrices having a number of input bus outputs (SIA to SID) and four output buses. 4 output buses (SO-A to S
O-D) each have four normal fanouts and four back fanouts transmitting the same data. All fan-outs are tristable and allow for daisy-chain expansion. SM also functions as a 1: 4 buffer. In the case shown in FIG. 8, each 4: 1 max is set to select a different input bus, and the fanout is always one.
【0032】本発明の望ましい実施例の詳細な説明を与
えてきたが、添附特許請求の範囲に記述するように本発
明の要旨から逸脱することなく多くの変更を加えうるこ
とが認められる。While a detailed description of the preferred embodiment of the present invention has been given, it will be appreciated that many modifications may be made without departing from the spirit of the invention as set forth in the appended claims.
【図面の簡単な説明】以上の目的、特徴及び利点は詳細
に説明され、他の目的、特徴及び利点は何枚かの図面を
参照して与えられる望ましい実施例の詳細な説明から明
らかとなる。BRIEF DESCRIPTION OF THE DRAWINGS The foregoing objects, features and advantages will be described in detail, and other objects, features and advantages will become apparent from the detailed description of the preferred embodiments which is given with reference to the several drawings. .
【図1】特殊な場合n=0に対する本発明のTSnTデ
ィジタル通信回路網の望ましい実施例のブロック線図。FIG. 1 is a block diagram of a preferred embodiment of the TSnT digital communication network of the present invention for the special case n = 0.
【図2】空間段による余分な時間遅延の導入なしにデー
ジー・チェイン式拡張をしたn=0の特殊な場合に対す
る図1のTSnT通信回路網の一部のブロック線図。FIG. 2 is a block diagram of a portion of the TSnT communication network of FIG. 1 for the special case of n = 0 with daisy-chain extension without introducing an extra time delay due to the spatial stage.
【図3】図1のTSnT通信回路網の基本切替手順の概
略図。FIG. 3 is a schematic diagram of a basic switching procedure of the TSnT communication network of FIG. 1;
【図4】余分な時間遅延なしに他の空間段ブロックへの
ファンアウトが拡張用に与えられているn=2の特殊な
場合に対する本発明のTSnT通信回路網の望ましい実
施例のブロック線図。FIG. 4 is a block diagram of a preferred embodiment of the TSnT communication network of the present invention for the special case of n = 2 where fanout to other spatial stage blocks is provided for expansion without extra time delay; .
【図5】図1の回路網に対して2個の余分な空間段を介
した遅延を収容するため図4のCTSIの裏情報ポイン
タにおける遅延を図示するタイミング図。5 is a timing diagram illustrating the delay in the back information pointer of the CTSI of FIG. 4 to accommodate the delay through two extra spatial stages for the network of FIG. 1;
【図6】Aは図7の通常メモリに対して裏情報メモリ、
すなわちSIM中のデーターを時間シフトさせるコント
ローラの望ましい実施例の機能ブロック線図。Bはn=
1,2,3,4のTSnT通信回路網に対して通常情報
メモリ、すなわちIMと裏情報メモリ、すなわちSIM
のシフト機能を図示する表。6A is a back information memory for the normal memory of FIG. 7,
That is, a functional block diagram of a preferred embodiment of a controller for time-shifting data in a SIM. B is n =
Normal information memory, ie IM and back information memory, ie SIM, for 1, 2, 3, 4 TSnT communication networks
3 is a table illustrating the shift function of FIG.
【図7】1:2の入力対出力構成を有する図1及び図4
の構成可能なタイムスロット交換機、すなわちCTSI
機能ブロックの機能ブロック図。FIG. 7 and FIG. 4 with a 1: 2 input-to-output configuration
Configurable time slot switch, ie CTSI
The functional block diagram of a functional block.
【図8】図1及び図4の空間マトリクス、すなわちSM
の機能ブロック図。FIG. 8 shows the spatial matrix of FIGS. 1 and 4, ie SM
Functional block diagram of FIG.
10 ディジタル通信回路網 12 第1時間段 14 第2時間段 16,22,24 空間段 20,38 トライスレータブル素子 32 裏メモリ 34 通常メモリ DESCRIPTION OF SYMBOLS 10 Digital communication network 12 1st time stage 14 2nd time stage 16,22,24 Space stage 20,38 Tristable element 32 Back memory 34 Normal memory
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H04Q 11/04 H04Q 3/52 ──────────────────────────────────────────────────続 き Continued on front page (58) Field surveyed (Int.Cl. 6 , DB name) H04Q 11/04 H04Q 3/52
Claims (2)
と、スイッチング回路網からなる出力時間段と、入力時
間段と出力時間段を相互に接続し、所定数のノードを有
するスイッチングマトリクスからなる空間段とを有する
TST型ディジタル通信回路網において、 所定数の入力チャネルと他の所定数の出力チャネルとを
有するスイッチング回路網からなる第1時間段と、 所定数の入力チャネルと、前記第1時間段の入力チャネ
ルの数に等しい複数個の出力チャネルとを有するスイッ
チング回路網からなる第2時間段と、 第1時間段の出力チャネルを第2時間段の入力チャネル
へ接続するスイッチングマトリクスからなる所定数の空
間段を有する空間スイッチングマトリクスと、 第1及び第2時間段間の空間スイッチングマトリクスの
前記所定数の空間段の動作遅延により生じたデータの時
間遅延に対し、データの位置によって所定量の補償を与
えるタイミング遅延補償装置とを含み、前記所定数の空
間段の少くとも1つの空間段は、 複数個の実質的に同一な空間段ブロックと、 前記空間段ブロックをデージー・チェイン方式で相互接
続する手段とを有し、 少なくとも前記第2時間段が、現在の時間スロットを示
す第1の出力ポインタ“n”を有して通常情報を記憶す
る通常情報メモリと第2出力ポインタ“n−a”を有し
て裏情報を記憶する裏情報メモリとを有し、前記“a”
は追加された空間段によって生じた時間遅延の量を表
し、前記時間遅延の量はデータ記憶の再同期が行われる
時、前記時間遅延補償装置により補償され、前記裏情報
メモリはデータ記憶の再同期のために使用され、前記裏
情報メモリは前記通常情報メモリと同じデータを記憶す
ることを特徴としたTST型ディジタル通信回路網。1. An input time stage consisting of a switching network, an output time stage consisting of a switching network, and a spatial stage consisting of a switching matrix having a predetermined number of nodes interconnecting the input time stage and the output time stage. A first time stage comprising a switching network having a predetermined number of input channels and another predetermined number of output channels, a predetermined number of input channels, and the first time stage. A second time stage comprising a switching network having a plurality of output channels equal to the number of input channels, and a predetermined number of switching matrices connecting the output channels of the first time stage to the input channels of the second time stage. A spatial switching matrix having the following spatial stages; and a spatial switching matrix between the first and second time stages. A timing delay compensator for providing a predetermined amount of compensation for the time delay of the data caused by the operation delay of the constant number of spatial stages, depending on the position of the data, wherein at least one of the predetermined number of spatial stages includes: A plurality of substantially identical spatial stage blocks; and means for interconnecting the spatial stage blocks in a daisy chain manner, wherein at least the second time stage has a first output indicative of a current time slot. A normal information memory having a pointer "n" and storing normal information; and a back information memory having a second output pointer "na" and storing back information.
Represents the amount of time delay caused by the added spatial stage, the amount of time delay being compensated by the time delay compensator when data storage resynchronization is performed, and the back information memory A TST type digital communication network used for synchronization, wherein the back information memory stores the same data as the normal information memory.
と、スイッチング回路網からなる出力時間段と、入力時
間段と出力時間段を相互に接続し、所定数のノードを有
するスイッチングマトリクスからなる空間段とを有する
TST型ディジタル通信回路網において、 所定数の入力チャネルと他の所定数の出力チャネルとを
有するスイッチング回路網からなる第1時間段と、 所定数の入力チャネルと、前記第1時間段の入力チャネ
ルの数に等しい複数個の出力チャネルと、通常ファンア
ウトからのデータ受信用の通常情報メモリと、裏ファン
アウトからのデータ受信用の裏情報メモリと、通常情報
メモリと裏情報メモリのどちらか一方からデータを出力
する手段とを含む第2時間段と、 第1時間段の出力チャネルを第2時間段の入力チャネル
へ接続するスイッチングマトリクスからなる複数個の直
列接続の空間段を有し、各空間段は同一データを送信す
る通常ファンアウトと裏ファンアウトの両方を含む、空
間スイッチングマトリクスと、 第1及び第2時間段間の空間スイッチングマトリクスの
前記複数個の空間段の動作遅延により生じたデータの時
間遅延に対し、データの位置によって所定量の補償を与
えるタイミング遅延補償装置とを有し、 前記通常情報メモリは現在の時間スロットを示す第1の
出力ポインタ“n”を有して通常情報を記憶し、裏情報
メモリは第2出力ポインタ“n−a”を有して裏情報を
記憶し、前記“a”は追加された空間段によって生じた
時間遅延の量を表し、前記時間遅延の量はデータ記憶の
再同期が行われる時、前記時間遅延補償装置により補償
され、前記裏情報メモリはデータ記憶の再同期のために
使用され、前記裏情報メモリは前記通常情報メモリと同
じデータを記憶することを特徴としたTST型ディジタ
ル通信回路網。2. An input time stage comprising a switching network, an output time stage comprising a switching network, and a spatial stage comprising a switching matrix having a predetermined number of nodes interconnecting the input time stage and the output time stage. A first time stage comprising a switching network having a predetermined number of input channels and another predetermined number of output channels, a predetermined number of input channels, and the first time stage. A plurality of output channels equal to the number of input channels, a normal information memory for receiving data from a normal fan-out, a back information memory for receiving data from a back fan-out, and a normal information memory and a back information memory. A second time stage including means for outputting data from one of them, and an output channel of the first time stage to an input channel of the second time stage. A spatial switching matrix having a plurality of serially connected spatial stages comprising a switching matrix to be connected, each spatial stage including both a normal fan-out and a back fan-out transmitting the same data; and a first and a second time. A timing delay compensator for providing a predetermined amount of compensation for the time delay of the data caused by the operation delay of the plurality of spatial stages of the spatial switching matrix between the stages according to the position of the data; Normal information is stored with a first output pointer "n" indicating the current time slot, and the reverse information memory stores reverse information with a second output pointer "na". "Represents the amount of time delay caused by the added spatial stage, the amount of time delay being compensated by the time delay compensator when data storage resynchronization occurs. The back information memory is used for resynchronization of the data storage, the back information memory the information typically TST type digital communications network that is characterized by storing the same data as memory.
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3148880A JP2883750B2 (en) | 1991-06-20 | 1991-06-20 | Digital communication network with infinite channel expandability. |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3148880A JP2883750B2 (en) | 1991-06-20 | 1991-06-20 | Digital communication network with infinite channel expandability. |
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Publication Number | Publication Date |
---|---|
JPH0738928A JPH0738928A (en) | 1995-02-07 |
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ID=15462787
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JPS52153607A (en) * | 1976-06-16 | 1977-12-20 | Nec Corp | Time-sharing exchange communication path |
JPS53108307A (en) * | 1977-03-04 | 1978-09-21 | Hitachi Ltd | Control system for time-division channel |
JPS6269797A (en) * | 1985-09-21 | 1987-03-31 | Oki Electric Ind Co Ltd | Space switching device for time division channel |
-
1991
- 1991-06-20 JP JP3148880A patent/JP2883750B2/en not_active Expired - Fee Related
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