JP2881885B2 - Semiconductor memory device - Google Patents
Semiconductor memory deviceInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ装置に係り、特にスタティック
RAMに関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a static memory device.
About RAM.
従来、この種の半導体メモリ装置のメモリセル回路の
部分は、例えば第３図に示すように、ｎチャンネルMOSF
ET1,2と、ポリシリコン等で構成した高抵抗26,27とで構
成したフリップフロップ回路と、このフリップフロップ
回路の入出力端子に接続されたｎチャンネルMOSFETで構
成したトランスファーゲートMOSFET3,4とにより構成さ
れている。Conventionally, a portion of a memory cell circuit of a semiconductor memory device of this kind is, for example, as shown in FIG.
A flip-flop circuit composed of ET1, 2 and high resistances 26, 27 composed of polysilicon or the like, and transfer gate MOSFETs 3, 4 composed of n-channel MOSFETs connected to the input / output terminals of the flip-flop circuit. It is configured.
前記トランスファーゲートMOSFET3,4のドレインは、
第３図のように、一対のデジット線（DG）13,（▲
▼）14に、それぞれ接続される。前記デジット線13,14
と電源線との間には、それぞれ、負荷回路として、ゲー
トとドレインを接続したｎチャンネルMOSFET5,6と、少
なくとも書き込みおよび読み出し期間に非導通となるｎ
チャンネルMOSFET7,8が、それぞれ並列に接続されてい
る。The drains of the transfer gate MOSFETs 3, 4 are
As shown in Fig. 3, a pair of digit lines (DG) 13, (▲
▼) Connected to 14 respectively. The digit lines 13, 14
N-channel MOSFETs 5 and 6 each having a gate and a drain connected as load circuits between the power supply line and the power supply line.
Channel MOSFETs 7 and 8 are connected in parallel, respectively.
前記トランファゲートMOSFET3,4のゲートには、ワー
ド線（Ｗ）15を介して、列アドレスデコーダ回路の出力
信号が供給される。また前記デジット線13,14は、行ア
ドレスデコーダ回路の出力信号（Ｙ）18により、制御さ
れる伝送ゲートｎチャンネルMOSFET9,10を介してデータ
バス線（DB）16,（▲▼）17に接続される。このデ
ータバス線16,17には、書き込み回路12,センスアンプ回
路11が接続されている。Output signals of the column address decoder circuit are supplied to the gates of the transfer gate MOSFETs 3 and 4 via a word line (W) 15. The digit lines 13 and 14 are connected to data bus lines (DB) 16 and (▲ ▼) 17 via transmission gate n-channel MOSFETs 9 and 10 controlled by an output signal (Y) 18 of a row address decoder circuit. Is done. A write circuit 12 and a sense amplifier circuit 11 are connected to the data bus lines 16 and 17.
前記構成において、デジット線13,14と、電源線との
間の負荷回路のｎチャンネルMOSFET7,8を書き込み、お
よび読み出し期間は、非導通とするのは、例えば書き込
み時については、デジット線13,14の一方を書き込み回
路により、強制的にＯ〔Ｖ〕とする書き込み時に、前記
ｎチャンネルMOSFET7,8が導通状態の場合は、電源線か
ら前記ｎチャンネルMOSFET7,または８を介して、書き込
み回路12に大きな電流を流し、消費電力が大きくなるた
め、書き込み時には、前記ｎチャンネルMOSFET7,8を非
導通となして、消費電力を比較的小さくするためであ
る。読み出し時については電源線から前記ｎチャンネル
MOSFET7,または８を介し、トランスファゲートMOSFET3
または4,メモリセルのドライバーMOSFET1または２を介
して、電流が流れる。よって、読み出し期間にもｎチャ
ンネルMOSFET7,8を非導通とし、消費電力を少なくす
る。In the above-described configuration, the n-channel MOSFETs 7 and 8 of the load circuit between the digit lines 13 and 14 and the power supply line are written, and the readout period is made non-conductive. For example, at the time of writing, the digit lines 13 and 14 are turned off. When the n-channel MOSFETs 7 and 8 are in a conductive state at the time of forcibly setting one of 14 to O [V] by the writing circuit, if the n-channel MOSFETs 7 and 8 are conducting, the writing circuit 12 This is because the n-channel MOSFETs 7 and 8 are made non-conductive during writing to reduce power consumption relatively much because a large current flows through the device and power consumption increases. At the time of reading, the n channel
Transfer gate MOSFET3 via MOSFET7 or 8
Or 4, a current flows through the driver MOSFET 1 or 2 of the memory cell. Therefore, the n-channel MOSFETs 7 and 8 are turned off even during the readout period, thereby reducing power consumption.
また前記ｎチャンネルMOSFET7,8は、書き込み、およ
び読み出しを行わない期間、即ち活性時には、導通状態
となり、ソース側からデジット線13,14に電流を供給
し、ハイレベルまで充電を行う。The n-channel MOSFETs 7 and 8 are in a conductive state during a period in which writing and reading are not performed, that is, when active, and supply current to the digit lines 13 and 14 from the source side to charge them to a high level.
一方、前記構成において、デジット線13,14と電源線
との間の負荷回路つまり、ゲートとドレインが接続され
ているｎチャンネルMOSFET5,6が、読み出し、および書
き込みに関係なく、ソース側からデジット線13,14に電
流を供給し、充電を行うように、導通状態となっている
のは、読み出し時に、ワード線15がハイレベルにされ、
選択線18もハイレベルになると、前記ワード線15の上昇
により、トランスファMOSFET3,4がオン状態となる。そ
の結果、メモリセルのデータにより、一対のデジット線
13,14の一方が、例えばデジット線（▲▼）14がロ
ウレベルにされ、他方のデジット線（DG）13は、前記デ
ジット線13の負荷回路により決まるハイレベルのままに
される。このとき、デジット線14のロウレベルは、デジ
ット線14の負荷回路つまりｎチャンネルMOSFET6のソー
スから電流の供給を受け、Ｏ〔Ｖ〕までは下降しない。
従って、読み出し動作が終了し、デジット線13,14を充
電する時に、デジット線14は、Ｏ〔Ｖ〕まで下降しきっ
ていないので、デジット線14のロウレベルがＯ〔Ｖ〕の
時と比べて、すみやかに充電を行うことができ、高速動
作可能である。On the other hand, in the above configuration, the load circuit between the digit lines 13 and 14 and the power supply line, that is, the n-channel MOSFETs 5 and 6 whose gates and drains are connected are connected to the digit lines from the source side regardless of reading and writing. The current is supplied to the transistors 13 and 14 to charge them.
When the select line 18 also goes high, the transfer MOSFETs 3 and 4 are turned on by the rise of the word line 15. As a result, a pair of digit lines
In one of the digit lines 13 and 14, for example, the digit line (（) 14 is set to the low level, and the other digit line (DG) 13 is kept at the high level determined by the load circuit of the digit line 13. At this time, the low level of the digit line 14 is supplied with current from the load circuit of the digit line 14, that is, the source of the n-channel MOSFET 6, and does not fall to O [V].
Therefore, when the read operation is completed and the digit lines 13 and 14 are charged, the digit line 14 has not completely dropped to O [V], so that the low level of the digit line 14 is lower than when the digit line 14 is O [V]. It can be charged quickly and can operate at high speed.
今まで述べたことを両立させるために、デジット線の
負荷回路を構成するｎチャンネルMOSFET5,6,7,8のサイ
ズ、及び制御信号のタイミングを最適に設計を行ってい
る。In order to achieve both of the above, the sizes of the n-channel MOSFETs 5, 6, 7, and 8 constituting the load circuit of the digit line and the timing of the control signal are optimally designed.
前述した従来のデジット線13,14の負荷手段としての
ｎチャンネルMOSFET5,6のゲートが電源に接続されてい
るため、例えば、メモリセルを構成しているｎチャンネ
ルMOSFET1がオフ状態にならないような不良により、メ
モリセルが正規のデータを保持できない不具合を電気的
に判別を行う時に、書き込み状態に保ち、この場合は、
デジット線14を強制的にＯ〔Ｖ〕として書き込むとする
と、書き込み回路のハイレベルからトランスファMOSFET
3,オフ状態とならない不良のｎチャンネルMOSFET1を介
してGNDに電流が流れる。しかし、この電流は、前記MOS
FET5からトランスファMOSFET3,nチャンネルMOSFET1を介
して流れる電流と、前記MOSFET6から、書き込み回路に
流れ込む電流の和に比べて小さいため、オフ状態となら
ない前記ｎチャンネルMOSFETの不良原因が、「オフ状態
にならない」ということを見い出すことができないとい
う欠点がある。Since the gates of the n-channel MOSFETs 5 and 6 as the load means of the conventional digit lines 13 and 14 described above are connected to the power supply, for example, a defect that the n-channel MOSFET 1 forming the memory cell is not turned off. Therefore, when electrically determining that the memory cell cannot hold regular data, the memory cell is kept in the written state. In this case,
If the digit line 14 is forcibly written as O [V], the transfer MOSFET is changed from the high level of the write circuit.
3. A current flows to GND via the defective n-channel MOSFET 1 that does not turn off. However, this current is
Since the current flowing from the FET 5 through the transfer MOSFET 3 and the n-channel MOSFET 1 is smaller than the sum of the current flowing from the MOSFET 6 to the write circuit, the cause of the failure of the n-channel MOSFET that does not become the off state is `` the off state does not occur. There is a disadvantage that it cannot be found.
本発明の目的は、前記欠点が解消され、メモリセルを
構成するMOSFETがオフ状態とならないような不良を直ち
に見い出せるようにした半導体メモリ装置を提供するこ
とにある。SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor memory device in which the above-mentioned drawbacks are eliminated and a defect that prevents a MOSFET constituting a memory cell from being turned off can be immediately found.
本発明の半導体メモリ装置は、メモリセルの入出力端
子が接続される一対のデジット線の負荷手段として各々
接続されている第１および第２のMOSトランジスタと、
少くとも書き込みおよび読み出し期間に非導通となる第
３および第４のMOSトランジスタとによる一対の並列回
路を備えた半導体メモリ装置において、前記第１および
第２のMOSトランジスタを、通常動作時にはあらかじめ
挿入した電流遮断用素子により与えられる第１の電圧で
導通状態にそれぞれ固定し、かつメモリセルがオフ状態
にならない不良検出時には前記電流遮断用素子に対する
外部からの強制的溶断結果により与えられる第２の電圧
で常時非導通状態にそれぞれ固定する電圧切り換え手段
をさらに備えることを特徴とする。A semiconductor memory device according to the present invention includes a first and a second MOS transistor respectively connected as load means for a pair of digit lines to which input / output terminals of a memory cell are connected;
In a semiconductor memory device having a pair of parallel circuits including third and fourth MOS transistors that are nonconductive during at least a write and read period, the first and second MOS transistors are inserted in advance during normal operation. A second voltage which is fixed to a conductive state by a first voltage provided by the current interrupting element and which is given by a result of a forced external blow to the current interrupting element upon detection of a failure in which the memory cell is not turned off. And further comprising voltage switching means for fixing each of them in a non-conducting state at all times.
次に本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図は本発明の第１の実施例の半導体メモリ装置の
メモリセル部の回路図である。第１図において、本実施
例が、従来の第３図と異なる点は、一対のデジット線1
3,14と電源線との間にある負荷手段として、少なくとも
書き込みおよび読み出し期間非導通となるｎチャンネル
MOSFET7,8と並列に接続されているMOSFET5,6のゲート
に、半導体メモリ装置と同一チップ上にヒューズ21を含
んだプログラム回路23の出力Ａが接続されている点であ
り、ヒューズ21未切断時には従来と同様な動作を行い、
ヒューズ21切断時には、前記ｎチャンネルMOSFET5,6を
非導通にする。第１図で破線で囲まれた部分がプログラ
ム回路23であり、ヒューズ21を負荷とし、ｎチャンネル
MOSFET22をドライバしたインバータと第１のCMOS20イン
バータで構成されるフリップフロップ回路および第２の
CMOSインバータ19で構成される。FIG. 1 is a circuit diagram of a memory cell section of a semiconductor memory device according to a first embodiment of the present invention. In FIG. 1, the present embodiment is different from the conventional FIG.
An n-channel that is non-conductive at least during the writing and reading periods as a load means between 3, 14 and the power supply line
The point is that the output A of the program circuit 23 including the fuse 21 on the same chip as the semiconductor memory device is connected to the gates of the MOSFETs 5 and 6 connected in parallel with the MOSFETs 7 and 8. Perform the same operation as before,
When the fuse 21 is cut, the n-channel MOSFETs 5 and 6 are turned off. In FIG. 1, a portion surrounded by a broken line is a program circuit 23, which uses a fuse 21 as a load and has an n-channel.
A flip-flop circuit comprising an inverter driving MOSFET 22 and a first CMOS 20 inverter;
It is composed of a CMOS inverter 19.
以下に、本回路の動作について、簡単に説明する。ヒ
ューズ21未切断時には、プログラム回路23の出力端Ａ
は、ハイレベルに固定され、ｎチャンネルMOSFET5,6
は、従来例と同様な動作を行う。Hereinafter, the operation of the present circuit will be briefly described. When the fuse 21 is not cut, the output terminal A of the program circuit 23 is
Is fixed to a high level, and n-channel MOSFETs 5, 6
Performs the same operation as the conventional example.
次にヒューズ21切断時には、プログラム回路23の出力
端Ａはロウレベルに固定され、ｎチャンネルMOSFET5,6
は、常に非導通状態となる。その結果、例えばメモリセ
ルを構成しているｎチャンネルMOSFET1が、オフ状態に
ならないという不良により、メモリセルが正規のデータ
を保持できないというの不具合を、電気的に判別を行う
場合、書き込み状態に保ち、この時は、デジット線14を
強制的にＯ〔Ｖ〕として書き込みを行うとすると、ｎチ
ャンネルMOSFET5,6は、プログラム回路により非導通と
なっているため、ｎチャンネルMOSFET5からはトランス
ファMOSFET3,オフ状態とならない不良のｎチャンネルMO
SFET1への電流は流れない。またｎチャンネルMOSFET6か
ら書き込回路への電流も流れない。この時、直流的に流
れる電流は、デジット線13のハイレベルから、ｎチャン
ネルMOSFET3,即ちオフ状態とならない不良のｎチャンネ
ルMOSFET1を介するものだけとなる。なお、前述した電
流は、ｎチャンネルMOSFET1が不良でない場合は、つま
りオフする場合は、流れない。従って、ｎチャンネルMO
SFET1がオフ状態とならないような不良の判別が可能と
なる。Next, when the fuse 21 is cut, the output terminal A of the program circuit 23 is fixed at a low level, and the n-channel MOSFETs 5, 6 are fixed.
Are always in a non-conductive state. As a result, for example, when electrically determining that the n-channel MOSFET 1 constituting the memory cell cannot hold the normal data due to the defect that the n-channel MOSFET 1 does not turn off, the write state is maintained. At this time, if the digit line 14 is forcibly written to O [V] and writing is performed, the n-channel MOSFETs 5 and 6 are turned off by the program circuit, so that the transfer MOSFET 3 and the n-channel MOSFET 5 are turned off from the n-channel MOSFET 5. Bad n-channel MO that does not go into a state
No current flows to SFET1. Also, no current flows from the n-channel MOSFET 6 to the write circuit. At this time, the DC current flows only from the high level of the digit line 13 through the n-channel MOSFET 3, that is, the defective n-channel MOSFET 1, which is not turned off. Note that the above-described current does not flow when the n-channel MOSFET 1 is not defective, that is, when it is turned off. Therefore, n-channel MO
It is possible to determine a defect such that the SFET 1 is not turned off.
従来では、一対のデジット線13,14と電源線との間に
ある負荷手段として、ゲートとドレインとが接続されて
いるMOSFET5,6と、少なくとも書き込みおよび読み出し
期間、非導通となるMOSFET7,8との並列回路を用いた半
導体メモリ装置に対し、本実施例では、MOSFET5,6を書
き込みおよび読み出し期間等に関係なく非導通とするた
めに、 （イ）、ヒューズ21を含むプログラム回路23のヒューズ
の切断により実現する。Conventionally, as load means between a pair of digit lines 13 and 14 and a power supply line, MOSFETs 5 and 6 whose gates and drains are connected, and MOSFETs 7 and 8 that are non-conductive at least during the writing and reading periods. In this embodiment, in order to make the MOSFETs 5 and 6 non-conductive irrespective of the writing and reading periods and the like for the semiconductor memory device using the parallel circuit of (a), (a) the fuses of the program circuit 23 including the fuse 21 Realized by cutting.
（ロ）、製造工程で、金属配線の変更により行う。(B) In the manufacturing process, this is performed by changing the metal wiring.
第２図は本発明の第２の実施例の半導体メモリ装置を
示す回路図である。第２図において、本実施例はｎチャ
ンネルMOSFET5,6を接地し、非導通となしたものであ
る。本実施例が第１の実施例と異なる点は、第１図の破
線で囲まれたプログラム回路23の出力端Ａが入力される
ｎチャンネルMOSFET5,6のゲートの入力端を、金属配線
を２通りにして、電源線に接続またはGNDに接続したこ
とである。前記プログラム回路23と同様な動作をさせる
ことができる。このうち、電源線に接続した時は、従来
と同様な動作をし、GNDに接続した時は第１の実施例で
述べたヒューズ21を切断した場合と同様な動作となる。FIG. 2 is a circuit diagram showing a semiconductor memory device according to a second embodiment of the present invention. In FIG. 2, this embodiment is such that the n-channel MOSFETs 5 and 6 are grounded and non-conductive. This embodiment is different from the first embodiment in that the input terminals of the gates of the n-channel MOSFETs 5 and 6 to which the output terminal A of the program circuit 23 surrounded by the broken line in FIG. Connected to the power line or connected to GND. The same operation as that of the program circuit 23 can be performed. Of these, when connected to the power supply line, the operation is the same as in the conventional case, and when connected to GND, the operation is the same as when the fuse 21 described in the first embodiment is cut.
以上MOSトランジスタ5,6を非導通とする手段として、 （１）ヒューズを含むプログラム回路を具備し、ヒュー
ズを切断することにより実現する。As described above, means for turning off the MOS transistors 5 and 6 are realized by (1) providing a program circuit including a fuse and cutting the fuse.
（２）製造工程で、金属配線の変更を行う。(2) The metal wiring is changed in the manufacturing process.
以上の２つがある。 There are the above two.
尚、第１図，第２図，第３図中のφは、少なくとも書
き込みおよび読み出し期間ロウレベルになり、ｎチャン
ネルMOSFET7,8を非導通となす信号であり、ワード線15
は列アドレスデコーダー回路の出力信号が供給されるワ
ード線であり、出力信号Ｙは行アドレスデコーダー回路
の出力信号である。In FIGS. 1, 2 and 3, φ is a signal that is at a low level during at least the writing and reading periods and turns off the n-channel MOSFETs 7 and 8, and the word line 15
Is a word line to which an output signal of a column address decoder circuit is supplied, and an output signal Y is an output signal of a row address decoder circuit.
以上説明したように、本発明は、所定のMOSトランジ
スタを非導通とすることにより、書き込状態時の直流電
流の大きさにより、例えばメモリセルのドライバートラ
ンジスタがオフ状態にならない等の不要解析が、電気的
特性を測定するだけで、推測ができるという効果があ
る。As described above, according to the present invention, by turning off a predetermined MOS transistor, unnecessary analysis such as, for example, that a driver transistor of a memory cell does not turn off due to the magnitude of a direct current in a write state can be performed. There is an effect that estimation can be made only by measuring the electrical characteristics.
第１図は本発明の第１の実施例の半導体メモリ装置を示
す回路図、第２図は本発明の第２の実施例を示す回路
図、第３図は従来のメモリセル回路を示す回路図であ
る。 1,2,3,4,5,6,7,8,9,10,22……ｎチャンネルMOSFET、26,
27……抵抗、Ａ……プログラム回路の出力端子、11……
センスアンプ回路、12……書き込み回路、15……ワード
線、13,14……デジット線、16,17……データバス線、1
9,20……インバータ、21……ヒューズ。FIG. 1 is a circuit diagram showing a semiconductor memory device according to a first embodiment of the present invention, FIG. 2 is a circuit diagram showing a second embodiment of the present invention, and FIG. 3 is a circuit showing a conventional memory cell circuit. FIG. 1,2,3,4,5,6,7,8,9,10,22 …… n-channel MOSFET, 26,
27: Resistance, A: Output terminal of the program circuit, 11:
Sense amplifier circuit, 12 Write circuit, 15 Word line, 13, 14 Digit line, 16, 17 Data bus line, 1
9,20 …… Inverter, 21 …… Fuse.
Claims (1)
のデジット線の負荷手段として各々接続されている第１
および第２のMOSトランジスタと、少くとも書き込みお
よび読み出し期間に非導通となる第３および第４のMOS
トランジスタとによる一対の並列回路を備えた半導体メ
モリ装置において、前記第１および前記第２のMOSトラ
ンジスタを、通常動作時にはあらかじめ挿入した電流遮
断用素子により与えられる第１の電圧で導通状態にそれ
ぞれ固定し、かつメモリセルがオフ状態にならない不良
検出時には前記電流遮断用素子に対する外部からの強制
的溶断結果により与えられる第２の電圧で常時非導通状
態にそれぞれ固定する電圧切り換え手段をさらに備える
ことを特徴とする半導体メモリ装置。An input / output terminal of a memory cell is connected to a pair of digit lines, each of which is connected as load means.
And a second MOS transistor, and third and fourth MOS transistors that are non-conductive at least during the write and read periods.
In a semiconductor memory device provided with a pair of parallel circuits each including a transistor, the first and second MOS transistors are fixed to a conductive state at a first voltage given by a current blocking element inserted in advance during normal operation. And a voltage switching means for always fixing to a non-conducting state at a second voltage given by a result of externally forcibly blowing the current interrupting element upon detection of a failure in which the memory cell is not turned off. A semiconductor memory device characterized by the above-mentioned.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1339639A JP2881885B2 (en) | 1989-12-26 | 1989-12-26 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1339639A JP2881885B2 (en) | 1989-12-26 | 1989-12-26 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03198295A JPH03198295A (en) | 1991-08-29 |
| JP2881885B2 true JP2881885B2 (en) | 1999-04-12 |
Family
ID=18329402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1339639A Expired - Lifetime JP2881885B2 (en) | 1989-12-26 | 1989-12-26 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2881885B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100616496B1 (en) | 1999-06-28 | 2006-08-25 | 주식회사 하이닉스반도체 | Power supply control device for changing power line connection type corresponding to operation mode in semiconductor memory device |
| JP3830358B2 (en) | 2001-03-23 | 2006-10-04 | 日立電線株式会社 | Flat antenna and electric device having the same |
-
1989
- 1989-12-26 JP JP1339639A patent/JP2881885B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03198295A (en) | 1991-08-29 |
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