JP2878088B2 - Semiconductor device and manufacturing method thereof - Google Patents
Semiconductor device and manufacturing method thereofInfo
- Publication number
- JP2878088B2 JP2878088B2 JP5274793A JP27479393A JP2878088B2 JP 2878088 B2 JP2878088 B2 JP 2878088B2 JP 5274793 A JP5274793 A JP 5274793A JP 27479393 A JP27479393 A JP 27479393A JP 2878088 B2 JP2878088 B2 JP 2878088B2
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- resistor
- film
- silicon
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置に関し、特
に、抵抗素子に発生する熱を抵抗素子側面よりノンドー
プ多結晶シリコンを通して半導体基板に放熱する構造を
有する抵抗素子に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a resistance element having a structure in which heat generated in a resistance element is radiated from a side surface of the resistance element to a semiconductor substrate through non-doped polycrystalline silicon.
【０００２】[0002]
【従来の技術】図２（ａ）は、特開平２−２８３０５８
号公報にて提案されたこの種半導体装置の平面図であ
り、図２（ｂ）はそのＢ−Ｂ′線の断面図である。本従
来例の抵抗素子を形成するには、まず、シリコン基板１
１上に厚いシリコン酸化膜１２と薄いシリコン酸化膜１
３とを設け、薄いシリコン酸化膜１３に開口部を設け
る。次に、ノンドープ多結晶シリコン膜１４をＣＶＤ法
で堆積し、抵抗となる部分にのみボロン等の不純物をイ
オン注入法または拡散法により導入して多結晶シリコン
抵抗体１５を形成し、フォトリソグラフィ技術およびエ
ッチング技術により所定の形状の抵抗体と、その端部と
シリコン基板との間を接続するノンドープ多結晶シリコ
ン膜１４のみを残すようにパターニングする。次に、シ
リコン酸化膜１６を形成し、端子用の窓明けを行った
後、アルミニウムを被着し、これをパターニングしてＡ
ｌ配線１７を形成する。2. Description of the Related Art FIG.
FIG. 2B is a plan view of a semiconductor device of this type proposed in Japanese Patent Laid-Open Publication No. H10-209, and FIG. 2B is a cross-sectional view taken along the line BB '. In order to form the conventional resistance element, first, the silicon substrate 1
A thick silicon oxide film 12 and a thin silicon oxide film 1
3 and an opening is provided in the thin silicon oxide film 13. Next, a non-doped polycrystalline silicon film 14 is deposited by a CVD method, and an impurity such as boron is introduced only into a portion to become a resistor by an ion implantation method or a diffusion method to form a polycrystalline silicon resistor 15. Then, patterning is performed by an etching technique so as to leave only a resistor having a predetermined shape and a non-doped polycrystalline silicon film 14 connecting an end portion of the resistor and the silicon substrate. Next, after a silicon oxide film 16 is formed and a window for a terminal is formed, aluminum is deposited, and this is patterned to
An l wiring 17 is formed.
【０００３】このように形成された半導体装置では、多
結晶シリコン抵抗体１５の両端が、シリコン酸化膜１３
に設けられた開口部を介してノンドープ多結晶シリコン
膜１４によりシリコン基板１１と接続されるため、多結
晶シリコン抵抗体１５から発生した熱は、シリコン酸化
膜１３を通って放熱されるのみならず、ノンノープ多結
晶シリコン膜１４を通ってシリコン基板１１へ放熱され
る。In the semiconductor device thus formed, both ends of the polycrystalline silicon resistor 15 are connected to the silicon oxide film 13.
Is connected to the silicon substrate 11 by the non-doped polycrystalline silicon film 14 through the opening provided in the substrate, the heat generated from the polycrystalline silicon resistor 15 is not only radiated through the silicon oxide film 13 but also radiated. Then, the heat is radiated to the silicon substrate 11 through the non-noop polycrystalline silicon film 14.
【０００４】[0004]
【発明が解決しようとする課題】上述した従来の半導体
装置では、抵抗体の両端のみが多結晶シリコン膜を介し
て半導体基板と接続されるに過ぎなかったため、十分な
放熱効果を得ることはできなかった。特に、細長い抵抗
体や蛇行する形状の抵抗体の場合には放熱効果が不足し
てチップが過熱する恐れが生じる。また、従来例では、
多結晶シリコン抵抗体の端部、ノンドープ多結晶シリコ
ン膜の端部、シリコン酸化膜の開口部に段差が生じるた
め、その上を横切るＡｌ配線が段切れしやすいという問
題点があった。In the conventional semiconductor device described above, since only the both ends of the resistor are connected to the semiconductor substrate via the polycrystalline silicon film, a sufficient heat radiation effect cannot be obtained. Did not. In particular, in the case of an elongated resistor or a meandering resistor, the heat dissipation effect is insufficient and the chip may be overheated. In the conventional example,
Since a step is generated at the end of the polycrystalline silicon resistor, the end of the non-doped polycrystalline silicon film, and the opening of the silicon oxide film, there is a problem that the Al wiring crossing over it is easily cut off.
【０００５】また、従来の半導体装置は、ノンドープ多
結晶シリコン膜が多結晶シリコン抵抗体とシリコン基板
とに直接接するものであったため、後工程の熱処理で多
結晶シリコン抵抗体中の不純物が、ノンドープ多結晶シ
リコン膜中に拡散して抵抗値が変化してしまう可能性が
ありさらに多結晶シリコン抵抗体がシリコン基板に電気
的に接続されてしまう可能性があり、精度が高くかつ信
頼性の高い抵抗素子を得ることが困難であった。Further, in the conventional semiconductor device, the non-doped polycrystalline silicon film is in direct contact with the polycrystalline silicon resistor and the silicon substrate. There is a possibility that the resistance value changes due to diffusion into the polycrystalline silicon film, and there is also a possibility that the polycrystalline silicon resistor may be electrically connected to the silicon substrate, which has high accuracy and high reliability It was difficult to obtain a resistance element.
【０００６】[0006]
【課題を解決するための手段】上記問題点を解決するた
め、本発明によれば、半導体基板（１）上に形成された
絶縁膜（３）と底面が接するように多結晶シリコン抵抗
体（５）が形成され、前記多結晶シリコン抵抗体のパタ
ーンを確定するように該多結晶シリコン抵抗体の側面に
沿ってノンドープ多結晶シリコン膜（７）が形成され、
前記多結晶シリコン抵抗体の側面と前記ノンドープ多結
晶シリコン膜との間には薄い絶縁膜（６）が設けられて
いることを特徴とする半導体装置が提供される。According to the present invention, in order to solve the above-mentioned problems, according to the present invention, a polysilicon resistor (3) is formed so that an insulating film (3) formed on a semiconductor substrate (1) is in contact with a bottom surface. 5) is formed, and a non-doped polycrystalline silicon film (7) is formed along the side surface of the polycrystalline silicon resistor so as to define the pattern of the polycrystalline silicon resistor;
A semiconductor device is provided, wherein a thin insulating film (6) is provided between a side surface of the polycrystalline silicon resistor and the non-doped polycrystalline silicon film.
【０００７】また、半導体基板（１）上に絶縁膜（３）
を形成する工程と、該絶縁膜上に多結晶シリコン膜
（４）を形成する工程と、該多結晶シリコン膜に選択的
に不純物をドープして多結晶シリコン抵抗体（５）を形
成する工程と、該多結晶シリコン抵抗体に隣接する前記
多結晶シリコン膜とその下の絶縁膜を除去して多結晶シ
リコン抵抗体を囲む開口を形成する工程と、熱酸化を行
って前記開口底面の半導体基板表面、前記多結晶シリコ
ン膜（４）の表面および側面並びに前記多結晶シリコン
抵抗体（５）の表面および側面に薄い酸化膜（６）を形
成する工程と、前記開口内をノンドープ多結晶シリコン
膜（７）で埋め込む工程と、を含む半導体装置の製造方
法が提供される。An insulating film (3) is formed on the semiconductor substrate (1).
Forming a polycrystalline silicon film (4) on the insulating film; and selectively forming an impurity in the polycrystalline silicon film to form a polycrystalline silicon resistor (5). Forming an opening surrounding the polycrystalline silicon resistor by removing the polycrystalline silicon film adjacent to the polycrystalline silicon resistor and the insulating film thereunder; and performing thermal oxidation to form a semiconductor on the bottom surface of the opening. Forming a thin oxide film (6) on the substrate surface, the surface and side surfaces of the polycrystalline silicon film (4) and the surface and side surfaces of the polycrystalline silicon resistor (5); Embedding with a film (7).
【０００８】[0008]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１（ａ）は、本発明の一実施例を示す平
面図であり、図１（ｂ）はそのＡ−Ａ′線の断面図であ
る。本実施例の半導体装置を形成するには、まず、シリ
コン基板１上に熱酸化法により膜厚１．０μｍ程度の厚
いシリコン酸化膜２と、膜厚０．２５μｍ程度の比較的
薄いシリコン酸化膜３とを形成する。次に、ＳｉＨ4 を
用いたＣＶＤ法により、多結晶シリコン膜４を膜厚０．
２５μｍに成長させる。次に、フォトリソグラフィ技術
およびイオン注入法により、抵抗となる部分にのみボロ
ン等の不純物を導入して、多結晶シリコン抵抗体５を形
成する。Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1A is a plan view showing an embodiment of the present invention, and FIG. 1B is a sectional view taken along line AA '. To form the semiconductor device of this embodiment, first, a thick silicon oxide film 2 having a thickness of about 1.0 μm and a relatively thin silicon oxide film having a thickness of about 0.25 μm are formed on a silicon substrate 1 by a thermal oxidation method. 3 is formed. Next, by a CVD method using SiH 4, a polycrystalline silicon film 4 thickness 0.
Grow to 25 μm. Next, an impurity such as boron is introduced only into a portion that becomes a resistor by a photolithography technique and an ion implantation method to form a polycrystalline silicon resistor 5.
【０００９】続いて、フォトリソグラフィ技術およびド
ライエッチング法により、多結晶シリコン抵抗体５の周
囲の多結晶シリコン膜４およびシリコン酸化膜３を除去
して開口部を形成する。次に、軽く熱酸化を行って、シ
リコン基板１、多結晶シリコン膜４および多結晶シリコ
ン抵抗体５の表面に厚さ１０ｎｍ程度の薄いシリコン酸
化膜６を形成する。次に、ＳｉＨ4 を用いたＣＶＤ法に
より、ノンドープ多結晶シリコン膜を十分に厚く成長さ
せ、エッチバックを行って開口部に埋設されたノンドー
プ多結晶シリコン膜７を形成する。続いて、ＣＶＤ法に
よりシリコン酸化膜８を形成し、フォトリソグラフィ技
術およびドライエッチング技術により、多結晶シリコン
抵抗体５の両端に窓開けを行い、スパッタ法によりアル
ミニウムを全面に被着し、フォトリソグラフィ技術およ
びドライエッチング技術によりパターニングをおこなっ
てＡｌ配線９を形成する。Subsequently, an opening is formed by removing the polycrystalline silicon film 4 and the silicon oxide film 3 around the polycrystalline silicon resistor 5 by photolithography and dry etching. Next, a thin silicon oxide film 6 having a thickness of about 10 nm is formed on the surfaces of the silicon substrate 1, the polycrystalline silicon film 4 and the polycrystalline silicon resistor 5 by light thermal oxidation. Next, a non-doped polycrystalline silicon film is grown sufficiently thick by a CVD method using SiH 4 , and is etched back to form a non-doped polycrystalline silicon film 7 buried in the opening. Subsequently, a silicon oxide film 8 is formed by a CVD method, windows are opened at both ends of the polycrystalline silicon resistor 5 by a photolithography technique and a dry etching technique, and aluminum is deposited on the entire surface by a sputtering method. The Al wiring 9 is formed by patterning using a technique and a dry etching technique.
【００１０】このように形成された半導体装置では、多
結晶シリコン抵抗体５の周囲全体が、シリコン基板１上
に薄いシリコン酸化膜６を介して成長されたノンドープ
多結晶シリコン膜７に薄いシリコン酸化膜６を介して接
しているため、多結晶シリコン抵抗体５から発生した熱
はシリコン酸化膜３を通してシリコン基板１へ放熱され
るのみならず、多結晶シリコン抵抗体５の四方の側面の
薄いシリコン酸化膜６と埋設されたノンドープ多結晶シ
リコン膜７とシリコン基板１上の薄いシリコン酸化膜６
とを通してシリコン基板１へ放出されるので、大きな放
熱効果を享受することができる。これは、多結晶シリコ
ンがシリコン酸化膜に比較し熱伝導率が約１０倍である
という性質を利用している。In the semiconductor device formed in this manner, the entire periphery of the polycrystalline silicon resistor 5 is thinned by the non-doped polycrystalline silicon film 7 grown on the silicon substrate 1 via the thin silicon oxide film 6. The heat generated from the polycrystalline silicon resistor 5 is not only dissipated to the silicon substrate 1 through the silicon oxide film 3 because of contact with the film 6 but also the thin silicon on the four sides of the polycrystalline silicon resistor 5. Oxide film 6, embedded non-doped polycrystalline silicon film 7, and thin silicon oxide film 6 on silicon substrate 1.
, And is released to the silicon substrate 1, so that a large heat radiation effect can be enjoyed. This utilizes the property that polycrystalline silicon has a thermal conductivity that is about 10 times that of a silicon oxide film.
【００１１】また、多結晶シリコン膜４およびシリコン
酸化膜３に形成された開口がノンドープ多結晶シリコン
膜７によって埋め込まれるため、Ａｌ配線９が段差部を
通過することがなくなり配線の段切れの発生は防止され
る。さらに、ノンドープ多結晶シリコン膜７とシリコン
基板１および多結晶シリコン抵抗体５との間にはシリコ
ン酸化膜６が介在しているので、抵抗体５中の不純物が
熱処理によってノンドープ多結晶シリコン膜へ拡散する
ことがなくなり、抵抗体５の抵抗値が変化したり抵抗体
とシリコン基板とが接続されるという事態は回避され
る。Further, since the openings formed in the polycrystalline silicon film 4 and the silicon oxide film 3 are filled with the non-doped polycrystalline silicon film 7, the Al wiring 9 does not pass through the step and the wiring is disconnected. Is prevented. Further, since silicon oxide film 6 is interposed between non-doped polycrystalline silicon film 7 and silicon substrate 1 and polycrystalline silicon resistor 5, impurities in resistor 5 are converted into non-doped polycrystalline silicon film by heat treatment. Diffusion does not occur, and the situation where the resistance value of the resistor 5 changes or the resistor and the silicon substrate are connected is avoided.
【００１２】以上好ましい実施例について説明したが、
本発明は上記実施例に限定されるされるものではなく、
特許請求の範囲に記載された本願発明の要旨内において
各種の変更が可能である。例えば、実施例では、抵抗体
を形成するのにボロンを導入していたが、ボロンに代え
リン等の他の不純物を用いることができ、またシリコン
酸化膜８に代えシリコン窒化膜やＰＳＧやこれらの複合
膜を用いることができる。また、実施例では単独の抵抗
体について説明したが、複数の抵抗体を並置した場合に
も本発明を適用することができ、その場合、複数の抵抗
体に共通する開口部を設けることができる。Although the preferred embodiment has been described above,
The present invention is not limited to the above embodiments,
Various modifications are possible within the gist of the present invention described in the claims. For example, in the embodiment, boron is introduced to form the resistor, but other impurities such as phosphorus can be used instead of boron, and the silicon oxide film 8 can be replaced with a silicon nitride film, PSG, or the like. Can be used. In the embodiment, a single resistor has been described. However, the present invention can be applied to a case where a plurality of resistors are juxtaposed, and in that case, an opening common to the plurality of resistors can be provided. .
【００１３】[0013]
【発明の効果】以上説明したように、本発明は、多結晶
シリコン抵抗体の周囲に半導体基板の表面を露出させる
開口を設け、この開口内をノンドープ多結晶シリコンで
埋め込み、さらに抵抗体とノンドープ多結晶シリコンと
の間に薄い酸化膜を介在させたものであるので、以下の
効果を奏することができる。 抵抗体側面全体が薄い酸化膜を介してノンドープ多
結晶シリコンと接しているため、抵抗体が細長くあるい
はジグザグ状に形成された場合であっても、高い放熱効
果を得ることができる。 抵抗体からノンドープ多結晶シリコン膜へ不純物が
拡散されることがなくなり、抵抗値の変化および抵抗体
の基板への短絡を防止することができる。したがって、
高精度の抵抗体をもつ信頼性の高い半導体装置を提供す
ることが可能となる。 抵抗体および開口部に段差が形成されることがなく
なるので、配線の段切れを防止することができる。As described above, according to the present invention, an opening for exposing the surface of a semiconductor substrate is provided around a polycrystalline silicon resistor, and the opening is filled with non-doped polycrystalline silicon. Since a thin oxide film is interposed between the gate electrode and polycrystalline silicon, the following effects can be obtained. Since the entire side surface of the resistor is in contact with the non-doped polycrystalline silicon via the thin oxide film, a high heat radiation effect can be obtained even when the resistor is formed to be elongated or zigzag. Impurities are not diffused from the resistor to the non-doped polycrystalline silicon film, so that a change in resistance value and a short circuit of the resistor to the substrate can be prevented. Therefore,
It is possible to provide a highly reliable semiconductor device having a highly accurate resistor. Since no step is formed in the resistor and the opening, disconnection of the wiring can be prevented.
【図１】本発明の一実施例の平面図と断面図。FIG. 1 is a plan view and a sectional view of an embodiment of the present invention.
【図２】従来例の平面図と断面図。FIG. 2 is a plan view and a cross-sectional view of a conventional example.
１、１１ シリコン基板 ２、３、６、８、１２、１３、１６ シリコン酸化膜 ４ 多結晶シリコン膜 ５、１５ 多結晶シリコン抵抗体 ７、１４ ノンドープ多結晶シリコン膜 ９、１７ Ａｌ配線 1, 11 silicon substrate 2, 3, 6, 8, 12, 13, 16 silicon oxide film 4 polycrystalline silicon film 5, 15 polycrystalline silicon resistor 7, 14 non-doped polycrystalline silicon film 9, 17 Al wiring
Claims (1)
と、該絶縁膜上に多結晶シリコン膜を形成する工程と、
該多結晶シリコン膜に選択的に不純物をドープして多結
晶シリコン抵抗体を形成する工程と、該多結晶シリコン
抵抗体に隣接する前記多結晶シリコン膜とその下の絶縁
膜を除去して多結晶シリコン抵抗体を囲む開口を形成す
る工程と、熱酸化を行って前記開口底面の半導体基板表
面、前記多結晶シリコン膜の表面および側面並びに前記
多結晶シリコン抵抗体の表面および側面に薄い酸化膜を
形成する工程と、前記開口内をノンドープ多結晶シリコ
ン膜で埋め込む工程と、を含む半導体装置の製造方法。 1. A process for forming an insulating film on a semiconductor substrate.
Forming a polycrystalline silicon film on the insulating film;
The polycrystalline silicon film is selectively doped with impurities to form a polycrystalline silicon film.
Forming a polycrystalline silicon resistor and the polycrystalline silicon
The polycrystalline silicon film adjacent to the resistor and the insulation thereunder
Removing the film to form an opening surrounding the polycrystalline silicon resistor
And performing a thermal oxidation to form a semiconductor substrate surface on the bottom surface of the opening.
Plane, the surface and side surfaces of the polycrystalline silicon film, and
Thin oxide film on the surface and side of polycrystalline silicon resistor
Forming a non-doped polycrystalline silicon in the opening;
Embedding with a semiconductor film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5274793A JP2878088B2 (en) | 1993-10-07 | 1993-10-07 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5274793A JP2878088B2 (en) | 1993-10-07 | 1993-10-07 | Semiconductor device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07142677A JPH07142677A (en) | 1995-06-02 |
| JP2878088B2 true JP2878088B2 (en) | 1999-04-05 |
Family
ID=17546645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5274793A Expired - Lifetime JP2878088B2 (en) | 1993-10-07 | 1993-10-07 | Semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2878088B2 (en) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4493596B2 (en) | 2003-07-31 | 2010-06-30 | 富士通マイクロエレクトロニクス株式会社 | Semiconductor device |
| KR100752907B1 (en) * | 2005-11-25 | 2007-08-28 | 후지쯔 가부시끼가이샤 | Semiconductor device |
| US8652922B2 (en) | 2011-01-18 | 2014-02-18 | International Business Machines Corporation | Compact thermally controlled thin film resistors utilizing substrate contacts and methods of manufacture |
| US8298904B2 (en) | 2011-01-18 | 2012-10-30 | International Business Machines Corporation | Compact thermally controlled thin film resistors utilizing substrate contacts and methods of manufacture |
| JP6652443B2 (en) * | 2016-05-06 | 2020-02-26 | 株式会社日本マイクロニクス | Multilayer wiring board and probe card using the same |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2572098B2 (en) * | 1988-01-30 | 1997-01-16 | 富士通株式会社 | Semiconductor device |
-
1993
- 1993-10-07 JP JP5274793A patent/JP2878088B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07142677A (en) | 1995-06-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5286674A (en) | Method for forming a via structure and semiconductor device having the same | |
| US5444021A (en) | Method for making a contact hole of a semiconductor device | |
| JP3123092B2 (en) | Method for manufacturing semiconductor device | |
| JP2878088B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP3171323B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP3065525B2 (en) | Semiconductor element wiring forming method | |
| EP0534203B1 (en) | Semiconductor device | |
| US5221634A (en) | Method of making semiconductor device employing self diffusion of dopant from contact member for augmenting electrical connection to doped region in substrate | |
| EP0380964B1 (en) | Method of making a semiconductor device having a contact member | |
| JP3039163B2 (en) | Method for manufacturing semiconductor device | |
| JPS6259463B2 (en) | ||
| JP2596848B2 (en) | Method for manufacturing semiconductor device | |
| JP2982282B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP3417482B2 (en) | Method for manufacturing semiconductor device | |
| JPH02156537A (en) | Manufacture of semiconductor device | |
| KR0172723B1 (en) | Method of manufacturing semiconductor device | |
| JPH07263554A (en) | Semiconductor device and production process thereof | |
| JPH05267336A (en) | Forming method for wiring layer using alignment mark | |
| KR930010459B1 (en) | Thermal print head | |
| JPH0786205A (en) | Semiconductor device and its manufacture | |
| JPH02105519A (en) | Manufacture of semiconductor integrated circuit | |
| GB2083698A (en) | Semiconductor device | |
| JP2000150782A (en) | Semiconductor device | |
| JPH0582548A (en) | Semiconductor device | |
| JPS5842257A (en) | Semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 6 Free format text: PAYMENT UNTIL: 20080726 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 7 Free format text: PAYMENT UNTIL: 20090726 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100726 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |