JP2877569B2 - 半導体インダクタンス回路 - Google Patents
半導体インダクタンス回路Info
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Description
【0001】
【産業上の利用分野】この発明は半導体インダクタンス
回路に関し、特にたとえば電流制御ジャイレータ回路な
どに用いられる、半導体インダクタンス回路に関する。
回路に関し、特にたとえば電流制御ジャイレータ回路な
どに用いられる、半導体インダクタンス回路に関する。
【0002】
【従来の技術】図7を参照して、従来の半導体インダク
タンス回路1では、差動増幅回路2のトランジスタQ1
およびQ2のコレクタを、それぞれ差動増幅回路3のト
ランジスタQ4およびQ3のベースに接続し、トランジ
スタQ1およびQ2のベースを、それぞれトランジスタ
Q3およびQ4のコレクタに接続し、さらに、トランジ
スタQ3のベースとトランジスタQ4とのベースとの間
にコンデンサCを接続していた。その結果、入力端子4
と出力端子5との間には、電圧−電流特性においてイン
ダクタンス特性が得られていた。このような半導体イン
ダクタンス回路1では、トランジスタQ1およびQ2の
ベース電位は外部から設定される電位に定まるが、トラ
ンジスタQ3およびQ4のベース電位についてはこれを
定める条件がないため、半導体インダクタンス回路1の
動作が安定しないという問題点があった。 この他に、上
述の従来技術の問題を解決できる第2の従来技術が、た
とえば特公昭50−12268号公報[H03H 7/
44]に開示されている。
タンス回路1では、差動増幅回路2のトランジスタQ1
およびQ2のコレクタを、それぞれ差動増幅回路3のト
ランジスタQ4およびQ3のベースに接続し、トランジ
スタQ1およびQ2のベースを、それぞれトランジスタ
Q3およびQ4のコレクタに接続し、さらに、トランジ
スタQ3のベースとトランジスタQ4とのベースとの間
にコンデンサCを接続していた。その結果、入力端子4
と出力端子5との間には、電圧−電流特性においてイン
ダクタンス特性が得られていた。このような半導体イン
ダクタンス回路1では、トランジスタQ1およびQ2の
ベース電位は外部から設定される電位に定まるが、トラ
ンジスタQ3およびQ4のベース電位についてはこれを
定める条件がないため、半導体インダクタンス回路1の
動作が安定しないという問題点があった。 この他に、上
述の従来技術の問題を解決できる第2の従来技術が、た
とえば特公昭50−12268号公報[H03H 7/
44]に開示されている。
【0003】
【発明が解決しようとする課題】しかしながら、第2の
従来技術では、ダイナミックレンジが小さいという別の
問題があった。
従来技術では、ダイナミックレンジが小さいという別の
問題があった。
【0004】それゆえに、この発明の主たる目的は、動
作が安定し、しかもダイナミックレンジを大きくするこ
とができる、半導体インダクタンス回路を提供すること
である。
作が安定し、しかもダイナミックレンジを大きくするこ
とができる、半導体インダクタンス回路を提供すること
である。
【0005】
【課題を解決するための手段】第1の発明は、入力端子
に接続される第1入力を有する第1トランジスタおよび
出力端子に接続される第2入力を有する第2トランジス
タを含む第1の差動増幅回路と、第1の差動増幅回路の
出力に接続される第3入力を有する第3トランジスタお
よび交流的にアースされた直流電源に接続される第4入
力を有する第4トランジスタを含む第2の差動増幅回路
と、第2の差動増幅回路の第3トランジスタの出力を第
1入力に接続する第1の帰還経路と、第2の差動増幅回
路の第4トランジスタの出力および直流電源のいずれか
一方を第2入力に接続する第2の帰還経路と、第1の差
動増幅回路の出力と交流的アースとの間に介挿されるコ
ンデンサとを備える半導体インダクタンス回路におい
て、入力端子と第1入力との間に接続された第1抵抗お
よび第1入力と第2入力との間に接続された第2抵抗を
含む分圧手段をさらに設け、分圧手段によって第1入力
と第2入力との間の電位差を分圧するようにしたことを
特徴とする、半導体インダクタンス回路である。第2の
発明は、入力端子に接続される第1入力を有する第1ト
ランジスタおよび出力端子に接続される第2入力を有す
る第2トランジスタを含む第1の差動増幅回路と、第1
の差動増幅回路の出力に接続される第3入力を有する第
3トランジスタおよび交流的にアースされた直流電源に
接続される第4入力を有する第4トランジスタを含む第
2の差動増幅回路と、第2の差動増幅回路の第3トラン
ジスタの出力を第1入力に接続する第1の帰還経路と、
第2の差動増幅回路の第4トランジスタの出力および直
流電源のいずれか一方を第2入力に接続する第2の帰還
経路と、第1の差動増幅回路の出力と交流的アースとの
間に介挿されるコンデンサとを備える半導体インダクタ
ンス回路において、少なくとも入力端子と第1入力との
間に接続された第1抵抗,出力端子と第2入力との間に
接続された第2抵抗および第1入力と第2入力との間に
接続された抵抗成分を含む分圧手段をさらに設け、分圧
手段によって第1入力と第2入力との間の電位差を分圧
するようにしたことを特徴とする、半導体インダクタン
ス回路である。
に接続される第1入力を有する第1トランジスタおよび
出力端子に接続される第2入力を有する第2トランジス
タを含む第1の差動増幅回路と、第1の差動増幅回路の
出力に接続される第3入力を有する第3トランジスタお
よび交流的にアースされた直流電源に接続される第4入
力を有する第4トランジスタを含む第2の差動増幅回路
と、第2の差動増幅回路の第3トランジスタの出力を第
1入力に接続する第1の帰還経路と、第2の差動増幅回
路の第4トランジスタの出力および直流電源のいずれか
一方を第2入力に接続する第2の帰還経路と、第1の差
動増幅回路の出力と交流的アースとの間に介挿されるコ
ンデンサとを備える半導体インダクタンス回路におい
て、入力端子と第1入力との間に接続された第1抵抗お
よび第1入力と第2入力との間に接続された第2抵抗を
含む分圧手段をさらに設け、分圧手段によって第1入力
と第2入力との間の電位差を分圧するようにしたことを
特徴とする、半導体インダクタンス回路である。第2の
発明は、入力端子に接続される第1入力を有する第1ト
ランジスタおよび出力端子に接続される第2入力を有す
る第2トランジスタを含む第1の差動増幅回路と、第1
の差動増幅回路の出力に接続される第3入力を有する第
3トランジスタおよび交流的にアースされた直流電源に
接続される第4入力を有する第4トランジスタを含む第
2の差動増幅回路と、第2の差動増幅回路の第3トラン
ジスタの出力を第1入力に接続する第1の帰還経路と、
第2の差動増幅回路の第4トランジスタの出力および直
流電源のいずれか一方を第2入力に接続する第2の帰還
経路と、第1の差動増幅回路の出力と交流的アースとの
間に介挿されるコンデンサとを備える半導体インダクタ
ンス回路において、少なくとも入力端子と第1入力との
間に接続された第1抵抗,出力端子と第2入力との間に
接続された第2抵抗および第1入力と第2入力との間に
接続された抵抗成分を含む分圧手段をさらに設け、分圧
手段によって第1入力と第2入力との間の電位差を分圧
するようにしたことを特徴とする、半導体インダクタン
ス回路である。
【0006】
【作用】入力端子から第1の差動増幅回路の第1入力に
直流バイアスを与える。このとき、第1入力が第2入力
の電位より高いとすれば、第1の差動増幅回路の出力の
電位すなわち第2の差動増幅回路の第3入力の電位が上
昇する。そして、第3入力の電位が、一定の電位に保た
れている第4入力の電位より高くなると、第2の差動増
幅回路の第2出力の電位は上昇して第1入力の電位と等
しいところで安定する。一方、第3入力の電位は、第4
入力の電位と等しいところで安定する。したがって、第
1入力から第4入力の電位がすべて決定される。分圧手
段は、第1の差動増幅回路の第1入力と第2入力との間
の電位差を分圧するため、ダイナミックレンジを大きく
し、コンデンサの小さな容量値に対して大きなインダク
タンス値を得ることができる。
直流バイアスを与える。このとき、第1入力が第2入力
の電位より高いとすれば、第1の差動増幅回路の出力の
電位すなわち第2の差動増幅回路の第3入力の電位が上
昇する。そして、第3入力の電位が、一定の電位に保た
れている第4入力の電位より高くなると、第2の差動増
幅回路の第2出力の電位は上昇して第1入力の電位と等
しいところで安定する。一方、第3入力の電位は、第4
入力の電位と等しいところで安定する。したがって、第
1入力から第4入力の電位がすべて決定される。分圧手
段は、第1の差動増幅回路の第1入力と第2入力との間
の電位差を分圧するため、ダイナミックレンジを大きく
し、コンデンサの小さな容量値に対して大きなインダク
タンス値を得ることができる。
【0007】
【発明の効果】この発明によれば、第1入力から第4入
力の電位がすべて決定されるので、半導体インダクタン
ス回路の動作が安定する。さらに、分圧手段を設けたた
め、ダイナミックレンジを大きくし、コンデンサの容量
値に対して大きなインダクタンス値を得ることができ
る。
力の電位がすべて決定されるので、半導体インダクタン
ス回路の動作が安定する。さらに、分圧手段を設けたた
め、ダイナミックレンジを大きくし、コンデンサの容量
値に対して大きなインダクタンス値を得ることができ
る。
【0008】
【実施例】図1を参照して、この実施例の半導体インダ
クタンス回路10は、差動増幅回路12および14を含
み、入力端子16から差動増幅回路12のトランジスタ
Q1のベースにDCバイアスが与えられる。トランジス
タQ1はトランジスタQ2とともに差動対18を構成
し、トランジスタQ2のベースが出力端子20に接続さ
れる。トランジスタQ2のコレクタとトランジスタQ1
のコレクタが接続される直流電源Vccとの間にはコン
デンサCが介挿される。また、差動対18の出力すなわ
ちトランジスタQ2のコレクタが差動増幅回路14のト
ランジスタQ3のベースに接続される。トランジスタQ
3とともに差動対22を構成するトランジスタQ4のベ
ースには、直流電源24によって一定の固定バイアスV
B4が供給されており、交流的アースとされる。そし
て、トランジスタQ3およびQ4のコレクタが、それぞ
れ入力端子16および出力端子20に接続される。な
お、26,28,30,32,34,36および38は
定電流源(直列電流源)である。また、コンデンサC
は、トランジスタQ2のコレクタと直流電源24との間
に介挿されてもよい。
クタンス回路10は、差動増幅回路12および14を含
み、入力端子16から差動増幅回路12のトランジスタ
Q1のベースにDCバイアスが与えられる。トランジス
タQ1はトランジスタQ2とともに差動対18を構成
し、トランジスタQ2のベースが出力端子20に接続さ
れる。トランジスタQ2のコレクタとトランジスタQ1
のコレクタが接続される直流電源Vccとの間にはコン
デンサCが介挿される。また、差動対18の出力すなわ
ちトランジスタQ2のコレクタが差動増幅回路14のト
ランジスタQ3のベースに接続される。トランジスタQ
3とともに差動対22を構成するトランジスタQ4のベ
ースには、直流電源24によって一定の固定バイアスV
B4が供給されており、交流的アースとされる。そし
て、トランジスタQ3およびQ4のコレクタが、それぞ
れ入力端子16および出力端子20に接続される。な
お、26,28,30,32,34,36および38は
定電流源(直列電流源)である。また、コンデンサC
は、トランジスタQ2のコレクタと直流電源24との間
に介挿されてもよい。
【0009】図1の半導体インダクタンス回路10にお
いて、トランジスタQ1およびQ2のそれぞれの微分抵
抗をre0とすると、トランジスタQ2のコレクタ電位
Vcは、角周波数ωのときに、数1で与えられる。
いて、トランジスタQ1およびQ2のそれぞれの微分抵
抗をre0とすると、トランジスタQ2のコレクタ電位
Vcは、角周波数ωのときに、数1で与えられる。
【0010】
【数1】
【0011】また、トランジスタQ3およびQ4のそれ
ぞれの微分抵抗をre1すると、i1=Vc/2re1
であるから、電流i1は数2で示され、数3が得られ
る。
ぞれの微分抵抗をre1すると、i1=Vc/2re1
であるから、電流i1は数2で示され、数3が得られ
る。
【0012】
【数2】
【0013】
【数3】
【0014】ここで、L=C・2re0・2re1とお
くと、数4となる。
くと、数4となる。
【0015】
【数4】
【0016】したがって、入力端子16と出力端子20
との間にインダクタンス特性が得られる。次に、各トラ
ンジスタQ1〜Q4のベースバイアスについて説明す
る。入力端子16からトランジスタQ1のベースに直流
バイアスが与えられ、トランジスタQ1のベース電位が
トランジスタQ2のベース電位より高いとき、トランジ
スタQ2のコレクタ電位VcすなわちトランジスタQ3
のベース電位が上昇する。トランジスタQ3のベース電
位がトランジスタQ4のベース電位(=VB4)より高
くなると、トランジスタQ4のコレクタ電位すなわちト
ランジスタQ2のベース電位が上昇し、トランジスタQ
1のベース電位に等しいところで安定する。一方、トラ
ンジスタQ3のベース電位は、トランジスタQ4のベー
ス電位と等しいところで安定する。このようにして、各
トランジスタQ1〜Q4のベースバイアスがすべて決定
されるのでその動作が安定する。
との間にインダクタンス特性が得られる。次に、各トラ
ンジスタQ1〜Q4のベースバイアスについて説明す
る。入力端子16からトランジスタQ1のベースに直流
バイアスが与えられ、トランジスタQ1のベース電位が
トランジスタQ2のベース電位より高いとき、トランジ
スタQ2のコレクタ電位VcすなわちトランジスタQ3
のベース電位が上昇する。トランジスタQ3のベース電
位がトランジスタQ4のベース電位(=VB4)より高
くなると、トランジスタQ4のコレクタ電位すなわちト
ランジスタQ2のベース電位が上昇し、トランジスタQ
1のベース電位に等しいところで安定する。一方、トラ
ンジスタQ3のベース電位は、トランジスタQ4のベー
ス電位と等しいところで安定する。このようにして、各
トランジスタQ1〜Q4のベースバイアスがすべて決定
されるのでその動作が安定する。
【0017】図2に示す半導体インダクタンス回路10
は、図1に示す半導体インダクタンス回路12のトラン
ジスタQ1およびQ2のエミッタ間およびトランジスタ
Q3およびQ4のエミッタ間にそれぞれ抵抗Rを介挿
し、ダイナミックレンジを大きくしたものである。図2
に示す半導体インダクタンス回路10において、図1の
実施例と同様に、トランジスタQ3のコレクタ電位Vc
は数5で与えられ、電流i1は数6で示され、数7の結
果が得られる。
は、図1に示す半導体インダクタンス回路12のトラン
ジスタQ1およびQ2のエミッタ間およびトランジスタ
Q3およびQ4のエミッタ間にそれぞれ抵抗Rを介挿
し、ダイナミックレンジを大きくしたものである。図2
に示す半導体インダクタンス回路10において、図1の
実施例と同様に、トランジスタQ3のコレクタ電位Vc
は数5で与えられ、電流i1は数6で示され、数7の結
果が得られる。
【0018】
【数5】
【0019】
【数6】
【0020】
【数7】
【0021】ここで、L=C・(2re0+R)(2r
e1+R)とおくと、数8となり、入力端子16と出力
端子20との間にインダクタンス特性が得られる。
e1+R)とおくと、数8となり、入力端子16と出力
端子20との間にインダクタンス特性が得られる。
【0022】
【数8】
【0023】また、図2に示す半導体インダクタンス回
路10の各トランジスタQ1〜Q4のベースにおけるバ
イアスは、図1の実施例と同様に決定される。図3に示
す半導体インダクタンス回路10は、図1に示す半導体
インダクタンス回路10に、抵抗R1,R2およびR
3,R4による分圧回路ならびにトランジスタQ5〜Q
8などを付加し、ダイナミックレンジを大きくしたもの
である。すなわち、入力端子16とトランジスタQ1と
の間にはトランジスタQ5が介挿され、トランジスタQ
5のベースが入力端子16に、トランジスタQ5のコレ
クタが直流電源Vccに、トランジスタQ5のエミッタ
が抵抗R1を介してトランジスタQ1のベースにそれぞ
れ接続される。また、出力端子20とトランジスタQ2
との間にはトランジスタQ6が介挿され、トランジスタ
Q6のベースが出力端子20に、トランジスタQ6のコ
レクタが直流電源Vccに、トランジスタQ6のエミッ
タがトランジスタQ2のベースにそれぞれ接続される。
そして、トランジスタQ1のベースとトランジスタQ2
のベースとの間には抵抗R2が介挿される。また、同様
に、差動増幅回路12の出力すなわちトランジスタQ2
のコレクタとトランジスタQ3との間にはトランジスタ
Q7が介挿され、トランジスタQ7のベースがトランジ
スタQ2のコレクタに、トランジスタQ7のコレクタが
直流電源Vccに、トランジスタQ7のエミッタが抵抗
R3を介してトランジスタQ3のベースにそれぞれ接続
される。また、直流電源24とトランジスタQ4との間
にはトランジスタQ8が介挿され、トランジスタQ8の
ベースが直流電源24に、トランジスタQ8のコレクタ
が直流電源Vccに、トランジスタQ8のエミッタがト
ランジスタQ4のベースにそれぞれ接続される。トラン
ジスタQ3のベースとトランジスタQ4のベースとの間
には抵抗R4が介挿される。なお、40,42,44お
よび46は定電流源である。
路10の各トランジスタQ1〜Q4のベースにおけるバ
イアスは、図1の実施例と同様に決定される。図3に示
す半導体インダクタンス回路10は、図1に示す半導体
インダクタンス回路10に、抵抗R1,R2およびR
3,R4による分圧回路ならびにトランジスタQ5〜Q
8などを付加し、ダイナミックレンジを大きくしたもの
である。すなわち、入力端子16とトランジスタQ1と
の間にはトランジスタQ5が介挿され、トランジスタQ
5のベースが入力端子16に、トランジスタQ5のコレ
クタが直流電源Vccに、トランジスタQ5のエミッタ
が抵抗R1を介してトランジスタQ1のベースにそれぞ
れ接続される。また、出力端子20とトランジスタQ2
との間にはトランジスタQ6が介挿され、トランジスタ
Q6のベースが出力端子20に、トランジスタQ6のコ
レクタが直流電源Vccに、トランジスタQ6のエミッ
タがトランジスタQ2のベースにそれぞれ接続される。
そして、トランジスタQ1のベースとトランジスタQ2
のベースとの間には抵抗R2が介挿される。また、同様
に、差動増幅回路12の出力すなわちトランジスタQ2
のコレクタとトランジスタQ3との間にはトランジスタ
Q7が介挿され、トランジスタQ7のベースがトランジ
スタQ2のコレクタに、トランジスタQ7のコレクタが
直流電源Vccに、トランジスタQ7のエミッタが抵抗
R3を介してトランジスタQ3のベースにそれぞれ接続
される。また、直流電源24とトランジスタQ4との間
にはトランジスタQ8が介挿され、トランジスタQ8の
ベースが直流電源24に、トランジスタQ8のコレクタ
が直流電源Vccに、トランジスタQ8のエミッタがト
ランジスタQ4のベースにそれぞれ接続される。トラン
ジスタQ3のベースとトランジスタQ4のベースとの間
には抵抗R4が介挿される。なお、40,42,44お
よび46は定電流源である。
【0024】図3に示す半導体インダクタンス回路10
において、入力端子16および出力端子20間すなわち
トランジスタQ5およびQ6のベース間に加わる電圧を
V1とすると、トランジスタQ1およびQ2のベース間
の電位差ΔV1は、抵抗R1およびR2で分圧されて数
9で表される。
において、入力端子16および出力端子20間すなわち
トランジスタQ5およびQ6のベース間に加わる電圧を
V1とすると、トランジスタQ1およびQ2のベース間
の電位差ΔV1は、抵抗R1およびR2で分圧されて数
9で表される。
【0025】
【数9】
【0026】したがって、トランジスタQ2のコレクタ
電位Vcは数10で与えられ、電流i1は数11で示さ
れ、数12の結果が得られる。
電位Vcは数10で与えられ、電流i1は数11で示さ
れ、数12の結果が得られる。
【0027】
【数10】
【0028】
【数11】
【0029】
【数12】
【0030】ここで、L=C・(1+R2/R1)・2
re1・2re0とおくと、数13となり、入力端子1
6と出力端子20との間にインダクタンス特性が得られ
る。このとき、先の数9で示すように第1入力と第2入
力との間の電位差ΔV1が抵抗R1およびR2によって
分圧されるため、図1実施例のインダクタンス値L=C
・2re1・2re0に比べて、分圧比(R1+R2/
R1)に従った大きなインダクタンス値を得ることがで
きる。一般に、このようなインダクタンス回路で扱える
信号レベルは差動対のダイナミックレンジとコンデンサ
によって制限される。信号レベルはまず、入力端子16
と出力端子20との間の電位差が差動対Q1,Qのダイ
ナミックレンジを超えないレベル(通常、定電流源の電
流Ioに依存せず50mVpp程度)に制限される。ま
た、信号の負荷がコンデンサCとなるため、コンデンサ
Cのインピーダンス1/jωCと定電流源の電流Ioに
よって決まるレベルVc=1/jωC×Ioによって制
限される。 図3実施例においては、電位差ΔV1が抵抗
R1およびR2によって分圧されるため、したがって、
差動対Q1,Q2のダイナミックレンジは(1+R2/
R1)倍される。したがって、図3実施例では、インダ
クタンス値が(1+R2/R1)倍されるだけではな
く、扱える信号レベルが、図1実施例に比べて(1+R
2/R1)倍されて、大きくなる。 換言すれば、図1実
施例と図3実施例とで同じインダクタンス値を得ようと
する場合、図3実施例ではコンデンサCの容量は図1実
施例の(R1/R1+R2)倍でよくなり、IC化する
場合、コンデンサCのためのスペースを大幅に小さくす
ることができる。さらに、コンデンサCの容量が(R1
/R1+R2)になるために、コンデンサCによるイン
ピーダンスが(R1+R2/R1)倍になるため、上述
のレベルVcが大きくなり、逆にいえば、電流Ioを小
さくすることができ、低消費電力化が可能となる。
re1・2re0とおくと、数13となり、入力端子1
6と出力端子20との間にインダクタンス特性が得られ
る。このとき、先の数9で示すように第1入力と第2入
力との間の電位差ΔV1が抵抗R1およびR2によって
分圧されるため、図1実施例のインダクタンス値L=C
・2re1・2re0に比べて、分圧比(R1+R2/
R1)に従った大きなインダクタンス値を得ることがで
きる。一般に、このようなインダクタンス回路で扱える
信号レベルは差動対のダイナミックレンジとコンデンサ
によって制限される。信号レベルはまず、入力端子16
と出力端子20との間の電位差が差動対Q1,Qのダイ
ナミックレンジを超えないレベル(通常、定電流源の電
流Ioに依存せず50mVpp程度)に制限される。ま
た、信号の負荷がコンデンサCとなるため、コンデンサ
Cのインピーダンス1/jωCと定電流源の電流Ioに
よって決まるレベルVc=1/jωC×Ioによって制
限される。 図3実施例においては、電位差ΔV1が抵抗
R1およびR2によって分圧されるため、したがって、
差動対Q1,Q2のダイナミックレンジは(1+R2/
R1)倍される。したがって、図3実施例では、インダ
クタンス値が(1+R2/R1)倍されるだけではな
く、扱える信号レベルが、図1実施例に比べて(1+R
2/R1)倍されて、大きくなる。 換言すれば、図1実
施例と図3実施例とで同じインダクタンス値を得ようと
する場合、図3実施例ではコンデンサCの容量は図1実
施例の(R1/R1+R2)倍でよくなり、IC化する
場合、コンデンサCのためのスペースを大幅に小さくす
ることができる。さらに、コンデンサCの容量が(R1
/R1+R2)になるために、コンデンサCによるイン
ピーダンスが(R1+R2/R1)倍になるため、上述
のレベルVcが大きくなり、逆にいえば、電流Ioを小
さくすることができ、低消費電力化が可能となる。
【0031】
【数13】
【0032】図3に示す半導体インダクタンス回路10
の各トランジスタQ1〜Q4のベースにおけるバイアス
は、図1に示す実施例と同様に決定される。また、図4
に示す半導体インダクタンス回路10は、図3に示す半
導体インダクタンス回路10にさらに、トランジスタQ
9〜Q11を含むカレントミラー回路48,トランジス
タQ12〜Q15を含むカレントミラー回路50,トラ
ンジスタQ16〜Q19を含む減衰器52,トランジス
タQ20〜Q23を含む減衰器54および可変定電流源
56を付加したものである。なお、図4に示す半導体イ
ンダクタンス回路10では、図3に示す半導体インダク
タンス回路10における定電流源26および28を除去
して定電流源58を用い、定電流源30および32を除
去して定電流源60を用いる。なお、減衰器52および
54は、それぞれトランジスタQ16,Q17およびQ
21,Q22だけで構成されてもよい。
の各トランジスタQ1〜Q4のベースにおけるバイアス
は、図1に示す実施例と同様に決定される。また、図4
に示す半導体インダクタンス回路10は、図3に示す半
導体インダクタンス回路10にさらに、トランジスタQ
9〜Q11を含むカレントミラー回路48,トランジス
タQ12〜Q15を含むカレントミラー回路50,トラ
ンジスタQ16〜Q19を含む減衰器52,トランジス
タQ20〜Q23を含む減衰器54および可変定電流源
56を付加したものである。なお、図4に示す半導体イ
ンダクタンス回路10では、図3に示す半導体インダク
タンス回路10における定電流源26および28を除去
して定電流源58を用い、定電流源30および32を除
去して定電流源60を用いる。なお、減衰器52および
54は、それぞれトランジスタQ16,Q17およびQ
21,Q22だけで構成されてもよい。
【0033】図4に示す半導体インダクタンス回路10
は、電流I1,I2,I3,I4,I5,I6,I7,
I8およびI9の定電流源40,34,36,38,4
2,44,60および46を含み、ここにおいて、I5
=I8=2I2=2I3=2I4≡IB,R1=R2=
R3=R4≡RBに設定する。また、可変定電流源56
を流れる電流をIcとすると、カレントミラー回路48
および50にはほぼ同一の電流Icが供給されるように
設定する。
は、電流I1,I2,I3,I4,I5,I6,I7,
I8およびI9の定電流源40,34,36,38,4
2,44,60および46を含み、ここにおいて、I5
=I8=2I2=2I3=2I4≡IB,R1=R2=
R3=R4≡RBに設定する。また、可変定電流源56
を流れる電流をIcとすると、カレントミラー回路48
および50にはほぼ同一の電流Icが供給されるように
設定する。
【0034】このような条件下において、図4に示す半
導体インダクタンス回路10の入力端子16および出力
端子20間すなわちトランジスタQ5およびQ6のベー
ス間の電位差をV1とすると、トランジスタQ1および
Q2のベース間の電位差ΔV1は、抵抗R1,R2およ
び各トランジスタQ16〜Q19の抵抗成分re(トラ
ンジスタQ16〜Q19に電流が流れることによって決
定される)によって分圧され、数14のようになる。
導体インダクタンス回路10の入力端子16および出力
端子20間すなわちトランジスタQ5およびQ6のベー
ス間の電位差をV1とすると、トランジスタQ1および
Q2のベース間の電位差ΔV1は、抵抗R1,R2およ
び各トランジスタQ16〜Q19の抵抗成分re(トラ
ンジスタQ16〜Q19に電流が流れることによって決
定される)によって分圧され、数14のようになる。
【0035】
【数14】
【0036】ここで、抵抗成分reは数15で表され
る。
る。
【0037】
【数15】
【0038】したがって、トランジスタQ1およびQ2
を含む差動対18には、電圧ΔV1により電流i1が流
れるので、トランジスタQ7のベースの出力電圧Vc
が、数16によって表される。
を含む差動対18には、電圧ΔV1により電流i1が流
れるので、トランジスタQ7のベースの出力電圧Vc
が、数16によって表される。
【0039】
【数16】
【0040】ここで、re´は、トランジスタQ1およ
びQ2のエミッタ微分抵抗で数17で表される。
びQ2のエミッタ微分抵抗で数17で表される。
【0041】
【数17】
【0042】そして、差動対18と同様に、出力電圧V
cによって差動対22のトランジスタQ3およびQ4の
ベース間に加わる電位差ΔVcは、数18で得られる。
cによって差動対22のトランジスタQ3およびQ4の
ベース間に加わる電位差ΔVcは、数18で得られる。
【0043】
【数18】
【0044】したがって、電位差ΔVcによって、差動
対22には、数19で表される電流i2が流れる。
対22には、数19で表される電流i2が流れる。
【0045】
【数19】
【0046】したがって、トランジスタQ5およびQ6
のベース間のインピーダンスは、数20となる。
のベース間のインピーダンスは、数20となる。
【0047】
【数20】
【0048】ここで、L=C・(2RB+re)2 ・
(2re´)2 /re2 とおくと、電位差V1は数21
となり、インダクタンス特性が得られる。この実施例に
おいても、分圧抵抗成分(2RB+re)(2re´)
の作用によってより大きなインダクタンス値を得ること
ができる。
(2re´)2 /re2 とおくと、電位差V1は数21
となり、インダクタンス特性が得られる。この実施例に
おいても、分圧抵抗成分(2RB+re)(2re´)
の作用によってより大きなインダクタンス値を得ること
ができる。
【0049】
【数21】
【0050】ここで、2RB≫reとすると、インダク
タンスLは数22で表され、制御電流Icによって、イ
ンダクタンスLを制御することができる。
タンスLは数22で表され、制御電流Icによって、イ
ンダクタンスLを制御することができる。
【0051】
【数22】
【0052】そして、図6に示す半導体インダクタンス
回路10のトランジスタQ1〜Q4のベースにおけるバ
イアスについては、図1の実施例と同様に決定される。
また、図5に示す半導体インダクタンス回路10は、図
6に示すようにその一方端が交流的アースされたもので
ある。すなわち、図5に示す半導体インダクタンス回路
10では、図1に示す半導体インダクタンス回路10と
比較してトランジスタQ2のベースには直流電源24が
接続されており、また、定電流源38が除去されてい
る。
回路10のトランジスタQ1〜Q4のベースにおけるバ
イアスについては、図1の実施例と同様に決定される。
また、図5に示す半導体インダクタンス回路10は、図
6に示すようにその一方端が交流的アースされたもので
ある。すなわち、図5に示す半導体インダクタンス回路
10では、図1に示す半導体インダクタンス回路10と
比較してトランジスタQ2のベースには直流電源24が
接続されており、また、定電流源38が除去されてい
る。
【0053】図5に示す半導体インダクタンス回路10
のインダクタンスLの値は図1に示す実施例と同じ値と
なり、入力端子16と出力端子20との間にインダクタ
ンス特性が得られる。図5に示す半導体インダクタンス
回路10の各トランジスタQ1〜Q4のベースにおける
バイアスについて説明する。トランジスタQ1のベース
電位がトランジスタQ2のベース電位より高くなると、
トランジスタQ2のコレクタ電位Vc(トランジスタQ
3のベース)は上昇する。トランジスタQ3のベース電
位がトランジスタQ4のベース電位より高くなると電流
i1が増加する。したがって、トランジスタQ1のベー
ス端におけるインピーダンス(図示せず)によって電圧
降下が生じる結果、トランジスタQ3のベース電位はト
ランジスタQ4のベース電位(=VB4)に等しくな
る。したがって、各トランジスタQ1〜Q4のベースバ
イアスがすべて決定される。
のインダクタンスLの値は図1に示す実施例と同じ値と
なり、入力端子16と出力端子20との間にインダクタ
ンス特性が得られる。図5に示す半導体インダクタンス
回路10の各トランジスタQ1〜Q4のベースにおける
バイアスについて説明する。トランジスタQ1のベース
電位がトランジスタQ2のベース電位より高くなると、
トランジスタQ2のコレクタ電位Vc(トランジスタQ
3のベース)は上昇する。トランジスタQ3のベース電
位がトランジスタQ4のベース電位より高くなると電流
i1が増加する。したがって、トランジスタQ1のベー
ス端におけるインピーダンス(図示せず)によって電圧
降下が生じる結果、トランジスタQ3のベース電位はト
ランジスタQ4のベース電位(=VB4)に等しくな
る。したがって、各トランジスタQ1〜Q4のベースバ
イアスがすべて決定される。
【図1】この発明の一実施例を示す回路図である。
【図2】この発明の他の実施例を示す回路図である。
【図3】この発明のその他の実施例を示す回路図であ
る。
る。
【図4】この発明のさらにその他の実施例を示す回路図
である。
である。
【図5】この発明のその他の実施例を示す回路図であ
る。
る。
【図6】図5の実施例の等価回路図である。
【図7】従来例を示す回路図である。
【符号の説明】 10 …半導体インダクタンス回路 12,14 …差動増幅回路 16 …入力端子 18,22 …差動対 20 …出力端子 26〜46,58,60 …定電流源
Claims (2)
- 【請求項1】入力端子に接続される第1入力を有する第
1トランジスタおよび出力端子に接続される第2入力を
有する第2トランジスタを含む第1の差動増幅回路と、
前記第1の差動増幅回路の出力に接続される第3入力を
有する第3トランジスタおよび交流的にアースされた直
流電源に接続される第4入力を有する第4トランジスタ
を含む第2の差動増幅回路と、前記第2の差動増幅回路
の前記第3トランジスタの出力を前記第1入力に接続す
る第1の帰還経路と、前記第2の差動増幅回路の前記第
4トランジスタの出力および前記直流電源のいずれか一
方を前記第2入力に接続する第2の帰還経路と、前記第
1の差動増幅回路の出力と交流的アースとの間に介挿さ
れるコンデンサとを備える半導体インダクタンス回路に
おいて、前記入力端子と前記第1入力との間に接続され
た第1抵抗および前記第1入力と前記第2入力との間に
接続された第2抵抗を含む分圧手段をさらに設け、前記
分圧手段によって前記第1入力と前記第2入力との間の
電位差を分圧するようにしたことを特徴とする、半導体
インダクタンス回路。 - 【請求項2】入力端子に接続される第1入力を有する第
1トランジスタおよび出力端子に接続される第2入力を
有する第2トランジスタを含む第1の差動増幅回路と、
前記第1の差動増幅回路の出力に接続される第3入力を
有する第3トランジスタおよび交流的にアースされた直
流電源に接続される第4入力を有する第4トランジスタ
を含む第2の差動増幅回路と、前記第2の差動増幅回路
の前記第3トランジスタの出力を前記第1入力に接続す
る第1の帰還経路と、前記第2の差動増幅回路の前記第
4トランジスタの出力および前記直流電源のいずれか一
方を前記第2入力に接続する第2の帰還経路と、前記第
1の差動増幅回路の出力と交流的アースとの間に介挿さ
れるコンデンサとを備える半導体インダクタンス回路に
おいて、少なくとも前記入力端子と前記第1入力との間
に接続された第1抵抗,前記出力端子と前記第2入力と
の間に接続された第2抵抗および前記第1入力と前記第
2入力との間に接続された抵抗成分を今む分圧手段をさ
らに設け、前記分圧手段によって前記第1入力と前記第
2入力との間の電位差を分圧するようにしたことを特徴
とする、半導体インダクタンス回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3192133A JP2877569B2 (ja) | 1991-07-31 | 1991-07-31 | 半導体インダクタンス回路 |
US07/875,793 US5267027A (en) | 1991-04-30 | 1992-04-28 | Comb filter-type Y/C separator circuit |
CA002067615A CA2067615C (en) | 1991-04-30 | 1992-04-29 | Y/c separation circuit |
EP92107465A EP0511682B1 (en) | 1991-04-30 | 1992-04-30 | Y/C separation circuit |
DE69222220T DE69222220T2 (de) | 1991-04-30 | 1992-04-30 | Y/C-Trennschaltung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3192133A JP2877569B2 (ja) | 1991-07-31 | 1991-07-31 | 半導体インダクタンス回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0537296A JPH0537296A (ja) | 1993-02-12 |
JP2877569B2 true JP2877569B2 (ja) | 1999-03-31 |
Family
ID=16286234
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3192133A Expired - Lifetime JP2877569B2 (ja) | 1991-04-30 | 1991-07-31 | 半導体インダクタンス回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2877569B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3284751B2 (ja) * | 1994-05-27 | 2002-05-20 | 日本電信電話株式会社 | 光パルス圧縮装置 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1430017A (en) * | 1973-04-13 | 1976-03-31 | Unilever Ltd | Chocolate compositions |
-
1991
- 1991-07-31 JP JP3192133A patent/JP2877569B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0537296A (ja) | 1993-02-12 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980616 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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