JP2877528B2 - 半導体集積回路のレイアウト方法 - Google Patents
半導体集積回路のレイアウト方法Info
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- JP2877528B2 JP2877528B2 JP3006450A JP645091A JP2877528B2 JP 2877528 B2 JP2877528 B2 JP 2877528B2 JP 3006450 A JP3006450 A JP 3006450A JP 645091 A JP645091 A JP 645091A JP 2877528 B2 JP2877528 B2 JP 2877528B2
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Description
【０００１】［発明の目的］
【０００２】
【産業上の利用分野】この発明は、半導体集積回路のレ
イアウト方法に関する。
イアウト方法に関する。
【０００３】
【従来の技術】半導体集積回路の性能指標となる動作周
波数は、高いほど良く、高くするには、信号パスのうち
で最も長い信号伝搬遅延時間を持つパス（クリティカル
パス）の遅延時間をより短くすることが必要である。こ
の遅延時間は、クロック信号による同期型回路の場合、
外部入力用パッドの出力端子またはレジスタ出力端子か
ら、外部出力用パッドの入力端子またはレジスタ入力端
子までの伝搬遅延時間に対応し、信号パスの通過ゲート
数をＮ段とすると、近似的に、
波数は、高いほど良く、高くするには、信号パスのうち
で最も長い信号伝搬遅延時間を持つパス（クリティカル
パス）の遅延時間をより短くすることが必要である。こ
の遅延時間は、クロック信号による同期型回路の場合、
外部入力用パッドの出力端子またはレジスタ出力端子か
ら、外部出力用パッドの入力端子またはレジスタ入力端
子までの伝搬遅延時間に対応し、信号パスの通過ゲート
数をＮ段とすると、近似的に、
【０００４】
【数１】
【０００５】と表される。ここに、Ｉi はゲートの内部
遅延時間、Ｋi はドライブ係数（出力ゲートのオン抵抗
に比例し、小さいほどドライブ能力が高い）、Ｆi はド
ライブされるゲートの入力負荷容量の総和、Ｗi はドラ
イブされる配線負荷容量、である。ただし、本来、入力
信号の立ち上がりと立ち下がりでＩi とＫi は異なる
が、簡単のためにここでは同一値とした。
遅延時間、Ｋi はドライブ係数（出力ゲートのオン抵抗
に比例し、小さいほどドライブ能力が高い）、Ｆi はド
ライブされるゲートの入力負荷容量の総和、Ｗi はドラ
イブされる配線負荷容量、である。ただし、本来、入力
信号の立ち上がりと立ち下がりでＩi とＫi は異なる
が、簡単のためにここでは同一値とした。
【０００６】ところで、この遅延時間を短くする最も効
果的な方法は、回路の論理構造の修正を行うことであ
る。具体的には、クリティカルパスのゲート段数を少な
くするための局所論理変換や、遅延時間の短いゲートへ
の置換などである。その際、論理修正結果の良しあし
は、ネット毎の予想配線長から求めたＷiを（１）式に
代入して算出した遅延時間をもとに判断される。が、論
理設計の時点においては、レイアウト処理前であるがゆ
えにかなり粗い精度の予想配線長値が使用されることに
なる。従って、予想値が実際の値から大きくずれていれ
ば、誤ったタイミング最適化処理となりかねない。特
に、回路パターンの微細化が進むと、ゲート負荷容量よ
りも、配線容量の方が支配的となり、この傾向はより顕
著になる。
果的な方法は、回路の論理構造の修正を行うことであ
る。具体的には、クリティカルパスのゲート段数を少な
くするための局所論理変換や、遅延時間の短いゲートへ
の置換などである。その際、論理修正結果の良しあし
は、ネット毎の予想配線長から求めたＷiを（１）式に
代入して算出した遅延時間をもとに判断される。が、論
理設計の時点においては、レイアウト処理前であるがゆ
えにかなり粗い精度の予想配線長値が使用されることに
なる。従って、予想値が実際の値から大きくずれていれ
ば、誤ったタイミング最適化処理となりかねない。特
に、回路パターンの微細化が進むと、ゲート負荷容量よ
りも、配線容量の方が支配的となり、この傾向はより顕
著になる。
【０００７】こうした問題への対処としては、図４に示
すように、レイアウト設計（ステップ６２）後にタイミ
ング解析（ステップ６３）を行い、タイミングエラーが
有った場合は（ステップ６４肯定）、タイミングエラー
箇所付近の回路論理構成を修正する（ステップ６１）。
そして、再度レイアウト設計（ステップ６２）を行うこ
とが、従来なされてきた。しかし、論理設計上は小修正
でもレイアウト設計上は大修正となることもしばしば
で、前回のレイアウトでは問題とならなかったパスが新
たにタイミングエラーをおこすクリティカルパスとなる
可能性がある。
すように、レイアウト設計（ステップ６２）後にタイミ
ング解析（ステップ６３）を行い、タイミングエラーが
有った場合は（ステップ６４肯定）、タイミングエラー
箇所付近の回路論理構成を修正する（ステップ６１）。
そして、再度レイアウト設計（ステップ６２）を行うこ
とが、従来なされてきた。しかし、論理設計上は小修正
でもレイアウト設計上は大修正となることもしばしば
で、前回のレイアウトでは問題とならなかったパスが新
たにタイミングエラーをおこすクリティカルパスとなる
可能性がある。
【０００８】そこで近年、別の対策として、レイアウト
設計（ステップ６２）において、論理設計（ステップ６
１）の時点で予測した配線長あるいは予測したパス遅延
時間に合わせるように、レイアウト処理をさせる方法
（ネットウェイト法やパス制約方法）が提案されてい
る。例えば、Burstein,M.andYoussef,M.,“Timing Infl
uenced Layout Design ”,Proc.22nd Design Automatio
n Conf.,pp124-130,1985および Prasitjutrakul,S.and
Kubitz,W.,“Path-Delay Constrained Floorplanning:A
Mathematical Programming Approach for Initial Pla
cement”,Proc.26th Design Automation Conf.,pp364-3
69,1989 である。これらの方法の共通点は、目標値（配
線長あるいは遅延時間）に合わせてネット配線長を短く
することで配線容量を減らし、遅延時間を削減すること
である。
設計（ステップ６２）において、論理設計（ステップ６
１）の時点で予測した配線長あるいは予測したパス遅延
時間に合わせるように、レイアウト処理をさせる方法
（ネットウェイト法やパス制約方法）が提案されてい
る。例えば、Burstein,M.andYoussef,M.,“Timing Infl
uenced Layout Design ”,Proc.22nd Design Automatio
n Conf.,pp124-130,1985および Prasitjutrakul,S.and
Kubitz,W.,“Path-Delay Constrained Floorplanning:A
Mathematical Programming Approach for Initial Pla
cement”,Proc.26th Design Automation Conf.,pp364-3
69,1989 である。これらの方法の共通点は、目標値（配
線長あるいは遅延時間）に合わせてネット配線長を短く
することで配線容量を減らし、遅延時間を削減すること
である。
【０００９】しかし、こうしたネット配線長の制御をも
ってしても、タイミング制約を守れない箇所をいくつか
残すことがありうる。というのも、レイアウト処理で
は、ゲートを配置するスペースや配線リソースなどの制
約条件も守ることを要求されており、それとのトレード
オフ状態となることがあるからである。その場合は、も
う一度論理設計を見直さざるをえない。このように、従
来の設計フローでは、タイミングエラーをなくすと言う
意味での設計ループの収束に長時間を要する点が問題で
ある。
ってしても、タイミング制約を守れない箇所をいくつか
残すことがありうる。というのも、レイアウト処理で
は、ゲートを配置するスペースや配線リソースなどの制
約条件も守ることを要求されており、それとのトレード
オフ状態となることがあるからである。その場合は、も
う一度論理設計を見直さざるをえない。このように、従
来の設計フローでは、タイミングエラーをなくすと言う
意味での設計ループの収束に長時間を要する点が問題で
ある。
【００１０】
【発明が解決しようとする課題】上述したように、従来
のネット配線長の制御だけに頼るレイアウト処理では、
一部のタイミング制約を守れない場合があり、そのタイ
ミングエラー箇所を修正するために論理設計を何度か繰
り返さなければならない。この設計の収束性の悪さは、
回路論理の修正を論理設計で行い、配線長の制御をレイ
アウト設計で行う、というように分離して行っていたか
らである。そこでこの発明は、このような事情に鑑みて
なされたものであり、その目的とするところは、回路論
理修正として行われるゲート置換処理をレイアウト処理
の中に組み込んで信号の遅延時間を減少させることによ
り、レイアウト設計時間を短縮することができるレイア
ウト方法を提供することにある。
のネット配線長の制御だけに頼るレイアウト処理では、
一部のタイミング制約を守れない場合があり、そのタイ
ミングエラー箇所を修正するために論理設計を何度か繰
り返さなければならない。この設計の収束性の悪さは、
回路論理の修正を論理設計で行い、配線長の制御をレイ
アウト設計で行う、というように分離して行っていたか
らである。そこでこの発明は、このような事情に鑑みて
なされたものであり、その目的とするところは、回路論
理修正として行われるゲート置換処理をレイアウト処理
の中に組み込んで信号の遅延時間を減少させることによ
り、レイアウト設計時間を短縮することができるレイア
ウト方法を提供することにある。
【００１１】［発明の構成］
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、この発明は、半導体基板上に複数の論理ゲートを配
置し、論理ゲート間を信号配線で接続する半導体集積回
路のレイアウトを行う際に、最大遅延時間の要求仕様に
対する遅延時間余裕度の少ない信号パス系列を構成する
論理ゲートを、この論理ゲートと論理的に等価であり、
かつ駆動能力の高い論理ゲートへ置換すると共に、半導
体基板上の論理ゲートを、この論理ゲートと論理的に等
価であり、かつ駆動能力の低い論理ゲートへ置換し、信
号伝搬遅延時間が減少した場合はこのゲート置換を決定
することを特徴としている。
め、この発明は、半導体基板上に複数の論理ゲートを配
置し、論理ゲート間を信号配線で接続する半導体集積回
路のレイアウトを行う際に、最大遅延時間の要求仕様に
対する遅延時間余裕度の少ない信号パス系列を構成する
論理ゲートを、この論理ゲートと論理的に等価であり、
かつ駆動能力の高い論理ゲートへ置換すると共に、半導
体基板上の論理ゲートを、この論理ゲートと論理的に等
価であり、かつ駆動能力の低い論理ゲートへ置換し、信
号伝搬遅延時間が減少した場合はこのゲート置換を決定
することを特徴としている。
【００１３】
【作用】概略配置処理の終わった時点で、ネット毎の予
想配線長をもとにタイミング解析を行ってクリティカル
パスを抽出し、そのパス上のゲートをドライブ能力の高
いゲートに置換したときのパス遅延時間の減少効果を調
べ、減少があれば置換を受け入れるようにする。またド
ライブ能力の高いゲートをもともと使用している場合、
クリティカルパス上であるなしになかかわらず、ドライ
ブ能力の低いゲートに置換しても遅延時間が増加しなけ
れば、その置換を受け入れるようにする。
想配線長をもとにタイミング解析を行ってクリティカル
パスを抽出し、そのパス上のゲートをドライブ能力の高
いゲートに置換したときのパス遅延時間の減少効果を調
べ、減少があれば置換を受け入れるようにする。またド
ライブ能力の高いゲートをもともと使用している場合、
クリティカルパス上であるなしになかかわらず、ドライ
ブ能力の低いゲートに置換しても遅延時間が増加しなけ
れば、その置換を受け入れるようにする。
【００１４】さらに、こうしてゲート置換をした後、再
度タイミング解析を行い、もしタイミングエラーがあれ
ば以降のレイアウト処理を中止して論理設計処理にフィ
ードバックする。なお、置換用ゲートとして、ドライブ
能力の異なる論理的等価ゲート、または同一ゲートの複
数個並列接続したゲートを予めライブラリデータに登録
しておくものとする。
度タイミング解析を行い、もしタイミングエラーがあれ
ば以降のレイアウト処理を中止して論理設計処理にフィ
ードバックする。なお、置換用ゲートとして、ドライブ
能力の異なる論理的等価ゲート、または同一ゲートの複
数個並列接続したゲートを予めライブラリデータに登録
しておくものとする。
【００１５】
【実施例】以下、図面を参照しながらこの発明の実施例
を説明する。最初に、ゲート置換による遅延時間の減少
が得られる仕組みについて説明する。今、信号パス上の
ｉ段目のゲートをドライブ能力の違うものに置換したと
すると、ｉ段目の遅延時間およびｉ−１段目から見た負
荷容量が変わるので、（１）式にもとづく置換前後の遅
延時間の変化量は、 ΔＴ＝（Ｉi ’＋Ｋi ’＊（Ｆi ＋Ｗi ））−（Ｉi ＋Ｋi ＊（Ｆi ＋Ｗi ） ＋（Ｉi-1 ＋Ｋi-1 ＊（Ｆi-1 ’＋Ｗi-1 ）） −（Ｉi-1 ＋Ｋi-1 ＊（Ｆi-1 ＋Ｗi-1 ）） ＝ΔＩi ＋ΔＫi ＊（Ｆi ＋Ｗi ）＋Ｋi-1 ＊ΔＦi-1 …（２） となる。式中、ダッシュのついているものは、置換後に
変化したパラメータであることを表す。
を説明する。最初に、ゲート置換による遅延時間の減少
が得られる仕組みについて説明する。今、信号パス上の
ｉ段目のゲートをドライブ能力の違うものに置換したと
すると、ｉ段目の遅延時間およびｉ−１段目から見た負
荷容量が変わるので、（１）式にもとづく置換前後の遅
延時間の変化量は、 ΔＴ＝（Ｉi ’＋Ｋi ’＊（Ｆi ＋Ｗi ））−（Ｉi ＋Ｋi ＊（Ｆi ＋Ｗi ） ＋（Ｉi-1 ＋Ｋi-1 ＊（Ｆi-1 ’＋Ｗi-1 ）） −（Ｉi-1 ＋Ｋi-1 ＊（Ｆi-1 ＋Ｗi-1 ）） ＝ΔＩi ＋ΔＫi ＊（Ｆi ＋Ｗi ）＋Ｋi-1 ＊ΔＦi-1 …（２） となる。式中、ダッシュのついているものは、置換後に
変化したパラメータであることを表す。
【００１６】ドライブ能力を高くする場合、ΔＫi ＜０
であるから、ΔＴ＜０すなわち遅延時間を減少させる条
件は、 Ｗi ＞−Ｆi −Ｋi-1 ＊ΔＦi-1 ／ΔＫi −ΔＩi ／ΔＫi …（３） となる。逆に言えば、ネットの配線容量すなわち配線長
がある一定値以上のとき、そのネットの出力側ゲートの
ドライブ能力を強化することで、遅延時間短縮が図れる
ことを示している。
であるから、ΔＴ＜０すなわち遅延時間を減少させる条
件は、 Ｗi ＞−Ｆi −Ｋi-1 ＊ΔＦi-1 ／ΔＫi −ΔＩi ／ΔＫi …（３） となる。逆に言えば、ネットの配線容量すなわち配線長
がある一定値以上のとき、そのネットの出力側ゲートの
ドライブ能力を強化することで、遅延時間短縮が図れる
ことを示している。
【００１７】一方、ドライブ能力を低める場合は、ΔＫ
i ＞０であるから、遅延時間を減少させる条件は、 Ｗi ＜−Ｆi −Ｋi-1 ＊ΔＦi-1 ／ΔＫi −ΔＩi ／ΔＫi …（４） となる。逆に言えば、ネットの配線容量すなわち配線長
がある一定値以下のとき、そのネットの出力側ゲートの
ドライブ能力を低めることで、遅延時間短縮が図れるこ
とを示している。ただし、（４）式の右辺で常に正値と
なるのは第２項（すなわち、−Ｋi-1 ＊ΔＦi-1 ／ΔＫ
i ）のみであるので、第２項がある程度大きな正値のと
きに限り、配線容量の上限値が意味のあるものとなる。
i ＞０であるから、遅延時間を減少させる条件は、 Ｗi ＜−Ｆi −Ｋi-1 ＊ΔＦi-1 ／ΔＫi −ΔＩi ／ΔＫi …（４） となる。逆に言えば、ネットの配線容量すなわち配線長
がある一定値以下のとき、そのネットの出力側ゲートの
ドライブ能力を低めることで、遅延時間短縮が図れるこ
とを示している。ただし、（４）式の右辺で常に正値と
なるのは第２項（すなわち、−Ｋi-1 ＊ΔＦi-1 ／ΔＫ
i ）のみであるので、第２項がある程度大きな正値のと
きに限り、配線容量の上限値が意味のあるものとなる。
【００１８】次に、レイアウト処理手順について説明す
る。図１は、この発明のレイアウト方法に係わる一実施
例の全体フローである。同図から分かるように、ステッ
プ２〜７がレイアウト設計であり、概略配置処理（ステ
ップ２）の終了後にゲート置換処理（ステップ３）を設
け、タイミングエラーの有無をチェックした後（ステッ
プ４，５）、詳細配置処理・配線処理（ステップ６，
７）を行っている。図４に示した従来例との違いは、レ
イアウト設計の中にゲート置換処理乃至タイミングエラ
ーチェック（ステップ３〜５）がある点である。
る。図１は、この発明のレイアウト方法に係わる一実施
例の全体フローである。同図から分かるように、ステッ
プ２〜７がレイアウト設計であり、概略配置処理（ステ
ップ２）の終了後にゲート置換処理（ステップ３）を設
け、タイミングエラーの有無をチェックした後（ステッ
プ４，５）、詳細配置処理・配線処理（ステップ６，
７）を行っている。図４に示した従来例との違いは、レ
イアウト設計の中にゲート置換処理乃至タイミングエラ
ーチェック（ステップ３〜５）がある点である。
【００１９】ここで、本説明の特徴であるゲート置換処
理をおこなう時点を、概略配置の直後にしているのは、
以下の理由による。（イ）詳細配置処理後にゲート置換
をおこなうと、そのままの配置位置では隣接ゲート間で
回路パターンの重なりが生じるので、これを取り除くた
めの再配置処理が必要となる。このやり直しを避けるに
は、少なくとも詳細配置処理前にゲート置換をおこなわ
なければならない。（ロ）ゲート遅延削減のためのゲー
ト置換をおこなうには、遅延時間計算の精度がある程度
高いこと、すなわちネット配線長の予測精度の高いこと
が必要であるが一方、ネットの配線長はゲートの配置が
決まればほぼ確定され、概略配置段階でその大枠が定ま
る。
理をおこなう時点を、概略配置の直後にしているのは、
以下の理由による。（イ）詳細配置処理後にゲート置換
をおこなうと、そのままの配置位置では隣接ゲート間で
回路パターンの重なりが生じるので、これを取り除くた
めの再配置処理が必要となる。このやり直しを避けるに
は、少なくとも詳細配置処理前にゲート置換をおこなわ
なければならない。（ロ）ゲート遅延削減のためのゲー
ト置換をおこなうには、遅延時間計算の精度がある程度
高いこと、すなわちネット配線長の予測精度の高いこと
が必要であるが一方、ネットの配線長はゲートの配置が
決まればほぼ確定され、概略配置段階でその大枠が定ま
る。
【００２０】次に、ゲート置換（ステップ３）の詳細な
処理フローを、図２を用いて説明する。図２に示したよ
うに、処理の前半（ステップ３１〜３９）では、ドライ
ブ能力の高いゲートへの置換処理を、処理の後半（ステ
ップ４０〜４４）では、ドライブ能力の低いゲートへの
置換処理を行っている。なお、ゲート置換においては、
図３に示すように、ライブラリとして登録されているド
ライブ能力の異なる論理的等価ゲート５１，５２の他、
複数個の同一ゲート５２を並列接続したゲート５３も置
換対象とする。
処理フローを、図２を用いて説明する。図２に示したよ
うに、処理の前半（ステップ３１〜３９）では、ドライ
ブ能力の高いゲートへの置換処理を、処理の後半（ステ
ップ４０〜４４）では、ドライブ能力の低いゲートへの
置換処理を行っている。なお、ゲート置換においては、
図３に示すように、ライブラリとして登録されているド
ライブ能力の異なる論理的等価ゲート５１，５２の他、
複数個の同一ゲート５２を並列接続したゲート５３も置
換対象とする。
【００２１】まず、仮想配線長の算出を行う（ステップ
３１）。これは、遅延時間計算のために行うもので、ネ
ットの張る最小矩形の半周長に、ファンアウト数に応じ
た係数を乗じたものなどを使用する。次に、クリティカ
ルパスの抽出を行う（ステップ３２）。パッドやレジス
タを相互にむすぶ信号経路のなかで、クロックサイクル
タイムなどに代表される遅延スペックに収まらないパ
ス、あるいは遅延マージンの少ないパスを探索する処理
である。
３１）。これは、遅延時間計算のために行うもので、ネ
ットの張る最小矩形の半周長に、ファンアウト数に応じ
た係数を乗じたものなどを使用する。次に、クリティカ
ルパスの抽出を行う（ステップ３２）。パッドやレジス
タを相互にむすぶ信号経路のなかで、クロックサイクル
タイムなどに代表される遅延スペックに収まらないパ
ス、あるいは遅延マージンの少ないパスを探索する処理
である。
【００２２】この後、ドライブ能力の高いゲートへの置
換を行う（ステップ３３〜３９）。すなわち、遅延時間
の長い順にクリティカルパスを１本とりだし（ステップ
３３）、信号伝搬の始点側から順にパスを構成するゲー
トをとりだす（ステップ３４）。そして、論理的等価な
ゲートでドライブ能力の高いゲートに置換したときの遅
延時間値を求め、（２）式を用いて置換前に対する遅延
時間の減少量を計算する（ステップ３５）。なお、選択
できる置換ゲートが複数種あるときは、各々計算する。
さらに、遅延時間減少があれば、そのゲート置換を受け
入れ、なければもとのままとする（ステップ３６，３
７）。遅延時間の減少するゲート置換が複数種あるとき
は、減少量の最大のものを採用する。パスの終端ゲート
に達するまでステップ３４〜３８を繰り返す。全クリテ
ィカルパスについて処理済みとなるまでステップ３３以
降の処理を繰り返す。
換を行う（ステップ３３〜３９）。すなわち、遅延時間
の長い順にクリティカルパスを１本とりだし（ステップ
３３）、信号伝搬の始点側から順にパスを構成するゲー
トをとりだす（ステップ３４）。そして、論理的等価な
ゲートでドライブ能力の高いゲートに置換したときの遅
延時間値を求め、（２）式を用いて置換前に対する遅延
時間の減少量を計算する（ステップ３５）。なお、選択
できる置換ゲートが複数種あるときは、各々計算する。
さらに、遅延時間減少があれば、そのゲート置換を受け
入れ、なければもとのままとする（ステップ３６，３
７）。遅延時間の減少するゲート置換が複数種あるとき
は、減少量の最大のものを採用する。パスの終端ゲート
に達するまでステップ３４〜３８を繰り返す。全クリテ
ィカルパスについて処理済みとなるまでステップ３３以
降の処理を繰り返す。
【００２３】このように、ドライブ能力の高いゲートへ
の置換を行った後、ドライブ能力の低いゲートへの置換
を行う（ステップ４０〜４４）。まず、チップ上のゲー
トを任意に一個取り出す（ステップ４０）。但し、既に
ドライブ能力の高いゲートに置換したものを除く。論理
的等価なゲートでドライブ能力の低いゲートに置換した
ときの遅延時間値を求め、（２）式を用いて置換前に対
する遅延時間の減少量を計算する（ステップ４１）。な
お、選択できる置換ゲートが複数種あるときは、各々計
算する。そして、遅延時間減少があれば、そのゲート置
換を受け入れ、なければもとのままとする（ステップ４
２，４３）。遅延時間の減少するゲート置換が複数種あ
るときは、減少量の最大のものを採用する。全ゲートに
ついて処理済みとなるまでステップ４０以降の処理を繰
り返す。このように、レイアウト設計の中にゲート置換
処理を組み込んでいる。
の置換を行った後、ドライブ能力の低いゲートへの置換
を行う（ステップ４０〜４４）。まず、チップ上のゲー
トを任意に一個取り出す（ステップ４０）。但し、既に
ドライブ能力の高いゲートに置換したものを除く。論理
的等価なゲートでドライブ能力の低いゲートに置換した
ときの遅延時間値を求め、（２）式を用いて置換前に対
する遅延時間の減少量を計算する（ステップ４１）。な
お、選択できる置換ゲートが複数種あるときは、各々計
算する。そして、遅延時間減少があれば、そのゲート置
換を受け入れ、なければもとのままとする（ステップ４
２，４３）。遅延時間の減少するゲート置換が複数種あ
るときは、減少量の最大のものを採用する。全ゲートに
ついて処理済みとなるまでステップ４０以降の処理を繰
り返す。このように、レイアウト設計の中にゲート置換
処理を組み込んでいる。
【００２４】最後に、インバーターチェインの場合を例
にとって具体的な効果を説明する。なお、ドライブ能力
の異なる論理的等価ゲートの諸元としては、 を用いている。
にとって具体的な効果を説明する。なお、ドライブ能力
の異なる論理的等価ゲートの諸元としては、 を用いている。
【００２５】第１の例は、ドライブ能力の高いゲートへ
の置換処理に関するもので、次のようなゲート接続状況
とする。 今、ｉ段目のゲートを置換対象ゲートとすると、Ｆi
＝２、ΔＩi ＝０．２−０．２＝０、Ｋi-1 ＝０．０２
であるから、 （３）式の右辺＝−Ｆi −Ｋi-1 ＊ΔＦi-1 ／ΔＫi −ΔＩi ／ΔＫi ＝−２−０．０２＊ΔＦi-1 ／ΔＫi である。
の置換処理に関するもので、次のようなゲート接続状況
とする。 今、ｉ段目のゲートを置換対象ゲートとすると、Ｆi
＝２、ΔＩi ＝０．２−０．２＝０、Ｋi-1 ＝０．０２
であるから、 （３）式の右辺＝−Ｆi −Ｋi-1 ＊ΔＦi-1 ／ΔＫi −ΔＩi ／ΔＫi ＝−２−０．０２＊ΔＦi-1 ／ΔＫi である。
【００２６】従ってｉ段目のゲートＩＶ２をＩＶ４に置
換した場合は、 ΔＦi-1 ／ΔＫi ＝（４−２）／（０．０２−０．０４）＝−１００ であるから、（３）式は、Ｗi ＞０となり、この例のＷ
i ＝１２はこれを満たす。つまり、ドライブ能力強化に
より遅延時間が減少する。そしてその減少量は、 ΔＴ＝ΔＩi ＋ΔＫi ＊（Ｆi ＋Ｗi ）＋Ｋi-1 ＊ΔＦi-1 ＝−０．０２＊１４＋０．０２＊２ ＝−０．２４ である。
換した場合は、 ΔＦi-1 ／ΔＫi ＝（４−２）／（０．０２−０．０４）＝−１００ であるから、（３）式は、Ｗi ＞０となり、この例のＷ
i ＝１２はこれを満たす。つまり、ドライブ能力強化に
より遅延時間が減少する。そしてその減少量は、 ΔＴ＝ΔＩi ＋ΔＫi ＊（Ｆi ＋Ｗi ）＋Ｋi-1 ＊ΔＦi-1 ＝−０．０２＊１４＋０．０２＊２ ＝−０．２４ である。
【００２７】なお、ドライブ能力の高いゲートへの置換
は、遅延時間減少の代償としてゲート面積増加による集
積度低下を起こすので、この置換はクリティカルパスに
限定して使用することが肝要である。第２の例は、ドラ
イブ能力の低いゲートへの置換処理に関するもので、次
のようなゲート接続状況とする。
は、遅延時間減少の代償としてゲート面積増加による集
積度低下を起こすので、この置換はクリティカルパスに
限定して使用することが肝要である。第２の例は、ドラ
イブ能力の低いゲートへの置換処理に関するもので、次
のようなゲート接続状況とする。
【００２８】 今、i 段目のゲートを置換対象ゲートとすると、Ｆi
＝１、ΔＩi ＝０、Ｋi-1 ＝０．０８であるから、 （４）式の右辺＝−Ｆi −Ｋi-1 ＊ΔＦi-1 ／ΔＫi −ΔＩi ／ΔＫi ＝−１−０．０８＊ΔＦi-1 ／ΔＫi である。
＝１、ΔＩi ＝０、Ｋi-1 ＝０．０８であるから、 （４）式の右辺＝−Ｆi −Ｋi-1 ＊ΔＦi-1 ／ΔＫi −ΔＩi ／ΔＫi ＝−１−０．０８＊ΔＦi-1 ／ΔＫi である。
【００２９】従って、i 段目のゲートＩＶ２をＩＶに置
換した場合は、ΔＦi-1 ／ΔＫi ＝（１−２）／（０．
０８−０．０４）＝−２５であるから、（４）式は、Ｗ
i ＜１となり、この例のＷi ＝０．４はこれを満たす。
つまり、ドライブ能力低下により遅延時間が減少する。
そしてその減少量は、 ΔＴ＝ΔＩi ＋ΔＫi ＊（Ｆi ＋Ｗi ）＋Ｋi-1 ＊ΔＦi-1 ＝０．０４＊１．４−０．０８＊１ ＝−０．０２４ である。
換した場合は、ΔＦi-1 ／ΔＫi ＝（１−２）／（０．
０８−０．０４）＝−２５であるから、（４）式は、Ｗ
i ＜１となり、この例のＷi ＝０．４はこれを満たす。
つまり、ドライブ能力低下により遅延時間が減少する。
そしてその減少量は、 ΔＴ＝ΔＩi ＋ΔＫi ＊（Ｆi ＋Ｗi ）＋Ｋi-1 ＊ΔＦi-1 ＝０．０４＊１．４−０．０８＊１ ＝−０．０２４ である。
【００３０】なお、ドライブ能力の低いゲートへの置換
は、通常、ゲート面積減少を伴うので、チップ上のゲー
トに対して遅延時間減少の得られるものすべてを置換す
れば、パフォーマンス向上とともに若干の集積度向上に
役立てることができる。
は、通常、ゲート面積減少を伴うので、チップ上のゲー
トに対して遅延時間減少の得られるものすべてを置換す
れば、パフォーマンス向上とともに若干の集積度向上に
役立てることができる。
【００３１】以上のように、ドライブ能力の高いゲート
に置換することにより、クリティカルパスの遅延時間が
圧縮され、回路の動作周波数の向上を得ることができ
る。一方、もともとドライブ能力の高いゲートが使用さ
れている箇所を遅延時間の増加させない範囲でドライブ
能力の低いゲートに置換することで、若干の回路動作周
波数の向上、およびゲート占有面積縮小による集積度向
上が得られる。
に置換することにより、クリティカルパスの遅延時間が
圧縮され、回路の動作周波数の向上を得ることができ
る。一方、もともとドライブ能力の高いゲートが使用さ
れている箇所を遅延時間の増加させない範囲でドライブ
能力の低いゲートに置換することで、若干の回路動作周
波数の向上、およびゲート占有面積縮小による集積度向
上が得られる。
【００３２】また、ゲート置換をレイアウト設計処理に
導入することで、よりきめ細かなタイミング最適化が図
れる。というもの、ゲート置換は、レイアウト上のネッ
ト接続トポロジー（入出力の接続関係）を変えないの
で、レイアウトの途中結果に大きな影響を与えないでネ
ット配線長制御方式よりも強力にタイミング最適化を図
ることができるからである。この結果、タイミングエラ
ー箇所に係わる設計修正の発生頻度を減らし、設計ター
ンアラウンドタイムを短くできる。
導入することで、よりきめ細かなタイミング最適化が図
れる。というもの、ゲート置換は、レイアウト上のネッ
ト接続トポロジー（入出力の接続関係）を変えないの
で、レイアウトの途中結果に大きな影響を与えないでネ
ット配線長制御方式よりも強力にタイミング最適化を図
ることができるからである。この結果、タイミングエラ
ー箇所に係わる設計修正の発生頻度を減らし、設計ター
ンアラウンドタイムを短くできる。
【００３３】
【発明の効果】以上、説明してきたように、この発明の
半導体集積回路のレイアウト方法によれば、ゲート置換
処理をレイアウト処理の中に組み込んで信号の遅延時間
を減少させている。これにより、タイミングエラーによ
って繰り返されていた設計修正の回数を減少させ、レイ
アウト設計時間を短縮することができる。
半導体集積回路のレイアウト方法によれば、ゲート置換
処理をレイアウト処理の中に組み込んで信号の遅延時間
を減少させている。これにより、タイミングエラーによ
って繰り返されていた設計修正の回数を減少させ、レイ
アウト設計時間を短縮することができる。
【図１】本発明の全体的な処理を示すフローチャートで
ある。
ある。
【図２】本発明のゲート置換の詳細処理を示すフローチ
ャートである。
ャートである。
【図３】ゲート置換用の駆動能力の異なるゲートの例を
示す回路図である。
示す回路図である。
【図４】従来の設計方法を示すフローチャートである。
Claims (2)
- 【請求項１】 半導体基板上に複数の論理ゲートを配置
し、論理ゲート間を信号配線で接続する半導体集積回路
のレイアウトを行う際に、最大遅延時間の要求仕様に対
する遅延時間余裕度の少ない信号パス系列を構成する論
理ゲートを、この論理ゲートと論理的に等価であり、か
つ駆動能力の高い論理ゲートへ置換し、信号伝搬遅延時
間が減少した場合はこのゲート置換を決定することを特
徴とする半導体集積回路のレイアウト方法。 - 【請求項２】 半導体基板上に複数の論理ゲートを配置
し、論理ゲート間を信号配線で接続する半導体集積回路
のレイアウトを行う際に、半導体基板上の論理ゲート
を、この論理ゲートと論理的に等価であり、かつ駆動能
力の低い論理ゲートへ置換し、信号伝搬遅延時間が減少
した場合はこのゲート置換を決定することを特徴とする
半導体集積回路のレイアウト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3006450A JP2877528B2 (ja) | 1991-01-23 | 1991-01-23 | 半導体集積回路のレイアウト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3006450A JP2877528B2 (ja) | 1991-01-23 | 1991-01-23 | 半導体集積回路のレイアウト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04287963A JPH04287963A (ja) | 1992-10-13 |
| JP2877528B2 true JP2877528B2 (ja) | 1999-03-31 |
Family
ID=11638763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3006450A Expired - Lifetime JP2877528B2 (ja) | 1991-01-23 | 1991-01-23 | 半導体集積回路のレイアウト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2877528B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020129119A1 (ja) | 2018-12-17 | 2020-06-25 | 三菱電機株式会社 | 回路設計支援システムおよび回路設計支援プログラム |
| CN112115668B (zh) * | 2020-08-05 | 2024-07-05 | 深圳市紫光同创电子有限公司 | Fpga布局方法、装置、电子设备和计算机可读介质 |
-
1991
- 1991-01-23 JP JP3006450A patent/JP2877528B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04287963A (ja) | 1992-10-13 |
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