JP2877178B2 - Power-on reset circuit - Google Patents
Power-on reset circuitInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＣＭＯＳ集積回路に有
用なパワーオンリセット回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power-on reset circuit useful for a CMOS integrated circuit.
【０００２】[0002]
【従来の技術】従来のパワーオンリセット回路として
は、例えば、特開昭６１−２９６８１７号に記載の回路
が広く知られているが、その一例を図４に示す。図４に
示すパワーオンリセット回路は、インバータ１０，抵抗
２０及び容量２１から構成されている。抵抗２０の一端
は電源端子１に、抵抗２０の他端はインバータ１０の入
力端及び容量２１の一端に接続されている。また、容量
２１の他端は接地点２に、インバータ１０の出力端は出
力端子３に接続されている。2. Description of the Related Art As a conventional power-on reset circuit, for example, a circuit disclosed in Japanese Patent Application Laid-Open No. 61-296817 is widely known. FIG. The power-on reset circuit shown in FIG. 4 includes an inverter 10, a resistor 20, and a capacitor 21. One end of the resistor 20 is connected to the power supply terminal 1, and the other end of the resistor 20 is connected to the input end of the inverter 10 and one end of the capacitor 21. The other end of the capacitor 21 is connected to the ground point 2, and the output end of the inverter 10 is connected to the output terminal 3.
【０００３】次に、上述の如く構成された従来のパワー
オンリセット回路の動作について説明する。電源端子１
が電源投入されると、抵抗２０と容量２１との接続点４
の電位は、抵抗２０と容量２１とで構成される積分回路
の時定数によって決まる速度で上昇する。また、接続点
４の電位がインバータ１０のスレショルド電圧を超える
と、インバータ１０は反転動作をする。従って、出力端
子３からは、電源投入時から前記積分回路の時定数によ
って決まる時間を経過するまでの期間だけリセット信号
が出力する。Next, the operation of the conventional power-on reset circuit configured as described above will be described. Power supply terminal 1
Is turned on, the connection point 4 between the resistor 20 and the capacitor 21
Rises at a speed determined by the time constant of the integrating circuit composed of the resistor 20 and the capacitor 21. When the potential of the connection point 4 exceeds the threshold voltage of the inverter 10, the inverter 10 performs an inversion operation. Therefore, a reset signal is output from the output terminal 3 only during a period from the time when the power is turned on to the time determined by the time constant of the integration circuit.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、上述し
た従来のパワーオンリセット回路では、電源電圧の立ち
上がり時間が積分回路の時定数よりも大きくなった場合
は、接続点４の電位が常に電源電圧に等しくなるので、
インバータ１０の出力は常にロウレベルとなり、出力端
子３にリセット信号が出力されなくなってしまうという
問題点がある。However, in the above-described conventional power-on reset circuit, when the rise time of the power supply voltage becomes larger than the time constant of the integration circuit, the potential at the connection point 4 is always set to the power supply voltage. Because they are equal,
There is a problem that the output of the inverter 10 is always at the low level, and the reset signal is not output to the output terminal 3.
【０００５】本発明はかかる問題点に鑑みてなされたも
のであって、ＣＭＯＳ集積回路に有用なパワーオンリセ
ット回路において、電源電圧の立ち上がり時間が大きい
場合でも、確実にリセット信号を出力することができる
パワーオンリセット回路を提供することを目的とする。The present invention has been made in view of such a problem, and a power-on reset circuit useful for a CMOS integrated circuit can reliably output a reset signal even when a rise time of a power supply voltage is long. It is an object of the present invention to provide a power-on reset circuit that can be used.
【０００６】[0006]
【課題を解決するための手段】本発明に係るパワーオン
リセット回路は、第１の電源に接続されたカレントミラ
ー回路と、そのソースが第２の電源に接続され定電流源
として動作する第１のディプレッショントランジスタ
と、そのドレインが前記カレントミラー回路の出力端に
接続されソースが前記第２の電源に接続され定電流源と
して動作する第２のディプレッショントランジスタと、
その一端が前記カレントミラー回路の出力端に接続され
他端が前記第２の電源に接続された積分容量と、その一
端が前記カレントミラー回路の入力端に接続され他端が
前記第１のディプレッショントランジスタのドレインに
接続されて前記第１及び第２の電源間電圧に応じたゲー
ト・ソース間電圧が印加される１つ又は複数のＭＯＳト
ランジスタとを有するパワーオンリセット回路におい
て、前記カレントミラー回路の出力電流は、前記第２の
ディプレッショントランジスタの駆動電流よりも大きい
ことを特徴とする。A power-on reset circuit according to the present invention comprises a current mirror circuit connected to a first power supply and a first mirror circuit having a source connected to the second power supply and operating as a constant current source. And a second depletion transistor having a drain connected to the output terminal of the current mirror circuit, a source connected to the second power supply, and operating as a constant current source.
One end is connected to the output end of the current mirror circuit, and the other end is connected to the second power supply. An integration capacitor is connected at one end to the input end of the current mirror circuit, and the other end is connected to the first depletion. A power-on reset circuit having one or more MOS transistors connected to a drain of the transistor and to which a gate-source voltage according to the first and second power supply voltages is applied; An output current is larger than a drive current of the second depletion transistor.
【０００７】[0007]
【作用】本発明に係るパワーオンリセット回路において
は、カレントミラー回路を構成するトランジスタの電流
駆動能力を第２のディプレッショントランジスタの駆動
電流よりも大きな値に設定しておくことにより、カレン
トミラー回路の出力電流が第２のディプレッショントラ
ンジスタの駆動電流よりも大きくなるように構成してい
る。これにより、電源投入時から、その一端がカレント
ミラー回路の入力端に接続され他端が第１のディプレッ
ショントランジスタのドレインに接続された１つ又は複
数のＭＯＳトランジスタのスレショルド電圧を電源電圧
が超えるまで、積分容量の一端の電位を反転した信号で
あるリセット信号は、出力され続ける。従って、本発明
に係るパワーオンリセット回路は、電源電圧の立ち上が
り時間が大きい場合でも、本パワーオンリセット回路の
リセット信号を受けるＣＭＯＳ回路等が安定した動作を
始めるまでリセット信号を出力し続けることができるの
で、本パワーオンリセット回路のリセット信号を受ける
回路を確実に初期化することができる。In the power-on reset circuit according to the present invention, by setting the current driving capability of the transistor constituting the current mirror circuit to a value larger than the driving current of the second depletion transistor, The output current is configured to be larger than the drive current of the second depletion transistor. Thereby, from the power-on, until the power supply voltage exceeds the threshold voltage of one or more MOS transistors, one end of which is connected to the input end of the current mirror circuit and the other end is connected to the drain of the first depletion transistor. The reset signal, which is a signal obtained by inverting the potential of one end of the integration capacitor, continues to be output. Therefore, the power-on reset circuit according to the present invention can continue to output the reset signal until the CMOS circuit or the like that receives the reset signal of the power-on reset circuit starts stable operation even when the rise time of the power supply voltage is long. Therefore, the circuit for receiving the reset signal of the power-on reset circuit can be reliably initialized.
【０００８】なお、本発明に係るパワーオンリセット回
路は、前記第１及び第２の電源間電圧に応じたゲート・
ソース間電圧が印加される１つ又は複数のＭＯＳトラン
ジスタを、そのゲートが前記第１の電源に接続されるＮ
チャネルＭＯＳトランジスタと、そのゲートが前記第２
の電源に接続されドレインが前記ＮチャネルＭＯＳトラ
ンジスタのドレインに接続されたＰチャネルＭＯＳトラ
ンジスタとで構成したことを特徴とする回路に置き換え
ても良い。また、前記第１及び第２の電源間電圧に応じ
たゲート・ソース間電圧が印加される１つ又は複数のＭ
ＯＳトランジスタは、ゲートを前記第２の電源に接続さ
れたＭＯＳトランジスタで構成したことを特徴とする回
路に置き換えても良い。更に、前記第１及び第２の電源
間電圧に応じたゲート・ソース間電圧が印加される１つ
又は複数のＭＯＳトランジスタは、ゲートとドレインと
を短絡したＭＯＳトランジスタで構成したことを特徴と
する回路に置き換えても良い。It is to be noted that the power-on reset circuit according to the present invention comprises a gate-and-reset circuit corresponding to the first and second power supply voltages.
One or a plurality of MOS transistors to which a source-to-source voltage is applied are connected to the first power supply by an N-channel MOS transistor.
A channel MOS transistor having a gate connected to the second
And a P-channel MOS transistor having a drain connected to the power supply and a drain connected to the drain of the N-channel MOS transistor. In addition, one or a plurality of Ms to which a gate-source voltage corresponding to the first and second power supply voltages is applied.
The OS transistor may be replaced by a circuit having a gate constituted by a MOS transistor connected to the second power supply. Further, one or more MOS transistors to which a gate-source voltage corresponding to the first and second power supply voltages is applied are constituted by MOS transistors having a gate and a drain short-circuited. It may be replaced with a circuit.
【０００９】[0009]
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。Next, an embodiment of the present invention will be described with reference to the accompanying drawings.
【００１０】図１は、本発明の第１の実施例に係るパワ
ーオンリセット回路を示す回路図である。なお、図１に
おいて、図４に示す従来のパワーオンリセット回路と同
一の構成部には、同一符号を付してその詳しい説明を省
略する。図１に示すパワーオンリセット回路は、インバ
ータ１０、容量１１、ＰチャネルＭＯＳトランジスタ１
２，１３，１７、ディプレッション型ＮチャネルＭＯＳ
トランジスタ１４，１５及びＮチャネルＭＯＳトランジ
スタ１６から構成されている。FIG. 1 is a circuit diagram showing a power-on reset circuit according to a first embodiment of the present invention. In FIG. 1, the same components as those of the conventional power-on reset circuit shown in FIG. 4 are denoted by the same reference numerals, and detailed description thereof will be omitted. The power-on reset circuit shown in FIG. 1 includes an inverter 10, a capacitor 11, a P-channel MOS transistor 1
2,13,17, depletion type N channel MOS
It comprises transistors 14, 15 and an N-channel MOS transistor 16.
【００１１】インバータ１０の出力端は出力端子３に接
続されている。容量１１の一端は接地点２に、容量１１
の他端はインバータ１０の入力端とＰチャネルＭＯＳト
ランジスタ１２のドレインとディプレッション型Ｎチャ
ネルＭＯＳトランジスタ１５のドレインとに接続されて
いる。また、ＰチャネルＭＯＳトランジスタ１２のゲー
トはＰチャネルＭＯＳトランジスタ１３のゲート及びド
レインとＮチャネルＭＯＳトランジスタ１６のドレイン
に、ＰチャネルＭＯＳトランジスタ１２のソースとＰチ
ャネルＭＯＳトランジスタ１３のソースとは電源端子１
に接続されている。更に、ディプレッション型Ｎチャネ
ルＭＯＳトランジスタ１４，１５の各ゲート及び各ソー
スとＰチャネルＭＯＳトランジスタ１７のゲートとは接
地点２に接続されている。更にまた、ディプレッション
型ＮチャネルＭＯＳトランジスタ１４のドレインはＰチ
ャネルＭＯＳトランジスタ１７のドレインに、Ｐチャネ
ルＭＯＳトランジスタ１７のソースはＮチャネルＭＯＳ
トランジスタ１６のソースに接続されている。The output terminal of the inverter 10 is connected to the output terminal 3. One end of the capacitor 11 is connected to the ground point 2 and the capacitor 11
Is connected to the input terminal of the inverter 10, the drain of the P-channel MOS transistor 12, and the drain of the depletion type N-channel MOS transistor 15. The gate of the P-channel MOS transistor 12 is connected to the gate and drain of the P-channel MOS transistor 13 and the drain of the N-channel MOS transistor 16, and the source of the P-channel MOS transistor 12 and the source of the P-channel MOS transistor 13 are connected to the power supply terminal 1.
It is connected to the. Further, each gate and each source of the depletion type N-channel MOS transistors 14 and 15 and the gate of the P-channel MOS transistor 17 are connected to the ground point 2. Furthermore, the drain of the depletion type N-channel MOS transistor 14 is the drain of the P-channel MOS transistor 17, and the source of the P-channel MOS transistor 17 is the N-channel MOS transistor.
Connected to the source of transistor 16.
【００１２】ＰチャネルＭＯＳトランジスタ１２，１３
で構成されたカレントミラー回路の電流駆動能力比は１
対１に設定されており、ディプレッション型Ｎチャネル
ＭＯＳトランジスタ１４の電流駆動能力はディプレッシ
ョン型ＮチャネルＭＯＳトランジスタ１５の電流駆動能
力よりも大きな能力に設定されている。P-channel MOS transistors 12, 13
The current driving capability ratio of the current mirror circuit composed of
The current driving capability of the depletion type N-channel MOS transistor 14 is set to be larger than the current driving capability of the depletion type N-channel MOS transistor 15.
【００１３】なお、説明を容易にするために、インバー
タ１０の入力端を接続点４とし、ＰチャネルＭＯＳトラ
ンジスタ１２及び１３の各ゲートの接続点を接続点５と
し、ディプレッション型ＮチャネルＭＯＳトランジスタ
１４のドレインとＰチャネルＭＯＳトランジスタ１７の
ドレインとの接続点を接続点６とし、ＰチャネルＭＯＳ
トランジスタ１７のソースとＮチャネルＭＯＳトランジ
スタ１６のソースとの接続点を接続点７とする。For the sake of simplicity, the input terminal of the inverter 10 is referred to as a connection point 4, the connection point of each gate of the P-channel MOS transistors 12 and 13 is referred to as a connection point 5, and the depletion type N-channel MOS transistor 14 is provided. The connection point between the drain of the P-channel MOS transistor 17 and the drain of the
A connection point between the source of the transistor 17 and the source of the N-channel MOS transistor 16 is referred to as a connection point 7.
【００１４】次に、上述の如く構成された本第１の実施
例に係るパワーオンリセット回路の動作について説明す
る。先ず、電源端子１に電圧が急激に印加された場合を
考える。電源端子１に電圧が印加されると、接続点５の
電位は電源電圧まで上昇するので、ＰチャネルＭＯＳト
ランジスタ１２，１３はオフし、ＮチャネルＭＯＳトラ
ンジスタ１６はオンする。ディプレッション型Ｎチャネ
ルＭＯＳトランジスタ１４，１５は、ソース及びゲート
が接地されているので電流源として機能し、接続点４，
６をロウレベルにする。従って、ＰチャネルＭＯＳトラ
ンジスタ１７はオンし、インバータ１０の出力が印加さ
れる出力端子３の電位はハイレベルとなる。そして、電
源投入後は、ＮチャネルＭＯＳトランジスタ１６及びＰ
チャネルＭＯＳトランジスタ１７はオンしているので、
ディプレッション型ＮチャネルＭＯＳトランジスタ１４
の電流駆動能力によって決まる電流がディプレッション
型ＮチャネルＭＯＳトランジスタ１４を流れて、接続点
５の電位は直ちに下がり、ＰチャネルＭＯＳトランジス
タ１２，１３はオンする。更に、ＰチャネルＭＯＳトラ
ンジスタ１２，１３は電流駆動能力比が１対１のカレン
トミラー回路を形成しているので、ＰチャネルＭＯＳト
ランジスタ１２を流れる電流は、ディプレッション型Ｎ
チャネルＭＯＳトランジスタ１４の電流駆動能力によっ
て決まる電流と等しいものとなる。ここで、ディプレッ
ション型ＮチャネルＭＯＳトランジスタ１４の電流駆動
能力がディプレッション型ＮチャネルＭＯＳトランジス
タ１５の電流駆動能力よりも大きな能力に設定されてい
るので、ディプレッション型ＮチャネルＭＯＳトランジ
スタ１４の電流駆動能力によって決まる電流とディプレ
ッション型ＮチャネルＭＯＳトランジスタ１５の電流駆
動能力によって決まる電流との差分が容量１１に流れ込
み、容量１１によって電荷がチャージされるので、接続
点４の電位はロウレベルからハイレベルへと変化し、イ
ンバータ１０の出力が印加される出力端子３の電位はハ
イレベルからロウレベルへと変化する。Next, the operation of the power-on reset circuit according to the first embodiment configured as described above will be described. First, consider a case where a voltage is suddenly applied to the power supply terminal 1. When a voltage is applied to the power supply terminal 1, the potential of the connection point 5 rises to the power supply voltage, so that the P-channel MOS transistors 12 and 13 are turned off and the N-channel MOS transistor 16 is turned on. The depletion type N-channel MOS transistors 14 and 15 function as current sources because their sources and gates are grounded.
Set 6 to low level. Therefore, the P-channel MOS transistor 17 is turned on, and the potential of the output terminal 3 to which the output of the inverter 10 is applied becomes a high level. After the power is turned on, the N-channel MOS transistor 16 and the P-channel MOS transistor 16
Since the channel MOS transistor 17 is on,
Depletion type N-channel MOS transistor 14
Flows through the depletion type N-channel MOS transistor 14, the potential of the node 5 immediately drops, and the P-channel MOS transistors 12 and 13 are turned on. Further, since the P-channel MOS transistors 12 and 13 form a current mirror circuit having a current drive capability ratio of 1 to 1, the current flowing through the P-channel MOS transistor 12 is reduced by the depletion type N.
The current is equal to the current determined by the current driving capability of the channel MOS transistor 14. Here, since the current driving capability of the depletion type N-channel MOS transistor 14 is set to be larger than the current driving capability of the depletion type N-channel MOS transistor 15, it is determined by the current driving capability of the depletion type N-channel MOS transistor 14. The difference between the current and the current determined by the current driving capability of the depletion-type N-channel MOS transistor 15 flows into the capacitor 11 and is charged by the capacitor 11, so that the potential at the node 4 changes from a low level to a high level, The potential of the output terminal 3 to which the output of the inverter 10 is applied changes from a high level to a low level.
【００１５】従って、出力端子３からは、電源投入時か
ら、容量１１の容量値と、ディプレッション型Ｎチャネ
ルＭＯＳトランジスタ１４，１５の差電流と、インバー
タ１０のスレショルド電圧とによって決まる時間を経過
するまで期間だけ、リセット信号が出力される。Therefore, from the output terminal 3, a time determined by the capacitance value of the capacitor 11, the difference current between the depletion type N-channel MOS transistors 14 and 15, and the threshold voltage of the inverter 10 elapses from the time when the power is turned on. The reset signal is output only during the period.
【００１６】次に、電源端子１に電圧が緩やかに印加さ
れた場合を考える。電源電圧が｛（ＮチャネルＭＯＳト
ランジスタ１６のスレショルド電圧）＋（ＰチャネルＭ
ＯＳトランジスタ１７のスレショルド電圧）｝を超える
までは、ＰチャネルＭＯＳトランジスタ１２，１３，１
７及びＮチャネルＭＯＳトランジスタ１６はオフしてお
り、ディプレッション型ＮチャネルＭＯＳトランジスタ
１５は電流源として機能するので、接続点４の電位はロ
ウレベルになっている。電源電圧の立ち上がり時間が積
分回路の時定数よりも大きい場合は、電源電圧が｛（Ｎ
チャネルＭＯＳトランジスタ１６のスレショルド電圧）
＋（ＰチャネルＭＯＳトランジスタ１７のスレショルド
電圧）｝を超えると、ＰチャネルＭＯＳトランジスタ１
２，１３，１７及びＮチャネルＭＯＳトランジスタ１６
はオンする。ここで、ディプレッション型ＮチャネルＭ
ＯＳトランジスタ１４の電流駆動能力がディプレッショ
ン型ＮチャネルＭＯＳトランジスタ１５の電流駆動能力
よりも大きな能力に設定されているので、接続点４の電
位はロウレベルからハイレベルへと変化し、インバータ
１０の出力が印加される出力端子３の電位はハイレベル
からロウレベルへと変化する。Next, the case where the voltage is gradually applied to the power supply terminal 1 will be considered. The power supply voltage is ｛(threshold voltage of N-channel MOS transistor 16) + (P-channel M
Until the voltage exceeds the threshold voltage of the OS transistor 17)｝, the P-channel MOS transistors 12, 13, 1
Since the N-channel MOS transistor 7 and the N-channel MOS transistor 16 are off and the depletion type N-channel MOS transistor 15 functions as a current source, the potential at the connection point 4 is at a low level. If the rise time of the power supply voltage is larger than the time constant of the integration circuit, the power supply voltage becomes ｛(N
(Threshold voltage of channel MOS transistor 16)
+ (Threshold voltage of P-channel MOS transistor 17)｝, P-channel MOS transistor 1
2, 13, 17 and N-channel MOS transistor 16
Turns on. Here, the depletion type N channel M
Since the current driving capability of the OS transistor 14 is set to be higher than the current driving capability of the depletion-type N-channel MOS transistor 15, the potential of the node 4 changes from low level to high level, and the output of the inverter 10 becomes The applied potential of the output terminal 3 changes from a high level to a low level.
【００１７】従って、出力端子３からは、電源投入時か
ら、電源電圧が｛（ＮチャネルＭＯＳトランジスタ１６
のスレショルド電圧）＋（ＰチャネルＭＯＳトランジス
タ１７のスレショルド電圧）｝を超えるまでの期間だ
け、リセット信号が出力される。Therefore, the power supply voltage from the output terminal 3 is ｛(N-channel MOS transistor 16
The reset signal is output only during a period of time exceeding (threshold voltage) + (threshold voltage of P-channel MOS transistor 17)｝.
【００１８】これらにより、本第１の実施例に係るパワ
ーオンリセット回路は、電源電圧の立ち上がり時間が積
分回路の時定数よりも大きい場合において、本パワーオ
ンリセット回路のリセット信号は、電源電圧がＮチャネ
ルＭＯＳトランジスタのスレショルド電圧とＰチャネル
ＭＯＳトランジスタのスレショルド電圧との和と等しく
なるとき即ちリセット信号を受ける回路におけるＣＭＯ
Ｓ回路が安定した動作を始めるときまでの期間出力され
るので、本パワーオンリセット回路のリセット信号を受
ける回路を確実に初期化することができる。Thus, in the power-on reset circuit according to the first embodiment, when the rise time of the power supply voltage is longer than the time constant of the integration circuit, the reset signal of the power-on reset circuit has the power supply voltage of the power-on reset circuit. When the threshold voltage of the N-channel MOS transistor is equal to the sum of the threshold voltages of the P-channel MOS transistors, that is, the CMO in the circuit receiving the reset signal
Since the signal is output until the S circuit starts stable operation, the circuit that receives the reset signal of the power-on reset circuit can be reliably initialized.
【００１９】図２は、本発明の第２の実施例に係るパワ
ーオンリセット回路を示す回路図である。図２に示す本
第２の実施例に係るパワーオンリセット回路において、
図１に示す第１の実施例に係るパワーオンリセット回路
と異なる構成部分は、図１におけるＮチャネルＭＯＳト
ランジスタ１６及びＰチャネルＭＯＳトランジスタ１７
の部分がＰチャネルＭＯＳトランジスタ１８に変更され
ている部分である。このＰチャネルＭＯＳトランジスタ
１８は、ソースが接続点５に、ドレインが接続点６に、
ゲートが接地点に接続されている。なお、図２におい
て、図１に示すパワーオンリセット回路と同一の構成部
には、同一符号を付してその詳しい説明を省略する。FIG. 2 is a circuit diagram showing a power-on reset circuit according to a second embodiment of the present invention. In the power-on reset circuit according to the second embodiment shown in FIG.
The components different from the power-on reset circuit according to the first embodiment shown in FIG. 1 are the N-channel MOS transistor 16 and the P-channel MOS transistor 17 in FIG.
Is a part changed to the P-channel MOS transistor 18. The P-channel MOS transistor 18 has a source at the connection point 5, a drain at the connection point 6,
Gate is connected to ground. In FIG. 2, the same components as those of the power-on reset circuit shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will be omitted.
【００２０】次に、上述の如く構成された本第２の実施
例に係るパワーオンリセット回路の動作について説明す
る。電源電圧の立ち上がり時間が積分回路の時定数より
も小さい場合は、本第２の実施例に係るパワーオンリセ
ット回路は、第１の実施例に係るパワーオンリセット回
路と同様の動作をする。Next, the operation of the power-on reset circuit according to the second embodiment configured as described above will be described. When the rise time of the power supply voltage is smaller than the time constant of the integration circuit, the power-on reset circuit according to the second embodiment operates in the same manner as the power-on reset circuit according to the first embodiment.
【００２１】一方、電源電圧の立ち上がり時間が積分回
路の時定数よりも大きい場合は、電源電圧が｛（Ｐチャ
ネルＭＯＳトランジスタ１３のスレショルド電圧）＋
（ＰチャネルＭＯＳトランジスタ１８のスレショルド電
圧）｝を超えると、ＰチャネルＭＯＳトランジスタ１
２，１３，１８がオンする。ここで、ディプレッション
型ＮチャネルＭＯＳトランジスタ１４の電流駆動能力が
ディプレッション型ＮチャネルＭＯＳトランジスタ１５
の電流駆動能力よりも大きな能力に設定されているの
で、接続点４の電位はロウレベルからハイレベルへと変
化し、インバータ１０の出力が印加される出力端子３の
電位はハイレベルからロウレベルへと変化する。On the other hand, if the rise time of the power supply voltage is larger than the time constant of the integrating circuit, the power supply voltage is given by ｛(threshold voltage of P-channel MOS transistor 13) +
(Threshold voltage of the P-channel MOS transistor 18)｝, the P-channel MOS transistor 1
2, 13, and 18 are turned on. Here, the current driving capability of the depletion type N-channel MOS transistor 14 is
, The potential of the connection point 4 changes from the low level to the high level, and the potential of the output terminal 3 to which the output of the inverter 10 is applied changes from the high level to the low level. Change.
【００２２】従って、出力端子３からは、電源投入時か
ら、電源電圧が｛（ＰチャネルＭＯＳトランジスタ１３
のスレショルド電圧）＋（ＰチャネルＭＯＳトランジス
タ１８のスレショルド電圧）｝を超えるまでの期間だ
け、リセット信号が出力される。Therefore, the power supply voltage from the output terminal 3 is ｛(P-channel MOS transistor 13
The reset signal is output only during a period of time exceeding (threshold voltage) + (threshold voltage of P-channel MOS transistor 18)｝.
【００２３】これらにより、本第２の実施例に係るパワ
ーオンリセット回路は、第１の実施例と同様に、電源電
圧の立ち上がり時間が積分回路の時定数よりも大きい場
合において、本パワーオンリセット回路のリセット信号
は、電源投入時から、電源電圧がＰチャネルＭＯＳトラ
ンジスタのスレショルド電圧の２倍の値と等しくなりリ
セット信号を受けるＣＭＯＳ回路等が安定した動作を始
めるまでの期間出力されるので、第１の実施例と同様
に、本パワーオンリセット回路のリセット信号を受ける
回路を確実に初期化することができる。As a result, the power-on reset circuit according to the second embodiment has a power-on reset circuit similar to the first embodiment when the rise time of the power supply voltage is longer than the time constant of the integration circuit. The reset signal of the circuit is output during the period from power-on until the power supply voltage becomes equal to twice the threshold voltage of the P-channel MOS transistor and the CMOS circuit or the like receiving the reset signal starts stable operation. As in the first embodiment, the circuit for receiving the reset signal of the present power-on reset circuit can be reliably initialized.
【００２４】図３は、本発明の第３の実施例に係るパワ
ーオンリセット回路を示す回路図である。図３に示す本
第３の実施例に係るパワーオンリセット回路において、
図２に示す第２の実施例に係るパワーオンリセット回路
と異なる構成部分は、図２におけるＰチャネルＭＯＳト
ランジスタ１８がＮチャネルＭＯＳトランジスタ１９に
置き換えられている部分である。なお、図３において、
図２に示すパワーオンリセット回路と同一の構成部に
は、同一符号を付してその詳しい説明を省略する。FIG. 3 is a circuit diagram showing a power-on reset circuit according to a third embodiment of the present invention. In the power-on reset circuit according to the third embodiment shown in FIG.
2 is different from the power-on reset circuit according to the second embodiment shown in FIG. 2 in that the P-channel MOS transistor 18 in FIG. In FIG. 3,
The same components as those of the power-on reset circuit shown in FIG. 2 are denoted by the same reference numerals, and detailed description thereof will be omitted.
【００２５】次に、上述の如く構成された本第３の実施
例に係るパワーオンリセット回路の動作について説明す
る。本第３の実施例に係るパワーオンリセット回路は、
電源電圧の立ち上がり時間が積分回路の時定数よりも大
きい場合において、電源投入時から、電源電圧が｛（Ｐ
チャネルＭＯＳトランジスタ１３のスレショルド電圧）
＋（ＮチャネルＭＯＳトランジスタ１９のスレショルド
電圧）｝と等しくなるまでの期間だけ、リセット信号を
出力する。他の動作は、第２の実施例と同様である。従
って、本第３の実施例に係るパワーオンリセット回路に
おいても、上述の第１及び第２の実施例に係るパワーオ
ンリセット回路と同様な効果が得られる。Next, the operation of the power-on reset circuit according to the third embodiment configured as described above will be described. The power-on reset circuit according to the third embodiment includes:
When the rise time of the power supply voltage is larger than the time constant of the integration circuit, the power supply voltage becomes Δ (P
(Threshold voltage of channel MOS transistor 13)
A reset signal is output only during a period until it becomes equal to + (threshold voltage of N-channel MOS transistor 19)｝. Other operations are the same as in the second embodiment. Therefore, the power-on reset circuit according to the third embodiment can obtain the same effects as those of the power-on reset circuits according to the first and second embodiments.
【００２６】なお、上述の本発明の実施例において、Ｍ
ＯＳトランジスタの極性を反転し、電源端子と接地端子
とを入れ替えた回路構成にしても、上述と同様の効果を
得ることができる。また、ディプレッション型Ｎチャネ
ルＭＯＳトランジスタ１４，１５の電流駆動能力を等し
くし、カレントミラー回路の出力電流／入力電流比を大
きくすることによっても、上述と同様の効果を得ること
ができるのは明らかである。In the embodiment of the present invention described above, M
Even in a circuit configuration in which the polarity of the OS transistor is inverted and the power supply terminal and the ground terminal are exchanged, the same effect as described above can be obtained. It is apparent that the same effect as described above can be obtained by making the current driving capabilities of the depletion type N-channel MOS transistors 14 and 15 equal and increasing the output current / input current ratio of the current mirror circuit. is there.
【００２７】[0027]
【発明の効果】以上説明したように本発明に係るパワー
オンリセット回路によれば、電源投入時から、電源電圧
がＮチャネルＭＯＳトランジスタのスレショルド電圧と
ＰチャネルＭＯＳトランジスタのスレショルド電圧との
和と等しくなるときまで、リセット信号を出力すること
ができるので、電源電圧の立ち上がり時間が大きい場合
でも、確実にリセット信号を出力することができ、本発
明に係るパワーオンリセット回路のリセット信号を受け
る回路を確実に初期化することができる。As described above, according to the power-on reset circuit of the present invention, the power supply voltage is equal to the sum of the threshold voltage of the N-channel MOS transistor and the threshold voltage of the P-channel MOS transistor from power-on. Until the reset signal can be output, the reset signal can be output without fail even when the rise time of the power supply voltage is long. Initialization can be performed reliably.
【図１】本発明の第１の実施例に係るパワーオンリセッ
ト回路を示す回路図である。FIG. 1 is a circuit diagram showing a power-on reset circuit according to a first embodiment of the present invention.
【図２】本発明の第２の実施例に係るパワーオンリセッ
ト回路を示す回路図である。FIG. 2 is a circuit diagram showing a power-on reset circuit according to a second embodiment of the present invention.
【図３】本発明の第３の実施例に係るパワーオンリセッ
ト回路を示す回路図である。FIG. 3 is a circuit diagram showing a power-on reset circuit according to a third embodiment of the present invention.
【図４】従来のパワーオンリセット回路の一例を示す回
路図である。FIG. 4 is a circuit diagram showing an example of a conventional power-on reset circuit.
１；電源端子 ２；接地端子 １０；インバータ １１；容量 １２，１３，１７；ＰチャネルＭＯＳトランジスタ １４，１５；ディプレッション型ＮチャネルＭＯＳトラ
ンジスタ １６；ＮチャネルＭＯＳトランジスタDESCRIPTION OF SYMBOLS 1: Power supply terminal 2: Ground terminal 10; Inverter 11; Capacitance 12, 13, 17; P-channel MOS transistors 14, 15; Depletion type N-channel MOS transistor 16;
Claims (1)
回路と、そのソースが第２の電源に接続され定電流源と
して動作する第１のディプレッショントランジスタと、
そのドレインが前記カレントミラー回路の出力端に接続
されソースが前記第２の電源に接続され定電流源として
動作する第２のディプレッショントランジスタと、その
一端が前記カレントミラー回路の出力端に接続され他端
が前記第２の電源に接続された積分容量と、その一端が
前記カレントミラー回路の入力端に接続され他端が前記
第１のディプレッショントランジスタのドレインに接続
されて前記第１及び第２の電源間電圧に応じたゲート・
ソース間電圧が印加される１つ又は複数のＭＯＳトラン
ジスタとを有するパワーオンリセット回路において、前
記カレントミラー回路の出力電流は、前記第２のディプ
レッショントランジスタの駆動電流よりも大きいことを
特徴とするパワーオンリセット回路。1. A current mirror circuit connected to a first power supply, a first depletion transistor having a source connected to the second power supply and operating as a constant current source,
A second depletion transistor whose drain is connected to the output terminal of the current mirror circuit and whose source is connected to the second power supply and operates as a constant current source; and one end of which is connected to the output terminal of the current mirror circuit. An integration capacitor having one end connected to the second power supply, one end connected to the input end of the current mirror circuit, and the other end connected to the drain of the first depletion transistor, and Gate according to voltage between power supplies
In a power-on reset circuit having one or more MOS transistors to which a source-to-source voltage is applied, an output current of the current mirror circuit is larger than a drive current of the second depletion transistor. ON reset circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16963492A JP2877178B2 (en) | 1992-06-26 | 1992-06-26 | Power-on reset circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16963492A JP2877178B2 (en) | 1992-06-26 | 1992-06-26 | Power-on reset circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0613866A JPH0613866A (en) | 1994-01-21 |
| JP2877178B2 true JP2877178B2 (en) | 1999-03-31 |
Family
ID=15890138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16963492A Expired - Fee Related JP2877178B2 (en) | 1992-06-26 | 1992-06-26 | Power-on reset circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2877178B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6011644A (en) * | 1994-07-29 | 2000-01-04 | Corning Incorporated | Hybrid fiber amplifier |
| KR100488584B1 (en) * | 1998-10-19 | 2005-08-02 | 삼성전자주식회사 | Power-on reset circuit |
| KR100630977B1 (en) * | 2000-02-18 | 2006-10-04 | 매그나칩 반도체 유한회사 | Power on reset circuit |
-
1992
- 1992-06-26 JP JP16963492A patent/JP2877178B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0613866A (en) | 1994-01-21 |
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