JP2876847B2 - 位相同期回路 - Google Patents
位相同期回路Info
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- JP2876847B2 JP2876847B2 JP3250738A JP25073891A JP2876847B2 JP 2876847 B2 JP2876847 B2 JP 2876847B2 JP 3250738 A JP3250738 A JP 3250738A JP 25073891 A JP25073891 A JP 25073891A JP 2876847 B2 JP2876847 B2 JP 2876847B2
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は位相同期回路において、
特に複素正弦波信号をサンプリングした複素サンプル列
信号を入力し、複素信号成分（実部、虚部）にそれぞれ
位相同期した複素サンプル列信号を出力する位相同期回
路に関する。
特に複素正弦波信号をサンプリングした複素サンプル列
信号を入力し、複素信号成分（実部、虚部）にそれぞれ
位相同期した複素サンプル列信号を出力する位相同期回
路に関する。
【０００２】
【従来の技術】従来の位相同期回路（以下ＰＬＬ回路と
いう）は図３に示すように、位相比較器であるミキサ
１、ローパスフィルタ（ＬＰＦ）２、電圧制御発振器
（ＶＣＯ）３から構成される。従来のＰＬＬ回路は、同
期状態においては良好な位相追尾機能を有しているが、
初期における周波数誤差が大きい場合には、同期引き込
みに長い時間を必要としていた。今入力信号νｉ
（ｔ）、ＶＣＯ３の出力信号νｏを（１），（２）式で
表すとミキサ１の出力信号νｅ（ｔ）は（３）式で表さ
れる。
いう）は図３に示すように、位相比較器であるミキサ
１、ローパスフィルタ（ＬＰＦ）２、電圧制御発振器
（ＶＣＯ）３から構成される。従来のＰＬＬ回路は、同
期状態においては良好な位相追尾機能を有しているが、
初期における周波数誤差が大きい場合には、同期引き込
みに長い時間を必要としていた。今入力信号νｉ
（ｔ）、ＶＣＯ３の出力信号νｏを（１），（２）式で
表すとミキサ１の出力信号νｅ（ｔ）は（３）式で表さ
れる。
【０００３】 νｉ（ｔ）＝ｓｉｎ（ωｉｔ＋θｉ） …（１） νｏ＝ｃｏｓ（ωｏｔ＋θｏ） …（２） νｅ（ｔ）＝νｏ・νｉ（ｔ）＝１／２［｛ｓｉｎ（ωｉ−ωｏ）ｔ ＋（θｉ−θｏ）｝＋｛ｓｉｎ（ωｉ＋ωｏ）ｔ ＋（θｉ＋θｏ）｝］ …（３） ローパスフィルタ２の出力ではｓｉｎ（ωｉ−ωｏ）ｔ
が出力されるので、位相同期状態とするためにはまずω
ｉ−ωｏ＝０、とする必要がある。しかし、ＰＬＬ回路
の周波数の引き込み範囲外にある場合には位相同期の動
作に入いることができなかった。
が出力されるので、位相同期状態とするためにはまずω
ｉ−ωｏ＝０、とする必要がある。しかし、ＰＬＬ回路
の周波数の引き込み範囲外にある場合には位相同期の動
作に入いることができなかった。
【０００４】
【発明が解決しようとする課題】この従来の位相同期回
路は初期周波数差を速く零にする引き込み機能を備えて
いないので、位相同期引き込み時間が長くなってしまう
欠点があった。
路は初期周波数差を速く零にする引き込み機能を備えて
いないので、位相同期引き込み時間が長くなってしまう
欠点があった。
【０００５】
【課題を解決するための手段】本発明の位相同期回路
は、上記問題を解決するために、複素正弦波信号をサン
プリングした複素サンプル列信号を入力し、各複素成分
毎に入力信号の位相と同期した出力信号を得る位相同期
回路において、前記複素サンプル列信号を入力して振幅
を定値に制限する第１のリミタと、この第１のリミタの
出力信号を入力して前記位相同期回路の出力信号の複素
サンプル列信号の共やく値と複素乗算を行う第１の複素
乗算器と、この第１の複素乗算器の出力信号から不要周
波数成分をろ波するループフィルタと、前記ループフィ
ルタの出力信号と複素サンプル列信号を１サンプル遅延
させる遅延器の出力信号との複素乗算をする第２の複素
乗算器と、前記第２の複素乗算器の出力を入力して振幅
を定値に制限する第２のリミタと、前記第２のリミタの
出力を前記遅延器に入力するとともに前記位相同期回路
の出力信号として出力することを特徴とする。
は、上記問題を解決するために、複素正弦波信号をサン
プリングした複素サンプル列信号を入力し、各複素成分
毎に入力信号の位相と同期した出力信号を得る位相同期
回路において、前記複素サンプル列信号を入力して振幅
を定値に制限する第１のリミタと、この第１のリミタの
出力信号を入力して前記位相同期回路の出力信号の複素
サンプル列信号の共やく値と複素乗算を行う第１の複素
乗算器と、この第１の複素乗算器の出力信号から不要周
波数成分をろ波するループフィルタと、前記ループフィ
ルタの出力信号と複素サンプル列信号を１サンプル遅延
させる遅延器の出力信号との複素乗算をする第２の複素
乗算器と、前記第２の複素乗算器の出力を入力して振幅
を定値に制限する第２のリミタと、前記第２のリミタの
出力を前記遅延器に入力するとともに前記位相同期回路
の出力信号として出力することを特徴とする。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の一実施例のブロック図、図
２は本実施例の動作を示す機能説明図である。図１のリ
ミタ５への入力信号は、直交する２系列の複素正弦波信
号をサンプリングして得られる複素サンプル列信号であ
る。そして、本実 施例ではこの複素サンプル列信号が入
力され振幅を定値に制限するリミタ５，６、複素乗算を
行う複素乗算器１０，１２、複素乗算器１０の出力信号
から入力信号と同期すべき周波数との差の周波数はろ波
するループフィルタ１１、複素サンプル列信号を１サン
プル遅延させる１サンプル遅延器１３、複素サンプル列
信号の複素共役をとる複素共役化器１４で構成される。
次に図１の動作を説明する。リミタ５の入力には複素サ
ンプル列信号が入力され、振幅が規定値１に正規化され
る。なお、サンプリング回路については、本発明と直接
の関連がないため図１への記載は省略されている。次
に、複素乗算器の機能について説明する。一般に、リミ
ッタ５を通した複素サンプル列信号はｘ（ｔ）＋ｊｙ
（ｔ）で表される。ここでｔは、ｔ＝ｎＴ（ｎ＝０，
１，２，…、Ｔはサンプリング周期）である。この結
果、複素信号は（４）式の形に変換される。
２は本実施例の動作を示す機能説明図である。図１のリ
ミタ５への入力信号は、直交する２系列の複素正弦波信
号をサンプリングして得られる複素サンプル列信号であ
る。そして、本実 施例ではこの複素サンプル列信号が入
力され振幅を定値に制限するリミタ５，６、複素乗算を
行う複素乗算器１０，１２、複素乗算器１０の出力信号
から入力信号と同期すべき周波数との差の周波数はろ波
するループフィルタ１１、複素サンプル列信号を１サン
プル遅延させる１サンプル遅延器１３、複素サンプル列
信号の複素共役をとる複素共役化器１４で構成される。
次に図１の動作を説明する。リミタ５の入力には複素サ
ンプル列信号が入力され、振幅が規定値１に正規化され
る。なお、サンプリング回路については、本発明と直接
の関連がないため図１への記載は省略されている。次
に、複素乗算器の機能について説明する。一般に、リミ
ッタ５を通した複素サンプル列信号はｘ（ｔ）＋ｊｙ
（ｔ）で表される。ここでｔは、ｔ＝ｎＴ（ｎ＝０，
１，２，…、Ｔはサンプリング周期）である。この結
果、複素信号は（４）式の形に変換される。
【０００８】 ｘ（ｔ）＋ｊｙ（ｔ）＝ｅｊθ（ｔ） …（４） ここで、θ（ｔ）は、複素サンプル列信号のサンプル位
相である。複素乗算器は（４）式で表された２つの複素
サンプル列信号ｅ ｊθ１（ｔ） 、ｅ ｊθ２（ｔ） のそれ
ぞれを乗算する。その結果、（５）式となる。
相である。複素乗算器は（４）式で表された２つの複素
サンプル列信号ｅ ｊθ１（ｔ） 、ｅ ｊθ２（ｔ） のそれ
ぞれを乗算する。その結果、（５）式となる。
【０００９】 ｅｊθ１（ｔ）・ｅｊθ２（ｔ）＝ｅｊ｛θ１（ｔ）＋θ２（ｔ）｝…（５）
【００１０】すなわち、複素乗算器は、２つの複素サン
プル列信号の各位相を加算する機能を有する。本発明の
複素乗算器１０は、複素共役化器１４により位相同期回
路の出力信号を複素共役した複素共役信号とリミッタ５
の出力とを乗算している。この場合、例えば、複素信号
ｅ ｊθ（ｔ） の複素共役信号はｅ −ｊθ（ｔ） となるた
め、複素乗算器１０の出力信号の位相はリミッタ５の出
力信号の位相と位相同期回路の出力信号の位相の位相差
となる。次に、図１におけるループフィルタ１１の伝達
関数は（６）式で与えられる。
プル列信号の各位相を加算する機能を有する。本発明の
複素乗算器１０は、複素共役化器１４により位相同期回
路の出力信号を複素共役した複素共役信号とリミッタ５
の出力とを乗算している。この場合、例えば、複素信号
ｅ ｊθ（ｔ） の複素共役信号はｅ −ｊθ（ｔ） となるた
め、複素乗算器１０の出力信号の位相はリミッタ５の出
力信号の位相と位相同期回路の出力信号の位相の位相差
となる。次に、図１におけるループフィルタ１１の伝達
関数は（６）式で与えられる。
【００１１】 ここで、τはフィルタの時定数である。
【００１２】今、ループフィルタ１１の入力信号Ｖｅ
（ｔ）は、（７）式で表される。
（ｔ）は、（７）式で表される。
【００１３】 Ｖｅ（ｔ）＝ｅｊ（ωｅｔ＋θｅ） …（７）ここで、θｅは位相遅れを示す。
【００１４】（６）式のループフィルタ１１の伝達関数
に基づきループフィルタ１１の出力信号Ｖ’ｅ（ｔ）は
（８）式で表される。
に基づきループフィルタ１１の出力信号Ｖ’ｅ（ｔ）は
（８）式で表される。
【００１５】
【００１６】（８）式で示すように位相的には単にアー
クｔａｎωｅτになる位相遅れが生ずるのみである。以
上説明した図１の構成における複素サンプル列の信号の
位相についての動作をＺ変換を用いて以下の通り個別回
路毎に説明する。ここで、Θｉ（ｚ）、Θｏ（ｚ）は入
出力信号の各位相θｉ（ｔ）、θｏ（ｔ）をｚ変換した
ものである。前述したように、複素乗算器１０の出力信
号の位相Θｅ（ｚ）は、Θｅ（ｚ）＝Θｉ（ｚ）−Θｏ
（ｚ）となる。また、ループフィルタ１１は、ωｅが一
定であると仮定すると、（８）式に示されたように位相
遅れ（−ｔａｎ −１ ωｅτ）成分については一定となる
のでそのＺ変換は−ｔａｎ −１ ωｅτ／（１−Ｚ −１ ）
となる。さらに、乗算器１２、１サンプル遅延器１３、
リミッタ６で構成された回路の伝達関数はＺ変換により
１／（１−Ｚ −１ ）となる。以上個別回路毎に説明した
Ｚ変換の伝達関数をまとめると図２に示す様になる。従
って、図２から出力信号の位相Θｏ（ｚ）は
クｔａｎωｅτになる位相遅れが生ずるのみである。以
上説明した図１の構成における複素サンプル列の信号の
位相についての動作をＺ変換を用いて以下の通り個別回
路毎に説明する。ここで、Θｉ（ｚ）、Θｏ（ｚ）は入
出力信号の各位相θｉ（ｔ）、θｏ（ｔ）をｚ変換した
ものである。前述したように、複素乗算器１０の出力信
号の位相Θｅ（ｚ）は、Θｅ（ｚ）＝Θｉ（ｚ）−Θｏ
（ｚ）となる。また、ループフィルタ１１は、ωｅが一
定であると仮定すると、（８）式に示されたように位相
遅れ（−ｔａｎ −１ ωｅτ）成分については一定となる
のでそのＺ変換は−ｔａｎ −１ ωｅτ／（１−Ｚ −１ ）
となる。さらに、乗算器１２、１サンプル遅延器１３、
リミッタ６で構成された回路の伝達関数はＺ変換により
１／（１−Ｚ −１ ）となる。以上個別回路毎に説明した
Ｚ変換の伝達関数をまとめると図２に示す様になる。従
って、図２から出力信号の位相Θｏ（ｚ）は
【００１７】
【００１８】となる。今入力信号が（１０）式で表され
ると、 θｉ（ｔ）＝ωｉｔ＋φｉ …（１０）
ると、 θｉ（ｔ）＝ωｉｔ＋φｉ …（１０）
【００１９】その第ｎサンプル値は θｉ（ｎ）＝ωｉＴｎ＋φｉ …（１１） となる。
【００２０】（１１）式のＺ変換を行うと、
【００２１】と表される。（１２）式を（９）式に代入
すると出力サンプル列の位相のＺ変換が得られる。次
に、出力信号位相の第ｎサンプル値を（１３）式として
Θｏ（ｚ）の逆Ｚ変換を行いθｏ（ｎ）を計算すると
（１４）式となる。
すると出力サンプル列の位相のＺ変換が得られる。次
に、出力信号位相の第ｎサンプル値を（１３）式として
Θｏ（ｚ）の逆Ｚ変換を行いθｏ（ｎ）を計算すると
（１４）式となる。
【００２２】 Θｏ（ｚ）＝Σθｏ（ｎ）Ｚ−ｎ …（１３）
【００２３】
【００２４】通常、サンプリング数ｎは大きいため、最
後の項は急速に０に収束し、
後の項は急速に０に収束し、
【００２５】 θｏ（ｎ） → ωｉＴｎ＋φｉ−ωｉＴ−ｔａｎ−１ωｅτ …（１５）
【００２６】となるがこれはωｅが０になるという事を
意味するので（１５）式の第３項も０に収束し
意味するので（１５）式の第３項も０に収束し
【００２７】 θｏ（ｎ） → ωｉＴｎ＋φｉ−ωｉＴ …（１６）
【００２８】となる。ここで、（１１）式と（１６）式
を比較すると、（１６）式で与えられる位相は（１１）
式で与えられる位相よりも（−ωｉＴ）だけ位相遅延し
ている。通常、この位相遅延はサンプリング周波数が入
力周波数よりも十分高いため、サンプリング周期が十分
小さくなり無視できる値となる。この結果、入力信号の
位相と出力信号の位相は一致することになり正しく位相
同期が確立される。上述の如く本発明は、初期周波数誤
差がある場合にも正しく位相同期が確立する。
を比較すると、（１６）式で与えられる位相は（１１）
式で与えられる位相よりも（−ωｉＴ）だけ位相遅延し
ている。通常、この位相遅延はサンプリング周波数が入
力周波数よりも十分高いため、サンプリング周期が十分
小さくなり無視できる値となる。この結果、入力信号の
位相と出力信号の位相は一致することになり正しく位相
同期が確立される。上述の如く本発明は、初期周波数誤
差がある場合にも正しく位相同期が確立する。
【００２９】
【発明の効果】以上説明したように本発明はリミタ、複
素乗算器、ループフィルタを備えてディジタル演算処理
を行うことにより次の効果が実現できる。
素乗算器、ループフィルタを備えてディジタル演算処理
を行うことにより次の効果が実現できる。
【００３０】（１）ＶＣＯを使用しないで初期周波数誤
差があっても正しく同期引き込みを行うＰＬＬ回路が実
現できる。
差があっても正しく同期引き込みを行うＰＬＬ回路が実
現できる。
【００３１】（２）低Ｃ／Ｎ条件のもとでも動作する狭
帯域ＰＬＬ回路が実現できる。
帯域ＰＬＬ回路が実現できる。
【００３２】（３）本回路は特に移動体衛星通信の如
く、低Ｃ／Ｎかつ瞬断の多い通信分野への応用が可能と
なる。
く、低Ｃ／Ｎかつ瞬断の多い通信分野への応用が可能と
なる。
【図１】本発明の一実施例のブロック図である。
【図２】本実施例の機能説明図である。
【図３】従来の位相同期回路のブロック図である。
５，６ リミタ １０，１２ 複素乗算器 １１ ループフィルタ １３ １サンプル遅延器 １４ 複素共役化器
Claims (1)
- 【請求項１】 複素正弦波信号をサンプリングした複素
サンプル列信号を入力し、各複素成分毎に入力信号の位
相と同期した出力信号を得る位相同期回路において、前
記複素サンプル列信号を入力して振幅を定値に制限する
第１のリミタと、この第１のリミタの出力信号を入力し
て前記位相同期回路の出力信号の複素サンプル列信号の
共やく値と複素乗算を行う第１の複素乗算器と、この第
１の複素乗算器の出力信号から不要周波数成分をろ波す
るループフィルタと、前記ループフィルタの出力信号と
複素サンプル列信号を１サンプル遅延させる遅延器の出
力信号との複素乗算をする第２の複素乗算器と、前記第
２の複素乗算器の出力を入力して振幅を定値に制限する
第２のリミタと、前記第２のリミタの出力を前記遅延器
に入力するとともに前記位相同期回路の出力信号として
出力することを特徴とする位相同期回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3250738A JP2876847B2 (ja) | 1991-09-30 | 1991-09-30 | 位相同期回路 |
| EP92116637A EP0535591B1 (en) | 1991-09-30 | 1992-09-29 | Phase-locked circuit capable of being quickly put in a phase locked state |
| DE69216972T DE69216972T2 (de) | 1991-09-30 | 1992-09-29 | Phasenregelschaltung die schnell in einem synchronisierten Zustand gebracht werden kann |
| CA002079422A CA2079422C (en) | 1991-09-30 | 1992-09-29 | Phase-locked circuit capable of being quickly put in a phase-locked state |
| US07/954,656 US5291144A (en) | 1991-09-30 | 1992-09-30 | Phase-locked circuit capable of being quickly put in a phase-locked state |
| AU26098/92A AU656101B2 (en) | 1991-09-30 | 1992-09-30 | Phase-locked circuit capable of being quickly put in a phase-locked state |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3250738A JP2876847B2 (ja) | 1991-09-30 | 1991-09-30 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0590960A JPH0590960A (ja) | 1993-04-09 |
| JP2876847B2 true JP2876847B2 (ja) | 1999-03-31 |
Family
ID=17212307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3250738A Expired - Fee Related JP2876847B2 (ja) | 1991-09-30 | 1991-09-30 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2876847B2 (ja) |
-
1991
- 1991-09-30 JP JP3250738A patent/JP2876847B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0590960A (ja) | 1993-04-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |