JP2876673B2 - Semiconductor memory - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、スタック型CMOS−SRAMと称されており、メ
モリセルを構成しているフリップフロップの負荷用MOS
トランジスタがバルクトランジスタ上に積み重ねられて
いる半導体メモリに関するものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention is called a stack type CMOS-SRAM, and a load MOS of a flip-flop constituting a memory cell.
The present invention relates to a semiconductor memory in which transistors are stacked on bulk transistors.

〔発明の概要〕[Summary of the Invention]

本発明は、上記の様な半導体メモリにおいて、接地線
または負荷用MOSトランジスタのゲート電極と同一層の
導電層で電源線の分路を形成することによって、メモリ
セルの面積が増大せず、製造プロセスも複雑化しないに
も拘らず、電源線を形成している導電層を薄膜化しても
この電源線の寄生抵抗を低くすることができる様にした
もである。The present invention provides a semiconductor memory as described above, in which the shunt of the power supply line is formed by the same conductive layer as the ground line or the gate electrode of the load MOS transistor, so that the memory cell area is not increased, Although the process is not complicated, the parasitic resistance of the power supply line can be reduced even if the conductive layer forming the power supply line is thinned.

〔従来の技術〕 第３図に示す様なメモリセルを有する完全CMOS−SRAM
のチップ面積を抵抗負荷型MOS−SRAM並みに小さくする
ために、メモリセルを構成しているフリップフロップ11
の負荷用のPMOSトランジスタ12、13を薄膜トランジスタ
で構成し、この薄膜トランジスタをバルクトランジスタ
である駆動用のNMOSトランジスタ14、15上や転送用のNM
OSトランジスタ16、17上に積み重ねた、いわゆるスタッ
ク型CMOS−SRAMが考えられている（例えば、「日経マイ
クロデバイス」（1988.9）P.123−130）。[Prior Art] Complete CMOS-SRAM having a memory cell as shown in FIG.
In order to reduce the chip area of a flip-flop 11 constituting a memory cell,
The load PMOS transistors 12 and 13 are constituted by thin film transistors, and the thin film transistors are formed on the driving NMOS transistors 14 and 15 which are bulk transistors and the transfer NM transistors.
A so-called stacked CMOS-SRAM stacked on the OS transistors 16 and 17 has been considered (for example, “Nikkei Micro Device” (1988.9), pp. 123-130).

この様なスタック型CMOS−SRAMでは、PMOSトランジス
タ12、13のリーク電流を低減させることが重要なポイン
トである。そして、これを実現する方法として、PMOSト
ランジスタ12、13の能動層を形成する多結晶Si層を薄膜
化する方法が有力であると考えられている。In such a stacked CMOS-SRAM, it is important to reduce the leakage current of the PMOS transistors 12 and 13. As a method of realizing this, it is considered that a method of thinning the polycrystalline Si layer forming the active layers of the PMOS transistors 12 and 13 is effective.

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

ところで、スタック型CMOS−SRAMでは、PMOSトランジ
スタ12、13の能動層を形成する多結晶Si層と同一の多結
晶Si層で電源線18をも形成するのが一般的である。By the way, in the stack type CMOS-SRAM, it is general that the power supply line 18 is also formed of the same polycrystalline Si layer as the polycrystalline Si layer forming the active layers of the PMOS transistors 12 and 13.

従って、この多結晶Si層を上述の様に薄膜化すると、
電源線18の電源抵抗が高くなり、メモリセルの高速動作
や安定性にとって不利になる。Therefore, when this polycrystalline Si layer is thinned as described above,
The power supply resistance of the power supply line 18 increases, which is disadvantageous for high-speed operation and stability of the memory cell.

一方、この問題を解決するために、導電層を新たに設
けて電源線18を低抵抗化しようとすると、メモリセルの
面積が増大したり、製造プロセスが複雑化したりする。On the other hand, if an attempt is made to reduce the resistance of the power supply line 18 by newly providing a conductive layer in order to solve this problem, the area of the memory cell increases and the manufacturing process becomes complicated.

〔課題を解決するための手段〕[Means for solving the problem]

本発明による半導体メモリでは、駆動用MOSトランジ
スタ14、15及び転送用MOSトランジスタ16、17の夫々の
ゲート電極14a〜17aと、接地線26と、負荷用MOSトラン
ジスタ12、13のゲート電極12a、13aと、前記負荷用MOS
トランジスタ12、13の能動層37、38及び電源線18とが、
半導体基板上の互いに異なる層の導電層によって形成さ
れており、前記接地線26または前記負荷用MOSトランジ
スタ12、13の前記ゲート電極12a、13aと同一層の前記導
電層によって、前記電源線18の分路34が形成されてい
る。In the semiconductor memory according to the present invention, the gate electrodes 14a to 17a of the driving MOS transistors 14, 15 and the transfer MOS transistors 16, 17; the ground line 26; and the gate electrodes 12a, 13a of the load MOS transistors 12, 13. And the load MOS
The active layers 37 and 38 of the transistors 12 and 13 and the power line 18
The power supply line 18 is formed by the conductive layer of the same layer as the ground line 26 or the gate electrodes 12a and 13a of the load MOS transistors 12 and 13 which are formed by different conductive layers on the semiconductor substrate. A shunt 34 is formed.

〔作用〕[Action]

本発明による半導体メモリでは、電源線18の分路34が
形成されているが、駆動用MOSトランジスタ14、15及び
転送用MOSトランジスタ16、17の夫々のゲート電極14a〜
17aが形成されている導電層に比べて、上記の分路34が
形成されている導電層は一般的にレイアウト上で余裕が
ある。In the semiconductor memory according to the present invention, the shunt 34 of the power supply line 18 is formed, but the respective gate electrodes 14a to 14c of the driving MOS transistors 14 and 15 and the transfer MOS transistors 16 and 17 are formed.
Compared with the conductive layer in which 17a is formed, the conductive layer in which the shunt 34 is formed generally has a margin in layout.

また、電源線18の分路34が形成されている導電層は、
元々、接地線26または負荷用MOSトランジスタ12、13の
ゲート電極12a、13aが形成されている導電層であり、新
たに設けた導電層ではない。The conductive layer on which the shunt 34 of the power supply line 18 is formed is:
Originally, it is a conductive layer on which the ground line 26 or the gate electrodes 12a, 13a of the load MOS transistors 12, 13 are formed, and is not a newly provided conductive layer.

〔実施例〕〔Example〕

以下、本発明の第１及び第２実施例を、第１図及び第
２図を参照しながら説明する。Hereinafter, first and second embodiments of the present invention will be described with reference to FIG. 1 and FIG.

第１図が、第１実施例を示している。この第１実施例
では、駆動用のNMOSトランジスタ14、15及び転送用のNM
OSトランジスタ16、17のソース・ドレイン領域になって
いる不純物拡散領域21a〜21gが、半導体基板中に形成さ
れている。FIG. 1 shows a first embodiment. In the first embodiment, the driving NMOS transistors 14 and 15 and the transfer NM
Impurity diffusion regions 21a to 21g serving as source / drain regions of OS transistors 16 and 17 are formed in a semiconductor substrate.

半導体基板上の絶縁膜（図示せず）上には、トランジ
スタ14〜17のゲート電極14a〜17aが、第１層目の多結晶
Si層によって形成されている。但し、ゲート電極16a、1
7aは、ワード線22の一部である。On an insulating film (not shown) on a semiconductor substrate, gate electrodes 14a to 17a of transistors 14 to 17 are formed of a first layer of polycrystalline silicon.
It is formed by a Si layer. However, the gate electrodes 16a, 1
7a is a part of the word line 22.

ゲート電極14aは、半導体基板上の絶縁膜に形成され
ているコンタクト孔23を介して、不純物拡散領域21dに
接続されている。またゲート電極15aは、コンタクト孔2
4、25を介して、不純物拡散領域21b、21fに接続されて
いる。The gate electrode 14a is connected to the impurity diffusion region 21d via a contact hole 23 formed in an insulating film on the semiconductor substrate. The gate electrode 15a is connected to the contact hole 2
Vias 4 and 25 are connected to impurity diffusion regions 21b and 21f.

ゲート電極14a、15a、ワード線22及び半導体基板の表
面は層間絶縁膜（ 図示せず）に覆われており、この層
間絶縁膜上には、接地線26と導電層27、28とが、第２層
目の多結晶Si層によって形成されている。The surfaces of the gate electrodes 14a, 15a, the word lines 22, and the semiconductor substrate are covered with an interlayer insulating film (not shown), and a ground line 26 and conductive layers 27, 28 are formed on the interlayer insulating film. It is formed by a second polycrystalline Si layer.

接地線26は、その下層の絶縁膜に形成されているコン
タクト孔31等を介して、不純物拡散領域21c等に接続さ
れている。導電層27、28は、コンタクト孔32、33を介し
て不純物拡散領域21g、21eに夫々接続されると共に、こ
れらの不純物拡散領域21g、21eからワード線22上へかけ
て互い違いに延在している。The ground line 26 is connected to the impurity diffusion region 21c and the like via a contact hole 31 and the like formed in an insulating film below the ground line 26. The conductive layers 27 and 28 are connected to the impurity diffusion regions 21g and 21e via the contact holes 32 and 33, respectively, and extend alternately from these impurity diffusion regions 21g and 21e to the word lines 22. I have.

接地線22及び導電層27、28等は層間絶縁膜（図示せ
ず）に覆われており、この層間絶縁膜上には、PMOSトラ
ンジスタ12、13のゲート電極12a、13aと電源線18の分路
34とが、第３層目の多結晶Si層によって形成されてい
る。The ground line 22, the conductive layers 27 and 28, and the like are covered with an interlayer insulating film (not shown). On this interlayer insulating film, the gate electrodes 12a and 13a of the PMOS transistors 12 and 13 and the power supply line 18 are separated. Road
34 are formed by the third polycrystalline Si layer.

なお、この様にゲート電極12a、13aをゲート電極14
a、15aとは異なる層の多結晶Si層で形成することによっ
て、第１図からも明らかな様に、互いにゲート長を異な
らせることができる。In this manner, the gate electrodes 12a and 13a are
As shown in FIG. 1, the gate length can be made different from each other by using a polycrystalline Si layer different from the layers a and 15a.

ゲート電極12a、13aは、その下層の層間絶縁膜に形成
されているコンタクト孔35、36を介して、ゲート電極14
a、15aに夫々接続されている。The gate electrodes 12a and 13a are connected to the gate electrode 14 via contact holes 35 and 36 formed in an interlayer insulating film thereunder.
a and 15a, respectively.

ゲート電極12a、13a及び分路34等はゲート絶縁膜（図
示せず）に覆われており、このゲート絶縁膜上には、電
源線18とこの電源線18に連なっているPMOSトランジスタ
12、13の能動層37、38とが、第４層目の多結晶Si層によ
って形成されている。The gate electrodes 12a and 13a and the shunt 34 are covered with a gate insulating film (not shown). On the gate insulating film, a power supply line 18 and a PMOS transistor connected to the power supply line 18 are provided.
The 12 and 13 active layers 37 and 38 are formed by the fourth polycrystalline Si layer.

電源線18は、その下層の絶縁膜に形成されているコン
タクト孔41、42等を介して、分路34に接続されている。
能動層37、38のうちのドレイン領域は、コンタクト孔4
3、44を介して、ゲート電極13a、12aに夫々接続されて
いる。The power supply line 18 is connected to the shunt 34 via contact holes 41, 42 and the like formed in an insulating film therebelow.
The drain region of the active layers 37 and 38 is
They are connected to the gate electrodes 13a and 12a via 3 and 44, respectively.

電源線18及び能動層37、38等は層間絶縁膜（図示せ
ず）に覆われており、この層間絶縁膜上には、ビット線
45、46が、Al層によって形成されている。The power supply line 18 and the active layers 37 and 38 are covered with an interlayer insulating film (not shown).
45 and 46 are formed by the Al layer.

ビット線45、46は、その下層に絶縁膜に形成されてい
るコンタクト孔47、48を介して、ワード線22上で導電層
27、28に夫々接続されている。The bit lines 45 and 46 are formed on the word lines 22 through contact holes 47 and 48 formed in the insulating film below the conductive layers.
27 and 28 are connected respectively.

以上の様な第１実施例では、第１図からも明らかな様
に、ワード線22の延在方向とは直角な方向で互いに隣接
している２個のメモリセルの略境界線上を、分路34が延
在している。In the above-described first embodiment, as is apparent from FIG. 1, the approximate boundary line between two memory cells adjacent to each other in a direction perpendicular to the extending direction of the word line 22 is divided. A path 34 extends.

このため、PMOSトランジスタ12、13のゲート電極12
a、13aと分路34とが共に第３層目の多結晶Si層によって
形成されていても、両者は完全に分離されており、分路
34を電源線18の分路として機能させることができる。Therefore, the gate electrodes 12 of the PMOS transistors 12 and 13
Even if both a, 13a and the shunt 34 are formed by the third polycrystalline Si layer, they are completely separated from each other.
34 can function as a shunt of the power supply line 18.

従って、PMOSトランジスタ12、13のリーク電流を低減
させるために能動層37、38及び電源線18を100Å程度の
厚さに薄膜化して、これらのシート抵抗が10⁴Ω／□程
度になっても、分路34の厚さを1000Å程度にすると、電
源線18と分路34との合成シート抵抗は２×10²Ω／□程
度に減少する。Therefore, in order to reduce the leakage current of the PMOS transistors 12 and 13, the active layers 37 and 38 and the power supply line 18 are thinned to a thickness of about 100 mm, and even if their sheet resistance becomes about 10 ⁴ Ω / □. When the thickness of the shunt 34 is set to about 1000 mm, the combined sheet resistance between the power supply line 18 and the shunt 34 is reduced to about 2 × 10 ² Ω / □.

そして、分路34と電源線18とが２個のメモリセルの略
境界線上に延在していても、ビット線45、46は導電層2
7、28に接続されているので、ビット線45、46と不純物
拡散層21g、21eとの接続に支障を来たすことはない。Even if the shunt 34 and the power supply line 18 extend substantially on the boundary between the two memory cells, the bit lines 45 and 46 are
Since they are connected to 7, 28, they do not hinder the connection between the bit lines 45, 46 and the impurity diffusion layers 21g, 21e.

なお、以上の第１実施例では、PMOSトランジスタ12、
13のゲート電極12a、13aと分路34とを第３層目の多結晶
Si層で形成し、電源線18と能動層37、38とを第４層目の
多結晶Si層で形成したが、これらは互いに逆になってい
てもよい。In the first embodiment, the PMOS transistor 12,
The third gate electrode 12a, 13a and the shunt 34 are connected to the third layer of polycrystal.
Although the power supply line 18 and the active layers 37 and 38 are formed of the fourth polycrystalline Si layer, they may be reversed.

第２図は、第２実施例を示している。この第２実施例
は、電源線18の分路34が接地線26と同じ第２層目の多結
晶Si層によって形成されると共にこの分路34と電源線18
とがワード線22上に延在しており、更にワード線22の分
路49と接地線26の分路50とがビット線45、46よりも上層
の第２層目のAl層によって形成されていることを除い
て、第１図に示した第１実施例と実質的に同様の構成を
有している。FIG. 2 shows a second embodiment. In the second embodiment, the shunt 34 of the power line 18 is formed by the same second polycrystalline Si layer as the ground line 26, and the shunt 34 and the power line 18
Extend over the word line 22, and a shunt 49 of the word line 22 and a shunt 50 of the ground line 26 are formed by a second Al layer above the bit lines 45 and 46. Except for this, it has substantially the same configuration as the first embodiment shown in FIG.

但し、ビット線45、46は、コンタクト孔32、33を介し
て、不純物拡散領域21g、21eに夫々直接に接続されてい
る。また、電源線18、ワード線22及び接地線26とこれら
の分路34、49、50とは、何個かのメモリセル毎にメモリ
セル間の領域で互いに接続されている。However, the bit lines 45 and 46 are directly connected to the impurity diffusion regions 21g and 21e via the contact holes 32 and 33, respectively. The power supply line 18, the word line 22, the ground line 26, and the shunts 34, 49, 50 are connected to each other in an area between the memory cells for every several memory cells.

この様な第２実施例でも、電源線18に分路34が設けら
れているので、PMOSトランジスタ12、13のリーク電流を
低減させるために能動層37、38及び電源線18を薄膜化し
ても、電源線18と分路34との合成シート抵抗が低い。In the second embodiment as well, since the shunt 34 is provided in the power supply line 18, even if the active layers 37 and 38 and the power supply line 18 are thinned in order to reduce the leakage current of the PMOS transistors 12 and 13, , The combined sheet resistance of the power line 18 and the shunt 34 is low.

なお、ワード線22及び接地線26の分路49、50を高融点
金属層で形成して、これらの分路49、50をビット線45、
46の下層に配置することもできる。また、電源線18の分
路34とワード線22の分路49とを入れ換えてもよい。The shunts 49 and 50 of the word line 22 and the ground line 26 are formed of a high melting point metal layer, and these shunts 49 and 50 are
It can also be placed below 46. Further, the shunt 34 of the power supply line 18 and the shunt 49 of the word line 22 may be exchanged.

〔発明の効果〕〔The invention's effect〕

本発明による半導体メモリでは、電源線の分路が形成
されている導電層は一般的にレイアウト上で余裕がある
のでメモリセルの面積は増大せず、また電源線の分路が
形成されている導電層は新たに設けた導電層ではないの
で製造プロセスも複雑化しないにも拘らず、電源線を形
成している導電層を薄膜化してもこの電源線の寄生抵抗
が低い。In the semiconductor memory according to the present invention, the conductive layer in which the shunt of the power supply line is formed generally has a margin in layout, so that the area of the memory cell does not increase, and the shunt of the power supply line is formed. Since the conductive layer is not a newly provided conductive layer, the parasitic resistance of the power supply line is low even if the conductive layer forming the power supply line is thinned, although the manufacturing process is not complicated.

【図面の簡単な説明】[Brief description of the drawings]

第１図及び第２図は本発明の夫々第１及び第２実施例の
平面図、第３図は本発明を適用し得る完全CMOS−SRAMの
メモリセルの等価回路図である。 なお図面に用いられた符号において、 11……フリップフロップ 12、13……PMOSトランジスタ 12a、13a……ゲート電極 14、15、16、17……NMOSトランジスタ 14a、15a、16a、17a……ゲート電極 18……電源線 26……接地線 34…分路 37、38……能動層 である。1 and 2 are plan views of the first and second embodiments of the present invention, respectively. FIG. 3 is an equivalent circuit diagram of a complete CMOS-SRAM memory cell to which the present invention can be applied. In the reference numerals used in the drawings, 11 ... flip-flops 12, 13 ... PMOS transistors 12a, 13a ... gate electrodes 14, 15, 16, 17 ... NMOS transistors 14a, 15a, 16a, 17a ... gate electrodes 18 Power line 26 Ground line 34 Shunt 37, 38 Active layer.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】接地線が接続されている一対の駆動用MOS
トランジスタと電源線が接続されている一対の負荷用MO
Sトランジスタとでフリップフロップが構成されてお
り、このフリップフロップと一対の転送用MOSトランジ
スタとでメモリセルが構成されている半導体メモリにお
いて、 前記駆動用MOSトランジスタ及び前記転送用MOSトランジ
スタの夫々のゲート電極と、前記接地線と、前記負荷用
MOSトランジスタのゲート電極と、前記負荷用MOSトラン
ジスタの能動層及び前記電源線とが、半導体基板上の互
いに異なる層の導電層によって形成されており、 前記接地線または前記負荷用MOSトランジスタの前記ゲ
ート電極と同一層の前記導電層によって、前記電源線の
分路が形成されている半導体メモリ。1. A pair of driving MOS transistors to which a ground line is connected.
A pair of load MOs with transistors and power supply lines connected
In a semiconductor memory in which a flip-flop is constituted by an S transistor and a memory cell is constituted by the flip-flop and a pair of transfer MOS transistors, respective gates of the drive MOS transistor and the transfer MOS transistor are provided. An electrode, the ground wire, and the load
A gate electrode of a MOS transistor, an active layer of the load MOS transistor, and the power supply line are formed by different conductive layers on a semiconductor substrate, and the ground line or the gate of the load MOS transistor is formed. A semiconductor memory in which a shunt of the power supply line is formed by the same conductive layer as an electrode.