JP2873134B2 - Nonlinear delay feedback type digital oscillation circuit - Google Patents
Nonlinear delay feedback type digital oscillation circuitInfo
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Description
【0001】[0001]
【産業上の利用分野】本発明は、非線形遅延帰還型デジ
タル発振回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonlinear delay feedback type digital oscillation circuit.
【0002】[0002]
【従来の技術】図11は従来の非線形遅延帰還型発振回
路の基本構成を示すブロック図である。図11に示すよ
うに、非線形の入出力特性fを有する非線形素子101
から構成される非線形部分と、増幅度μを有する増幅器
102とインパルス応答特性h(t)を有し信号x
(t)を出力するインパルス応答回路103と遅延時間
Trを有する遅延回路104とから構成される線形部分
とが、ループLP形状で電気的に縦続して接続される。
以上のように構成された非線形遅延帰還型発振回路にお
ける出力信号x(t)は、次の数1で表すことができ
る。2. Description of the Related Art FIG. 11 is a block diagram showing a basic configuration of a conventional nonlinear delay feedback type oscillation circuit. As shown in FIG. 11, a nonlinear element 101 having a nonlinear input / output characteristic f
, An amplifier 102 having an amplification degree μ, and a signal x having an impulse response characteristic h (t).
A linear portion composed of an impulse response circuit 103 outputting (t) and a delay circuit 104 having a delay time Tr is electrically connected in cascade in a loop LP shape.
The output signal x (t) in the nonlinear delay feedback oscillation circuit configured as described above can be expressed by the following equation (1).
【0003】[0003]
【数1】 x(t)=μh(t)*f(x(t−Tr)) =∫-∞ +∞μ・h(t−τ)・f(x(τ−Tr))dτ ここで、*は畳み込み積分を表す。X (t) = μh (t) * f (x (t−Tr)) = ∫− ∞ + ∞μ · h (t−τ) · f (x (τ−Tr)) dτ where , * Represent convolution integral.
【0004】図12は遅延帰還路として光ファイバケー
ブルを用いた従来例の非線形遅延帰還型光電気ハイブリ
ッド発振回路のブロック図である。図12に示すよう
に、光源201から出力された光信号は、アナログフィ
ルタ206から出力される電気信号に基づいて電気光学
変調器207によって強度変調された後、光ファイバケ
ーブルからなる遅延線208を介して光検出器204に
入力される。光検出器204は入力された光信号を検出
して電気信号に変換した後、所定の増幅度を有する直流
増幅器205と、所定の時間応答特性を有するアナログ
フィルタ206とを介して電気光学変調器207に出力
する。ここで、帰還ループのインパルス応答h(t)
は、フィルタ6の時間応答特性によって決定され、ルー
プ利得μは直流増幅器205の利得と光源201からの
光信号の光強度によって決定される。FIG. 12 is a block diagram of a conventional nonlinear delay feedback type photoelectric hybrid oscillation circuit using an optical fiber cable as a delay feedback path. As shown in FIG. 12, an optical signal output from the light source 201 is intensity-modulated by an electro-optic modulator 207 based on an electric signal output from an analog filter 206, and then transmitted through a delay line 208 formed of an optical fiber cable. Input to the photodetector 204 via the The photodetector 204 detects an input optical signal and converts it into an electric signal, and then passes through an electro-optic modulator 205 via a DC amplifier 205 having a predetermined amplification factor and an analog filter 206 having a predetermined time response characteristic. 207. Here, the impulse response h (t) of the feedback loop
Is determined by the time response characteristic of the filter 6, and the loop gain μ is determined by the gain of the DC amplifier 205 and the light intensity of the optical signal from the light source 201.
【0005】また、非線形遅延帰還型発振回路において
外部条件に応じて発振モード及び発振信号を変化させる
ための信号発生器の適応制御方法が、本願の発明者の一
人であるピーター・デービスによって特開平4−142
519号公報において提案されている。この方法は、励
起パラメータを増加させることによって、もともと安定
であった発振モードのすべての間を巡るようなカオス遷
移が起こるような信号発生器において、任意の外部評価
方法に従って、出力信号を評価するとき、誤差の小さい
モードが選択されるように誤差量の大小に応じて励起パ
ラメータを上下に調整するようにしたことを特徴として
いる。この制御方法を適用したときの機能については、
本願の発明者の二人は、アナログ回路の信号発生器を製
作して発振波形を変化させることを確認している(例え
ば、会田田人、ピーター・デービス「分岐からカオスへ
の適用の可能性:非線形共振器における多安定モードの
間で切り換えるための方法の実験的デモンストレーショ
ン(Applicability of bifurcation to Chaos : Experi
mental Demonstration of Methods for SwitchingAmong
Multistable Modes in a Nonlinear Resonator)」オ
プティカル・ソサイエティ・オブ・アメリカ(オー・エ
ス・エー),プロシーディングズ・オン・ノンリニア・
ダイナミックス・イン・オプティカル・システムズ,V
ol.7,1991年参照)。Further, an adaptive control method of a signal generator for changing an oscillation mode and an oscillation signal in accordance with an external condition in a nonlinear delay feedback type oscillation circuit is disclosed by Peter Davis, one of the inventors of the present invention, in Japanese Patent Laid-Open Publication No. HEI 9-279,086. 4-142
No. 519. This method evaluates the output signal according to any external evaluation method in a signal generator in which a chaotic transition that goes through all of the oscillation modes that were originally stable occurs by increasing the excitation parameter. At this time, the excitation parameter is adjusted up and down according to the magnitude of the error amount so that a mode with a small error is selected. Regarding the function when this control method is applied,
The inventors of the present application have confirmed that a signal generator of an analog circuit is manufactured to change an oscillation waveform (for example, Aida Tato and Peter Davis "Possibility of application from branch to chaos" : Experimental demonstration of a method for switching between multistable modes in nonlinear resonators (Applicability of bifurcation to Chaos: Experi)
mental Demonstration of Methods for SwitchingAmong
Multistable Modes in a Nonlinear Resonator ", Optical Society of America (OSA), Proceedings on Nonlinear Resonator
Dynamics in Optical Systems, V
ol. 7, 1991).
【0006】[0006]
【発明が解決しようとする課題】従来例の非線形遅延帰
還型光電気ハイブリッド発振回路においては、非線形特
性は電気光学変調器1の変調特性や光源201からの光
信号の光強度によって決定されるので、当該非線形特性
を変更して任意の非線形特性を実現することができず、
また、当該非線形特性を動的に変更することはできな
い。また、アナログフィルタ206を用いてインパルス
応答特性を実現しているので、動的にインパルス応答特
性を変更することはできない。さらに、直流増幅器20
5の増幅度を動的に高い精度で変更することはできな
い。In the conventional nonlinear delay feedback type photoelectric hybrid oscillation circuit, the nonlinear characteristic is determined by the modulation characteristic of the electro-optic modulator 1 and the light intensity of the optical signal from the light source 201. , It is not possible to realize an arbitrary nonlinear characteristic by changing the nonlinear characteristic,
Further, the nonlinear characteristic cannot be dynamically changed. Further, since the impulse response characteristics are realized by using the analog filter 206, the impulse response characteristics cannot be dynamically changed. Further, the DC amplifier 20
5 cannot be dynamically changed with high precision.
【0007】また、上述の制御方法を用いて製作された
アナログ回路の信号発生器においてカオス発振をさせた
場合において、回路内の内部雑音のような摂動によっ
て、同一の発振軌道を再現することができないという問
題点があった。Further, when chaos oscillation is caused in a signal generator of an analog circuit manufactured by using the above control method, the same oscillation trajectory can be reproduced by perturbation such as internal noise in the circuit. There was a problem that it was not possible.
【0008】本発明の第1の目的は以上の問題点を解決
し、従来例に比較してより高い精度で安定に発振させる
ことができ、同一の発振軌道を再現することができ、し
かも、外部設定のパラメータに適応して自動的に発振波
形を変化させることができる非線形遅延帰還型発振回路
を提供することにある。A first object of the present invention is to solve the above problems, to stably oscillate with higher accuracy as compared with the conventional example, to reproduce the same oscillation trajectory, and It is an object of the present invention to provide a nonlinear delay feedback type oscillation circuit which can automatically change an oscillation waveform in accordance with an externally set parameter.
【0009】また、本発明の第2の目的は、非線形遅延
帰還型発振回路の種々のパラメータを変更することがで
き、種々の発振モードで発振させることができる非線形
遅延帰還型発振回路を提供する。A second object of the present invention is to provide a nonlinear delay feedback oscillation circuit which can change various parameters of the nonlinear delay feedback oscillation circuit and can oscillate in various oscillation modes. .
【0010】[0010]
【0011】[0011]
【課題を解決するための手段】本発明に係る請求項1記
載の非線形遅延帰還型デジタル発振回路は、各アドレス
に所定の非線形特性のデータを格納し、入力されるアド
レスに基づいて上記格納したデータを出力する第1の記
憶手段と、入力されるデータを所定の増幅度の乗数デー
タで乗算して積のデータを出力するデジタル乗算手段
と、入力されるデータに対して所定のろ波係数データに
基づいてインパルス応答処理を行ってろ波しろ波後のデ
ータを出力するデジタルろ波手段と、書き込みポートと
読み出しポートとを有し、上記入力されるデータを上記
書き込みポートを介して格納した後、上記格納したデー
タを上記読み出しポートを介して出力する第2の記憶手
段と、上記第2の記憶手段に格納したデータを読み出し
ポートを介して出力するタイミングを、上記第2の記憶
手段の書き込みポートを介して入力して格納するタイミ
ングから所定の遅延時間だけ遅延させてデータの書き込
み及び読み出しを行うように上記第2の記憶手段を制御
する制御手段とを備え、上記第1の記憶手段と、上記デ
ジタル乗算手段と、上記デジタルろ波手段と、上記第2
の記憶手段とが発振用ループの帰還路を形成するように
電気的に縦続に接続され、上記非線形遅延帰還型デジタ
ル発振回路はさらに、上記非線形遅延帰還型デジタル発
振回路において発振される発振信号のデータに基づいて
上記発振信号の所定のパラメータを検出するパラメータ
検出手段と、入力される外部設定パラメータと上記パラ
メータ検出手段によって検出されたパラメータと間のパ
ラメータの各差に対する上記増幅度の乗算データの特性
のデータを格納し、入力される外部設定パラメータと上
記パラメータ検出手段によって検出されたパラメータと
間のパラメータの差に基づいて上記増幅度の乗算データ
を上記デジタル乗算手段に出力する第3の記憶手段とを
備えたことを特徴とする。According to a first aspect of the present invention, there is provided a non-linear delay feedback type digital oscillating circuit which stores data having a predetermined non-linear characteristic at each address and stores the data based on an input address. First storage means for outputting data, digital multiplication means for multiplying input data by multiplier data of a predetermined amplification degree and outputting product data, and a predetermined filtering coefficient for the input data A digital filtering unit that performs impulse response processing based on data and outputs filtered data after filtering, and has a write port and a read port, and stores the input data through the write port. Second storage means for outputting the stored data through the read port, and outputting the data stored in the second storage means via the read port Control for controlling the second storage means so as to write and read data by delaying a predetermined timing by a predetermined delay time from a timing of inputting and storing the data via the write port of the second storage means. Means, the first storage means, the digital multiplying means, the digital filtering means, and the second
Is electrically connected in cascade so as to form a feedback path of an oscillation loop, and the nonlinear delay feedback digital oscillation circuit further includes an oscillation signal oscillated in the nonlinear delay feedback digital oscillation circuit. Parameter detection means for detecting a predetermined parameter of the oscillation signal based on the data, and multiplication data of the amplification degree for each difference between a parameter detected by the input external setting parameter and the parameter detected by the parameter detection means. A third memory for storing characteristic data and outputting multiplied data of the amplification degree to the digital multiplying means based on a parameter difference between an externally set parameter inputted and a parameter detected by the parameter detecting means; Means.
【0012】また、請求項2記載の非線形遅延帰還型デ
ジタル発振回路は、請求項1記載の上記非線形遅延帰還
型デジタル発振回路において、さらに、上記非線形特性
のデータと上記増幅度の乗算データと上記ろ波係数デー
タと上記遅延時間とのうちの少なくとも1つのデータを
変更するデータ変更手段を備えたことを特徴とする。Further, the nonlinear delay feedback type digital oscillating circuit according to the second aspect of the present invention is the nonlinear delay feedback type digital oscillating circuit according to the first aspect, further comprising: the data of the nonlinear characteristic, the multiplication data of the amplification degree, and A data changing means for changing at least one of the filtering coefficient data and the delay time is provided.
【0013】[0013]
【0014】[0014]
【作用】例えば、上記第1の記憶手段と、上記デジタル
乗算手段と、上記デジタルろ波手段と、上記第2の記憶
手段の順序で、発振用ループの帰還路を形成するように
電気的に縦続に接続されたものとする。ここで、上記第
1の記憶手段は、上記第2の記憶手段の読み出しポート
から出力されて入力されるアドレスに基づいて上記格納
したデータを上記デジタル乗算手段に出力し、上記デジ
タル乗算手段は、上記第1の記憶手段から入力されるデ
ータを所定の増幅度の乗数データで乗算して積のデータ
を上記デジタルろ波手段に出力する。次いで、上記デジ
タルろ波手段は、上記デジタル乗算手段から入力される
データに対して所定のろ波係数データに基づいてインパ
ルス応答処理を行ってろ波しろ波後のデータを上記第2
の記憶手段の書き込みポートに出力する。さらに、上記
第2の記憶手段は、上記デジタルろ波手段から上記書き
込みポートを介して入力されるデータを上記書き込みポ
ートを介して格納した後、上記格納したデータを上記読
み出しポートを介して上記第1の記憶手段に出力する。
ここで、上記制御手段は、上記第2の記憶手段に格納し
たデータを読み出しポートを介して出力するタイミング
を、上記第2の記憶手段の書き込みポートを介して入力
して格納するタイミングから所定の遅延時間だけ遅延さ
せてデータの書き込み及び読み出しを行うように上記第
2の記憶手段を制御する。さらに、上記パラメータ検出
手段は、上記非線形遅延帰還型デジタル発振回路におい
て発振される発振信号のデータに基づいて上記発振信号
の所定のパラメータを検出し、上記第3の記憶手段は、
入力される外部設定パラメータと上記パラメータ検出手
段によって検出されたパラメータと間のパラメータの各
差に対する上記増幅度の乗算データの特性のデータを格
納し、入力される外部設定パラメータと上記パラメータ
検出手段によって検出されたパラメータと間のパラメー
タの差に基づいて上記増幅度の乗算データを上記デジタ
ル乗算手段に出力する。For example, the first storage means, the digital multiplication means, the digital filtering means, and the second storage means are electrically connected in such an order that a feedback path of an oscillation loop is formed. Assume that they are connected in cascade. Here, the first storage means outputs the stored data to the digital multiplication means based on the address output and input from the read port of the second storage means, and the digital multiplication means The data input from the first storage means is multiplied by multiplier data of a predetermined amplification degree, and the product data is output to the digital filtering means. Next, the digital filtering means performs an impulse response process on the data input from the digital multiplication means based on predetermined filtering coefficient data, and filters the data after the filtering into the second data.
Output to the write port of the storage means. Further, the second storage means stores the data input from the digital filtering means via the write port via the write port, and then stores the stored data via the read port. 1 to the storage means.
Here, the control means determines the timing at which the data stored in the second storage means is output via the read port from the timing at which the data is input and stored via the write port of the second storage means. The second storage means is controlled so as to write and read data with a delay of a delay time. Further, the parameter detecting means detects a predetermined parameter of the oscillation signal based on data of the oscillation signal oscillated in the non-linear delayed feedback digital oscillation circuit, and the third storage means
The data of the characteristic of the multiplication data of the amplification degree for each difference of the parameter between the input external setting parameter and the parameter detected by the parameter detecting means is stored, and the input external setting parameter and the parameter detecting means The multiplication data of the amplification degree is output to the digital multiplication means based on a difference between the detected parameter and the detected parameter.
【0015】従って、上記第1の記憶手段と、上記デジ
タル乗算手段と、上記デジタルろ波手段と、上記第2の
記憶手段と発振用ループの帰還路を形成するように電気
的に縦続に接続され、これによって、非線形遅延帰還型
デジタル発振回路を構成し、上記非線形特性のデータと
上記増幅度の乗算データと上記ろ波係数データと上記遅
延時間とに基づいて、当該発振用ループの帰還路におい
て非線形遅延型発振が生じ、例えば上記デジタルろ波手
段から発振信号のデータを得ることができる。本発明の
回路はデジタル回路で構成されているので、従来例に比
較してより高い精度で安定に発振させることができ、同
一の発振軌道を再現することができる。また、外部設定
のパラメータに適応して自動的に発振波形を変化させる
ことができる。Therefore, the first storage means, the digital multiplication means, the digital filtering means, and the second storage means are electrically connected in cascade so as to form a feedback path of an oscillation loop. Thereby, a nonlinear delay feedback type digital oscillation circuit is formed, and the feedback path of the oscillation loop is based on the nonlinear characteristic data, the amplification multiplication data, the filtering coefficient data, and the delay time. , A nonlinear delay type oscillation occurs, and for example, data of an oscillation signal can be obtained from the digital filtering means. Since the circuit of the present invention is composed of a digital circuit, it can oscillate with higher accuracy and stability than the conventional example, and can reproduce the same oscillation trajectory. In addition, the oscillation waveform can be automatically changed according to parameters set externally.
【0016】また、請求項2記載の非線形遅延帰還型デ
ジタル発振回路においては、上記データ変更手段は、上
記非線形特性のデータと上記増幅度の乗算データと上記
ろ波係数データと上記遅延時間とのうちの少なくとも1
つのデータを変更する。従って、非線形遅延帰還型発振
回路の種々のパラメータを変更することができ、種々の
発振モードで発振させることができる。Also, in the nonlinear delay feedback type digital oscillation circuit according to the second aspect, the data changing means may include a data of the nonlinear characteristic, a product of the amplification factor, the filtering coefficient data, and the delay time. At least one of them
Change two data. Therefore, various parameters of the nonlinear delay feedback type oscillation circuit can be changed, and oscillation can be performed in various oscillation modes.
【0017】[0017]
【0018】[0018]
【実施例】以下、図面を参照して本発明に係る実施例に
ついて説明する。Embodiments of the present invention will be described below with reference to the drawings.
【0019】図1は本発明に係る一実施例である非線形
遅延帰還型デジタル発振回路のブロック図である。非線
形遅延帰還系の動作を表す上記数1を離散系の数式に変
換すると、時間変数nで表された発振信号x(n)を表
す次の数2を得る。FIG. 1 is a block diagram of a nonlinear delay feedback type digital oscillation circuit according to an embodiment of the present invention. When the above equation 1 representing the operation of the nonlinear delay feedback system is converted into a discrete equation, the following equation 2 representing the oscillation signal x (n) represented by the time variable n is obtained.
【0020】[0020]
【数2】 x(n)=μh(n)*f(x(n−nr)) =Σμ・h(n−k)・f(x(k−nr)) ここで、Σはk=−∞から+∞までの数列和であり、n
rは遅延時間Trに対応する遅延段数であり、h(n)
は上記h(t)に対応する離散系のインパルス応答であ
る。ここで、t=Tc・n(Tcはクロック信号の周期
である。)である。X (n) = μh (n) * f (x (n−nr)) = Σμ · h (nk) · f (x (k−nr)) where Σ is k = − Is the sequence sum from ∞ to + 、, n
r is the number of delay stages corresponding to the delay time Tr, and h (n)
Is a discrete impulse response corresponding to h (t). Here, t = Tc · n (Tc is the cycle of the clock signal).
【0021】本実施例の非線形遅延帰還型デジタル発振
回路は、上記数2に基づいて構成され、図1に示すよう
に、(a)非線形素子101として動作する、非線形特
性のデータDmを格納したスタティックランダムアクセ
スメモリ(以下、SRAMという。)11と、(b)増
幅器102として動作する、入力されるデータDmを入
力される増幅度のデータDμで乗算して積のデータを出
力するデジタル乗算器12と、(c)インパルス応答回
路103として動作する、デジタルフィルタ13と、
(d)遅延回路104として動作する、デュアルポート
RAM14とが、電気的に縦続に接続されて、非線形発
振のための遅延帰還路のループLPが設けられ、各回路
素子11,12,13,14の動作が詳細後述するよう
に、演算制御回路であるマイクロプロセッサユニット
(以下、MPUという。)10によって制御される。The nonlinear delay feedback type digital oscillation circuit according to the present embodiment is configured based on the above equation (2), and stores (a) data Dm of the nonlinear characteristic which operates as the nonlinear element 101 as shown in FIG. (B) a digital multiplier which operates as an amplifier 102 and multiplies input data Dm by input amplification data Dμ and outputs product data 12, and (c) a digital filter 13 operating as an impulse response circuit 103;
(D) The dual-port RAM 14, which operates as the delay circuit 104, is electrically connected in cascade to provide a loop LP of a delay feedback path for nonlinear oscillation, and each of the circuit elements 11, 12, 13, 14 Is controlled by a microprocessor unit (hereinafter, referred to as MPU) 10 which is an arithmetic control circuit, as will be described later in detail.
【0022】また、当該発振回路によって発生された発
振信号について所定のしきい値電圧Vth以上のパルス
数を計数して発振波形を評価する発振波形評価回路40
が設けられ、当該評価回路40から出力されるパルス計
数値のデータDccとMPU10によって設定されるデ
ータDsとの間の差の絶対値に基づいて所定の増幅度の
データDμ2を出力するルックアップテーブルROM
(以下、テーブルROMという。)53が設けられる。An oscillation waveform evaluation circuit 40 counts the number of pulses equal to or higher than a predetermined threshold voltage Vth of the oscillation signal generated by the oscillation circuit and evaluates the oscillation waveform.
Lookup table that outputs data Dμ2 of a predetermined amplification degree based on the absolute value of the difference between the pulse count value data Dcc output from the evaluation circuit 40 and the data Ds set by the MPU 10. ROM
(Hereinafter, referred to as a table ROM) 53 is provided.
【0023】本実施例の発振回路において各回路素子を
動作させるために、クロック信号発生回路(図示せ
ず。)が設けられ、当該回路から所定の周波数のクロッ
ク信号が各回路素子に供給される。In the oscillation circuit of this embodiment, a clock signal generating circuit (not shown) is provided for operating each circuit element, and a clock signal of a predetermined frequency is supplied from the circuit to each circuit element. .
【0024】本実施例の遅延帰還型デジタル発振回路
は、その動作が遅延微分方程式で表され、遅延帰還利得
が所定のしきい値以上になると発振を開始する。ここ
で、帰還の遅延時間をTrとすると、当該発振回路は、
周期T1=2Trの基本波と、周期Tn=T1/n(nは
正の奇数である。)のn次高調波の発振信号を発振する
ことができる。さらに、分岐次数を正の整数mとする
と、遅延帰還利得の増加に伴って、発振信号の波形は山
と谷のレベルがそれぞれ2(m-1)個に***し、その山と
谷のレベルの変調周期が2(m-1)T1であるような発振状
態に次々と移行する、いわゆる「倍周期分岐」という現
象が起きる。この「倍周期分岐」の各発振状態に対し
て、上記高調波次数nと分岐次数mによって示されるラ
ベル(n,m)を付し、以下、n次高調波のm次分岐の
発振を(n,m)発振という。(n,m)発振におい
て、レベルの異なる山又は谷の並び方の違いによって、
位相が特定できる場合は、2n(m-1)個の発振状態が存在
する。The operation of the delay feedback type digital oscillation circuit of the present embodiment is represented by a delay differential equation, and starts oscillating when the delay feedback gain exceeds a predetermined threshold value. Here, assuming that the delay time of feedback is Tr, the oscillation circuit
A fundamental wave having a period T 1 = 2Tr and an oscillation signal of an nth harmonic having a period T n = T 1 / n (n is a positive odd number) can be oscillated. Further, if the branch order is a positive integer m, the waveform of the oscillation signal is split into 2 (m-1) peaks and valleys with increasing delay feedback gain. A so-called “double-period branching” occurs, in which the modulation cycle of the modulation cycle is shifted to an oscillation state of 2 (m−1) T 1 one after another. A label (n, m) indicated by the harmonic order n and the branch order m is given to each oscillation state of the “double period branch”, and the oscillation of the m-th branch of the n-th harmonic will be described below. n, m) oscillation. In (n, m) oscillation, the difference in the arrangement of peaks or valleys with different levels
If the phase can be specified, there are 2 n (m-1) oscillation states.
【0025】非線形特性のデータを格納するSRAM1
1の周辺回路として、それぞれMPU10によってそれ
らの選択が制御され、SRAM11のアドレス端子An
に入力されるアドレスデータを選択するためのデータセ
レクタ31と、SRAM11のデータ端子Dnに入出力
されるデータを選択するためのデータセレクタ32とが
設けられる。SRAM 1 for storing non-linear characteristic data
1 are controlled by the MPU 10 and the address terminals An of the SRAM 11
And a data selector 32 for selecting data to be input / output to / from the data terminal Dn of the SRAM 11.
【0026】SRAM11に非線形特性のデータが格納
されるときは、MPU10はデータセレクタ31,32
を端子A側に切り換えるとともに、MPU10はHレベ
ルの書込信号をSRAM11の書込/読出制御端子W/
Rに出力してSRAM11を書き込み状態とする。この
とき、非線形特性のデータDmがMPU10からデータ
セレクタ32の端子32の端子Aを介してデータ端子D
nに入力されるとともに、そのデータDmを格納するた
めのアドレスデータDaがMPU10からデータセレク
タ31の端子Aを介してアドレス端子Anに入力され、
これによって、各アドレスに非線形特性のデータが格納
される。When non-linear characteristic data is stored in the SRAM 11, the MPU 10 controls the data selectors 31 and 32.
To the terminal A side, and the MPU 10 outputs the H level write signal to the write / read control terminal W /
R to put the SRAM 11 in the write state. At this time, the non-linear characteristic data Dm is transmitted from the MPU 10 to the data terminal D via the terminal A of the terminal 32 of the data selector 32.
n, and address data Da for storing the data Dm is input from the MPU 10 to the address terminal An via the terminal A of the data selector 31,
As a result, the data of the non-linear characteristic is stored in each address.
【0027】図3は図1のSRAM11に格納された非
線形特性のデータの一例を示すグラフである。図3にお
いて、非線形特性のデータDmは16ビットで0000
hからFFFFh(ここで、hは16進数表示を表
す。)までの範囲で表示され、増幅度μが0.0から
0.999985までの範囲に対応する。FIG. 3 is a graph showing an example of nonlinear characteristic data stored in the SRAM 11 of FIG. In FIG. 3, the data Dm of the nonlinear characteristic is 0000 in 16 bits.
It is displayed in a range from h to FFFFh (where h represents a hexadecimal number), and the amplification degree μ corresponds to a range from 0.0 to 0.999985.
【0028】一方、発振動作状態のときは、MPU10
はデータセレクタ31,32を端子B側に切り換えると
ともに、MPU10はLレベルの書込信号をSRAM1
1の書込/読出制御端子W/Rに出力してSRAM11
を読み出し状態とする。このとき、デュアルポートRA
M14の第2のデータ端子D2nから読み出されるデー
タDrがデータセレクタ31の端子Bを介してSRAM
11のアドレス端子Anに入力され、このアドレスDr
に格納されたデータDmがSRAM11から読み出され
て、データセレクタ32の端子Bを介してデジタル乗算
器12の第1の入力端子に入力される。On the other hand, in the oscillation operation state, the MPU 10
Switches the data selectors 31 and 32 to the terminal B side, and the MPU 10 outputs an L level write signal to the SRAM 1
1 to the write / read control terminal W / R of the SRAM 11
Is set to the read state. At this time, the dual port RA
The data Dr read from the second data terminal D2n of M14 is transferred to the SRAM via the terminal B of the data selector 31.
11 is input to the address terminal An, and the address Dr
Is read from the SRAM 11 and input to the first input terminal of the digital multiplier 12 via the terminal B of the data selector 32.
【0029】増幅器として動作するデジタル乗算器12
の周辺回路として、データセレクタ33とラッチ回路3
4が設けられる。MPU10は一定値の増幅度のデータ
Dμ1をラッチ回路34に一時的に格納した後、MPU
10によってその選択が制御されるデータセレクタ33
の端子Aを介して、増幅度のデータDμとしてデジタル
乗算器12の第2の入力端子に出力する。詳細後述する
テーブルROM53から読み出されるデータDμ2はデ
ータセレクタ33の端子Bを介してデジタル乗算器12
の第2の入力端子に出力する。従って、一定の増幅度を
設定するときは、MPU10は、データセレクタ33を
端子Aに切り換える一方、発振波形評価回路40を用い
て増幅度のデータμを時間経過とともに動的に変更する
ときは、データセレクタ33を端子Bに切り換える。デ
ジタル乗算器12は、第1の入力端子に入力されるデー
タDmを第2の入力端子に入力されるデータDμで乗算
して乗算結果のデータをデジタルフィルタ13のデータ
入力端子DIに出力する。Digital multiplier 12 operating as an amplifier
Selector 33 and latch circuit 3 as peripheral circuits of
4 are provided. The MPU 10 temporarily stores the data Dμ1 having the fixed amplification degree in the latch circuit 34,
Data selector 33 whose selection is controlled by 10
Through the terminal A of the digital multiplier 12 as the data Dμ of the amplification degree. Data Dμ2 read from a table ROM 53, which will be described in detail later, is supplied to the digital multiplier 12 via a terminal B of the data selector 33.
Is output to the second input terminal. Therefore, when setting a constant amplification degree, the MPU 10 switches the data selector 33 to the terminal A, while dynamically changing the amplification degree data μ over time using the oscillation waveform evaluation circuit 40, The data selector 33 is switched to the terminal B. The digital multiplier 12 multiplies the data Dm input to the first input terminal by the data Dμ input to the second input terminal, and outputs the multiplication result data to the data input terminal DI of the digital filter 13.
【0030】インパルス応答回路として動作するデジタ
ルフィルタ13は、データ入力端子DIに入力されるデ
ータに対して所定のインパルス応答のフィルタリング処
理を行い処理後のデータDdをデータ出力端子DOか
ら、デュアルポートRAM14の第1のデータ端子D1
nと、デジタル発振出力端子61と、デジタル/アナロ
グ変換器(以下、D/A変換器という。)16とに出力
する。ここで、フィルタリング処理における係数値のデ
ータDcはMPU10からデジタルフィルタ13の係数
データ入力端子CDI1−4に入力されて一時的に記憶
される。次いで、D/A変換器16は入力される発振信
号のデータDdをD/A変換してアナログ電圧信号Va
に変換してアナログ発振出力端子62及び発振波形評価
回路40内のしきい値処理器41に出力する。The digital filter 13 operating as an impulse response circuit performs a predetermined impulse response filtering process on the data input to the data input terminal DI, and outputs the processed data Dd from the data output terminal DO to the dual port RAM 14. Of the first data terminal D1
n, a digital oscillation output terminal 61, and a digital / analog converter (hereinafter, referred to as a D / A converter) 16. Here, the coefficient value data Dc in the filtering processing is input from the MPU 10 to the coefficient data input terminals CDI1-4 of the digital filter 13, and is temporarily stored. Next, the D / A converter 16 D / A converts the input oscillation signal data Dd and converts the data Dd into an analog voltage signal Va.
And outputs it to the analog oscillation output terminal 62 and the threshold value processor 41 in the oscillation waveform evaluation circuit 40.
【0031】図2は図1のデジタルフィルタ13の一例
のブロック図である。図2に示すように、MPU10か
ら出力される係数値のデータDcは、例えばデータC
a,Cb0,Cb1,Ccからなり、これらの各データ
はそれぞれMPU10から係数データ入力端子CDI1
−4を介してラッチ回路71乃至74に入力されて一時
的に格納された後、デジタル乗算器66,63,67,
61に乗数データとしてセットされる。FIG. 2 is a block diagram showing an example of the digital filter 13 shown in FIG. As shown in FIG. 2, the data Dc of the coefficient value output from the MPU 10 is, for example, data C
a, Cb0, Cb1, Cc, and these data are respectively supplied from the MPU 10 to the coefficient data input terminal CDI1.
-4, which are input to the latch circuits 71 to 74 and temporarily stored therein, and thereafter, the digital multipliers 66, 63, 67,
61 is set as multiplier data.
【0032】データ入力端子DIを介して入力されたデ
ータはデジタル乗算器61によって乗数データCcが乗
算され、乗算結果のデータはデジタル加算器62の第1
の入力端子に入力される。一方、デジタル乗算器66か
ら出力される乗算結果のデータは加算器62の第2の入
力端子に入力される。デジタル加算器62は第1の入力
端子に入力されるデータと第2の入力端子に入力される
データとを加算して、加算結果のデータを、デジタル乗
算器63と1クロック遅延回路(以下、遅延回路とい
う。)65に出力する。遅延回路65は入力されたデー
タを上記クロック信号の1クロックの時間だけ遅延させ
た後、デジタル乗算器66及び67に出力する。デジタ
ル乗算器63は、入力されるデータに乗数データCb0
を乗算した後、乗算結果のデータをデジタル加算器64
の第1の入力端子に出力する。また、デジタル乗算器6
6は、入力されるデータに乗数データCaを乗算した
後、乗算結果のデータをデジタル加算器62の第2の入
力端子に出力する。さらに、デジタル乗算器67は、入
力されるデータに乗数データCb1を乗算した後、乗算
結果のデータをデジタル加算器64の第2の入力端子に
出力する。さらに、デジタル加算器64は第1の入力端
子に入力されるデータと第2の入力端子に入力されるデ
ータとを加算して、加算結果のデータを、出力データと
してデータ出力端子DOを介して出力する。The data input through the data input terminal DI is multiplied by the multiplier data Cc by the digital multiplier 61, and the multiplication result data is stored in the first adder of the digital adder 62.
Input terminal. On the other hand, the multiplication result data output from the digital multiplier 66 is input to the second input terminal of the adder 62. The digital adder 62 adds the data input to the first input terminal and the data input to the second input terminal, and outputs the addition result data to the digital multiplier 63 and a one-clock delay circuit (hereinafter, referred to as a “multiplier”). (Referred to as a delay circuit). The delay circuit 65 delays the input data by the time of one clock of the clock signal, and outputs the data to the digital multipliers 66 and 67. The digital multiplier 63 adds multiplier data Cb0 to the input data.
, And then multiplies the resulting data by a digital adder 64.
To the first input terminal. The digital multiplier 6
6 multiplies the input data by the multiplier data Ca, and outputs the resulting data to the second input terminal of the digital adder 62. Further, the digital multiplier 67 multiplies the input data by the multiplier data Cb1, and then outputs the multiplied data to the second input terminal of the digital adder 64. Further, the digital adder 64 adds the data input to the first input terminal and the data input to the second input terminal, and outputs the added data as output data via the data output terminal DO. Output.
【0033】以上のように構成されたデジタルフィルタ
13のフィルタリング処理の動作は、入力データをx
(n)とし出力データをy(n)としたときに、次の数
3によって表される。The operation of the filtering process of the digital filter 13 configured as described above is performed by converting input data into x
(N), and the output data is y (n).
【数3】 y(n)=h(n)*x(n) =Σh(n−k)・x(k) ここで、数3の第2式のΣはk=−∞から+∞までの数
列和である。Y (n) = h (n) * x (n) = {h (nk) × (k) Here, Σ in the second expression of Expression 3 is from k = −∞ to + ∞. Is the sequence sum of.
【0034】図4は図2のデジタルフィルタ13が有す
る、時間変数nに対するインパルス応答信号h(n)の
特性であるインパルス応答特性の一例を示すグラフであ
る。このインパルス応答信号h(n)は次の数4によっ
て表される。FIG. 4 is a graph showing an example of the impulse response characteristic of the digital filter 13 shown in FIG. 2, which is the characteristic of the impulse response signal h (n) with respect to the time variable n. This impulse response signal h (n) is expressed by the following equation (4).
【数4】 h(n)=Cb0・Can・u(n)+Cb1・Can-1・u(n−1) ここで、u(n)は単位ステップ関数であり、次の数5
によって表わされる。Equation 4] h (n) = Cb0 · Ca n · u (n) + Cb1 · Ca n-1 · u (n-1) where, u (n) is the unit step function, the number of the next 5
Is represented by
【数5】 u(n)=1;n≧0のとき =0;n<0のときU (n) = 1; When n ≧ 0 = 0; When n <0
【0035】本実施例において、遅延回路65における
遅延時間は予め固定されているが、本発明はこれに限ら
ず、遅延回路65における遅延時間をMPU10によっ
て設定するように構成してもよい。In this embodiment, the delay time in the delay circuit 65 is fixed in advance, but the present invention is not limited to this, and the delay time in the delay circuit 65 may be set by the MPU 10.
【0036】さらに、遅延回路として構成されるデュア
ルポートRAM14の動作は、アップカウンタ21とア
ンドゲート22とアップカウンタ23とからなるメモリ
制御回路20によって制御される。アップカウンタ21
は、上記クロック信号発生回路から出力されるクロック
信号を計数し、その計数値のデータArを書込アドレス
のアドレスデータとしてパラレルでデュアルポートRA
M14の第1のアドレス端子に出力するとともに、一致
検出回路22の第1の入力端子にパラレルで入力され
る。なお、アップカウンタ21の計数値の最大値はデュ
アルポートRAM14のアドレスの最大値に設定され、
アップカウンタ21が最大のアドレスを計数した後、そ
の計数値は0となる。遅延段数nrのデータDnrがパ
ラレルでMPU10からアンドゲート22の第2の入力
端子に入力される。The operation of the dual port RAM 14 configured as a delay circuit is controlled by a memory control circuit 20 including an up counter 21, an AND gate 22, and an up counter 23. Up counter 21
Counts a clock signal output from the clock signal generation circuit, and uses the data Ar of the counted value as address data of a write address in parallel with the dual port RA.
The signal is output to the first address terminal of M14 and is input in parallel to the first input terminal of the match detection circuit 22. The maximum value of the count value of the up counter 21 is set to the maximum value of the address of the dual port RAM 14,
After the up counter 21 counts the maximum address, the count value becomes zero. Data Dnr having the number of delay stages nr is input from the MPU 10 to the second input terminal of the AND gate 22 in parallel.
【0037】一致検出回路22は図13に示すように、
16個のイクスクルーシブノアゲート(以下、EXNO
Rゲートという。)22b−1乃至22b−16と、1
個のアンドゲート22aから構成される。アップカウン
タ21から第1の入力端子を介して入力されるデータA
rの第1ビットがEXNORゲート22b−1の第1の
入力端子に入力され、そのデータArの第2ビットがE
XNORゲート22b−2の第1の入力端子に入力さ
れ、以下同様にして、そのデータArの第3乃至第16
ビットがそれぞれEXNORゲート22b−3乃至22
b−16の各第1の入力端子に入力される。一方、MP
U10から第2の入力端子を介して入力されるデータD
nrの第1ビットがEXNORゲート22b−1の第2
の入力端子に入力され、そのデータDnrの第2ビット
がEXNORゲート22b−2の第2の入力端子に入力
され、以下同様にして、そのデータDnrの第3乃至第
16ビットがそれぞれEXNORゲート22b−3乃至
22b−16の各第2の入力端子に入力される。EXN
ORゲート22b−1乃至22b−16の各出力端子か
ら出力される信号はアンドゲート22aの各入力端子に
入力され、アンドゲート22aの出力端子から出力され
る一致検出信号がアップカウンタ23のクリア入力端子
CLに出力される。As shown in FIG. 13, the coincidence detecting circuit 22
16 exclusive NOR gates (hereinafter referred to as EXNO
It is called R gate. ) 22b-1 to 22b-16 and 1
And 22 gates. Data A input from the up counter 21 via the first input terminal
r is input to the first input terminal of the EXNOR gate 22b-1, and the second bit of the data Ar is set to E.
The data is input to the first input terminal of the XNOR gate 22b-2, and similarly, the third to sixteenth data of the data Ar is input.
Bits are EXNOR gates 22b-3 to 22b, respectively.
It is input to each first input terminal of b-16. On the other hand, MP
Data D input from U10 via the second input terminal
The first bit of nr is the second bit of EXNOR gate 22b-1.
, And the second bit of the data Dnr is input to the second input terminal of the EXNOR gate 22b-2. Similarly, the third to sixteenth bits of the data Dnr are respectively input to the EXNOR gate 22b. -3 to 22b-16 are input to the second input terminals. EXN
A signal output from each output terminal of the OR gates 22b-1 to 22b-16 is input to each input terminal of the AND gate 22a, and a match detection signal output from the output terminal of the AND gate 22a is a clear input of the up counter 23. Output to terminal CL.
【0038】一致検出回路22は第1の入力端子に入力
されるアドレスデータArと第2の入力端子に入力され
る遅延段数nrのデータDnrとが一致したとき、Hレ
ベルの一致検出信号をアップカウンタ23のクリア入力
端子CLに出力する。アップカウンタ23はアップカウ
ンタ21と同様に上記クロック信号を計数するが、上記
一致検出信号によってその計数値が0にクリアされるの
で、アップカウンタ23はアップカウンタ21の計数値
よりもデータDnrだけ遅れて計数してその計数値のデ
ータを、読出アドレスのアドレスデータとしてデュアル
ポートRAM14の第2のアドレス端子A2nに出力す
る。ここで、第1のデータ端子D1nは常にデータの書
き込み状態に設定される一方、第2のデータ端子D2n
は常にデータの読み出し状態に設定される。The coincidence detection circuit 22 raises the H level coincidence detection signal when the address data Ar input to the first input terminal matches the data Dnr of the number of delay stages nr input to the second input terminal. It outputs to the clear input terminal CL of the counter 23. The up counter 23 counts the clock signal in the same manner as the up counter 21. However, the count value is cleared to 0 by the coincidence detection signal, so that the up counter 23 lags behind the count value of the up counter 21 by the data Dnr. The data of the counted value is output to the second address terminal A2n of the dual port RAM 14 as the address data of the read address. Here, the first data terminal D1n is always set to the data write state, while the second data terminal D2n
Is always set to the data read state.
【0039】以上のように構成されたデュアルポートR
AM14とメモリ制御回路20の回路においては、アッ
プカウンタ21で計数された書込アドレスのアドレスデ
ータが遅延段数nrのデータDnrだけ遅れて計数さ
れ、その計数値が読出アドレスのアドレスデータとして
用いられる。従って、メモリ制御回路20によって、デ
ュアルポートRAM14にデジタルフィルタ13からの
データDdを書き込むタイミングと、その後そのデータ
Ddを読み出してデータDrとしてデータセレクタ31
の端子Bを介してSRAM11のアドレス端子Anに書
き込むタイミングを上記所定の遅延段数nrだけずらす
ことができ、これによってデュアルポートRAM14に
書き込まれたデータDdを上記遅延段数nrに対応する
遅延時間Tr=nr×Tc(ここで、Tcはクロック信
号の周期である。)だけ遅延させてデュアルポートRA
M14から読み出してSRAM11に書き込むことがで
きるので、遅延回路を構成することができる。The dual port R configured as described above
In the circuit of the AM 14 and the memory control circuit 20, the address data of the write address counted by the up counter 21 is counted with a delay of the data Dnr of the number nr of delay stages, and the count value is used as the address data of the read address. Therefore, the memory control circuit 20 writes the data Dd from the digital filter 13 to the dual port RAM 14 and then reads the data Dd and sets it as data Dr.
The timing of writing to the address terminal An of the SRAM 11 via the terminal B of the SRAM 11 can be shifted by the predetermined number of delay stages nr, whereby the data Dd written to the dual-port RAM 14 can be shifted by the delay time Tr = nr.times.Tc (where Tc is the cycle of the clock signal) to delay the dual port RA.
Since data can be read from M14 and written to SRAM 11, a delay circuit can be configured.
【0040】図9は図1の発振波形評価回路40の動作
を説明するためのグラフであって、D/A変換器16か
ら出力され(3,2)発振モードのうちの2つの安定発
振モードのうちの1つである3倍高調波発振信号の第1
の例の電圧信号Vaと、しきい値処理器41から出力さ
れる電圧信号S1と、パルス幅伸長器42から出力され
る電圧信号S2とを示すグラフであり、図10は図1の
発振波形評価回路40の動作を説明するためのグラフで
あって、D/A変換器16から出力され(3,2)発振
モードのうちの2つの安定発振モードのうちの別の1つ
である3倍高調波発振信号の第2の例の電圧信号Va
と、しきい値処理器41から出力される電圧信号S1
と、パルス幅伸長器42から出力される電圧信号S2と
を示すグラフである。FIG. 9 is a graph for explaining the operation of the oscillation waveform evaluation circuit 40 of FIG. 1, and shows two stable oscillation modes of the (3, 2) oscillation modes output from the D / A converter 16. Of the third harmonic oscillation signal which is one of
Is a graph showing a voltage signal Va of the example of FIG. 1, a voltage signal S1 outputted from the threshold value processor 41, and a voltage signal S2 outputted from the pulse width expander 42, and FIG. 10 shows the oscillation waveform of FIG. 6 is a graph for explaining the operation of the evaluation circuit 40, which is another one of two stable oscillation modes of the (3, 2) oscillation modes output from the D / A converter 16, and is a triple. Voltage signal Va of second example of harmonic oscillation signal
And the voltage signal S1 output from the threshold processor 41
5 is a graph showing a voltage signal S2 output from a pulse width expander 42.
【0041】発振波形評価回路40は、しきい値処理器
41とパルス幅伸長器42とカウンタ43とから構成さ
れる。しきい値処理器41は、図9及び図10に示すよ
うに、しきい値電圧Vth以上の電圧信号のみを取り出
しその取り出した電圧信号をS1をパルス幅伸長器42
に出力する。次いで、パルス幅伸長器42は入力された
電圧信号S1の各パルスのパルス幅が例えば1.2Tr
となるように伸長して、パルス幅伸長後の電圧信号S2
をカウンタ43に出力する。ここで、Trは上述のよう
に遅延時間であって、(クロック信号の周期Tc)×
(遅延段数nr)で表される。クリアパルス発生器44
はTcl=20Trの周期で、パルス幅Tc/2の正極
性のクリアパルスを発生してカウンタ43のクリア端子
CLに出力する。ここで、カウンタ43は周期Tclの
クリアパルスの立ち下がりによってその計数値が0にリ
セットされるとともに、入力される電圧信号S2を計数
し、その計数値のデータを、高いピークレベルの数、離
散度などの波形の特徴を表す発振パラメータデータDc
cとしてラッチ回路45を介してデジタル加算器51の
減算入力端子に出力する。ここで、ラッチ回路45はク
リアパルス発生器44から発生されるクリアパルスの立
ち上がりによってクリアされる直前のカウンタ43の計
数値をラッチする。The oscillation waveform evaluation circuit 40 comprises a threshold value processor 41, a pulse width expander 42, and a counter 43. As shown in FIG. 9 and FIG. 10, the threshold value processor 41 extracts only a voltage signal equal to or higher than the threshold voltage Vth and converts the extracted voltage signal into S1 and a pulse width expander 42.
Output to Next, the pulse width expander 42 determines that the pulse width of each pulse of the input voltage signal S1 is, for example, 1.2 Tr.
And the voltage signal S2 after the pulse width expansion.
Is output to the counter 43. Here, Tr is the delay time as described above, and is (clock signal period Tc) ×
(Number of delay stages nr). Clear pulse generator 44
Generates a positive-polarity clear pulse having a pulse width Tc / 2 with a cycle of Tcl = 20 Tr and outputs it to the clear terminal CL of the counter 43. Here, the counter 43 resets its count value to 0 by the fall of the clear pulse of the period Tcl, counts the input voltage signal S2, and outputs the count value data as the number of high peak levels, discrete Oscillation parameter data Dc representing waveform characteristics such as degrees
It outputs to the subtraction input terminal of the digital adder 51 via the latch circuit 45 as c. Here, the latch circuit 45 latches the count value of the counter 43 immediately before being cleared by the rise of the clear pulse generated from the clear pulse generator 44.
【0042】ここで、パルス幅伸長器42は図9と図1
0で表示した2つの(3,2)発振モードの発振信号を
区別する発振波形のパラメータを抽出するために設けら
れている。例えばもしパルス幅伸長器42が設けられな
いとき、発振パラメータデータDccは図9と図10か
ら明らかなように同一である。Here, the pulse width expander 42 is shown in FIG. 9 and FIG.
It is provided to extract the parameters of the oscillation waveform that distinguishes the oscillation signals of the two (3, 2) oscillation modes indicated by 0. For example, if the pulse width expander 42 is not provided, the oscillation parameter data Dcc is the same as is apparent from FIGS.
【0043】カオス発振信号を得る場合など発振パラメ
ータである増幅度μを変化するときの外部設定のパラメ
ータである基準増幅度のデータDsはMPU10からラ
ッチ回路35に一時的に格納された後、デジタル加算器
51の加算入力端子に入力される。デジタル加算器51
は加算入力端子に入力されるデータDsから減算入力端
子に入力される発振パラメータデータDccを減算して
減算結果のデータを、その絶対値を演算して出力する絶
対値演算器52を介してアドレスデータDabとしてテ
ーブルROM53のアドレス端子に出力する。テーブル
ROM53から読み出される増幅度μのデータDμ2は
データセレクタ33の端子Bを介してデジタル乗算器1
2の第2の入力端子に入力される。The data Ds of the reference amplification factor, which is an externally set parameter when changing the amplification factor μ, which is an oscillation parameter, for example, when obtaining a chaos oscillation signal, is temporarily stored in the latch circuit 35 from the MPU 10, The signal is input to the addition input terminal of the adder 51. Digital adder 51
Is obtained by subtracting the oscillation parameter data Dcc inputted to the subtraction input terminal from the data Ds inputted to the addition input terminal, and giving the data of the subtraction result via an absolute value calculator 52 which computes and outputs the absolute value thereof. The data is output to the address terminal of the table ROM 53 as data Dab. The data Dμ2 of the amplification degree μ read from the table ROM 53 is supplied to the digital multiplier 1 via the terminal B of the data selector 33.
2 is input to the second input terminal.
【0044】図8は図1のテーブルROM53に格納さ
れた増幅度μのデータDμ2の一例を示すグラフであ
る。図8から明らかなように、テーブルROM53に格
納された増幅度μのデータDμ2は、アドレスDabが
0であるとき、安定発振とカオス発振との間のしきい値
増幅度μthより小さく安定に発振する初期値増幅度μ
0に設定され、さらに、アドレスDabが増加すると
き、データDμ2は単調に増大して上記しきい値増幅度
μthを介して増幅度最大値μsとなるように設定され
ている。FIG. 8 is a graph showing an example of the amplification degree data Dμ2 stored in the table ROM 53 of FIG. As is apparent from FIG. 8, when the address Dab is 0, the data Dμ2 of the amplification μ stored in the table ROM 53 is smaller than the threshold amplification μth between the stable oscillation and the chaos oscillation and stably oscillates. Initial value amplification μ
When the address Dab increases, the data Dμ2 is set to increase monotonically and reach the maximum amplification value μs via the threshold amplification degree μth.
【0045】以上のように構成された非線形帰還発振型
デジタル発振回路において、増幅度μを一定にするとき
は、MPU10はデータセレクタ33の端子Aを選択す
るように切り換え、その一定の増幅度μのデータDμ1
をラッチ回路34にセットする。これによって、ループ
利得一定の発振回路として動作し、デジタル発振出力端
子61からデジタルデータの発振データが得られ、アナ
ログ発振出力端子62からアナログ電圧の発振信号が得
られる。In the non-linear feedback oscillation type digital oscillating circuit configured as described above, when the amplification μ is to be constant, the MPU 10 switches to select the terminal A of the data selector 33, and the constant amplification μ Data Dμ1
Is set in the latch circuit 34. As a result, the circuit operates as an oscillation circuit with a constant loop gain, digital data oscillation data is obtained from the digital oscillation output terminal 61, and an analog voltage oscillation signal is obtained from the analog oscillation output terminal 62.
【0046】また、発振波形評価回路40を用いて増幅
度のデータμを時間経過とともに動的に変更するとき
は、MPU10は、データセレクタ33を端子Bに選択
するように切り換え、外部設定のパラメータである基準
増幅度のデータDsをMPU10からラッチ回路35に
セットする。このとき、データDsとデータDccが一
致しないときは、データDabが増大して、当該発振回
路における増幅度μがしきい値増幅度μthよりも大き
くなるように設定され、発振される発振信号の波形が変
化する。一方、データDsとデータDccが近くなると
きは、データDabが減少して小さくなりそのとき増幅
度μが小さくなりその発振波形の変化が緩やかとなる。
さらに、データDsとデータDccが一致したときは、
データDabが0となり、上記初期値増幅度μ0で安定
に発振するようになる。すなわち、このように動作させ
ることによって、外部設定のパラメータである基準増幅
度のデータDsに適応して自動的に発振波形を変化させ
ることができる。When dynamically changing the amplification degree data μ with the lapse of time using the oscillation waveform evaluation circuit 40, the MPU 10 switches the data selector 33 to select the terminal B, and sets an externally set parameter. Is set in the latch circuit 35 from the MPU 10. At this time, when the data Ds and the data Dcc do not match, the data Dab increases and the amplification μ in the oscillation circuit is set to be larger than the threshold amplification μth, and the oscillation signal The waveform changes. On the other hand, when the data Ds and the data Dcc are close to each other, the data Dab decreases and decreases, and at that time, the amplification μ decreases and the oscillation waveform changes gradually.
Further, when the data Ds and the data Dcc match,
The data Dab becomes 0, and stable oscillation is achieved with the initial value amplification degree μ0. That is, by operating as described above, the oscillation waveform can be automatically changed in accordance with the data Ds of the reference amplification degree which is a parameter set externally.
【0047】さらに、本実施例の発振回路における各デ
ータ線を16ビットラインで構成して、7次高調波を発
振させた実験した結果について以下に説明する。Further, the result of an experiment in which each data line in the oscillation circuit of this embodiment is constituted by a 16-bit line and a seventh harmonic is oscillated will be described below.
【0048】一般に、安定発振モードの領域では、同一
の増幅度の値でも多数の発振モードが発振可能であって
多重安定モードとなり、このとき、選択的に1つの発振
モードで発振する。例えば、7次高調波については、
(7,1)発振、(7,2)発振、(7,3)発振、
(7,4)発振,……などの発振モードにおいてゆらぎ
が無く安定に発振する。本発明者の本実施例の回路を用
いた実験では、これらの発振モードのうち、(7,1)
発振、(7,2)発振、(7,3)発振において安定に
発振することを確認した。図5に本実施例の非線形遅延
帰還型デジタル発振回路によって発生された、μ=0.
763のときの(7,3)発振の発振波形を示す。Generally, in the region of the stable oscillation mode, many oscillation modes can be oscillated even with the same amplification value, and the multi-stable mode is set. At this time, oscillation is selectively performed in one oscillation mode. For example, for the seventh harmonic,
(7,1) oscillation, (7,2) oscillation, (7,3) oscillation,
(7, 4) Oscillation is stable without oscillation in oscillation modes such as. In an experiment using the circuit of the present embodiment by the inventor, among these oscillation modes, (7, 1)
Oscillation, (7, 2) oscillation, and (7, 3) oscillation were confirmed to be stable. FIG. 5 shows that μ = 0.0 generated by the nonlinear delay feedback type digital oscillation circuit of this embodiment.
The oscillation waveform of (7, 3) oscillation at 763 is shown.
【0049】次いで、7次高調波の発振そのものは安定
であるが、種々の発振モード間で変化して、その結果発
振波形がゆらいで変化する場合があり、その発振モード
を、7次高調波のカオス発振とし、(7,c)発振と表
記する。図6は本実施例の非線形遅延帰還型デジタル発
振回路によって発生された、μ=0.804のときの
(7,c)発振の発振波形を示す。図6から明らかなよ
うに、(7,c)発振においては、発振波形がゆらい
で、(7,2)発振と(7,3)発振の各発振波形の特
徴を有する種々の波形が次々と現れることがわかる。Next, although the oscillation of the seventh harmonic itself is stable, it may change between various oscillation modes, and as a result, the oscillation waveform may fluctuate. And described as (7, c) oscillation. FIG. 6 shows an oscillation waveform of the (7, c) oscillation when μ = 0.804, generated by the nonlinear delay-feedback digital oscillation circuit of the present embodiment. As is clear from FIG. 6, in the (7, c) oscillation, the oscillation waveform fluctuates, and various waveforms having characteristics of the (7, 2) oscillation and the (7, 3) oscillation are successively generated. You can see that it appears.
【0050】さらに、発振する高調波の次数も不明瞭で
乱雑な発振波形を有するものを、単に、カオス発振とい
う。図7に本実施例の非線形遅延帰還型デジタル発振回
路によって発生された、μ=0.916のときのカオス
発振の発振波形を示す。Further, a harmonic having a messy oscillation waveform in which the order of the oscillating harmonic is unclear is simply referred to as chaos oscillation. FIG. 7 shows an oscillation waveform of chaotic oscillation when μ = 0.916 generated by the nonlinear delay feedback type digital oscillation circuit of this embodiment.
【0051】以上説明したように、SRAM11とデジ
タル乗算器12とデジタルフィルタ13とデュアルポー
トRAM14とを用いて非線形帰還型デジタル発振回路
を構成したので、それぞれ発振パラメータである、上記
増幅度μのデータDμ、SRAM11に格納する非線形
特性のデータDm、デジタルフィルタ13の係数値デー
タDc、デュアルポートRAM14の遅延回路における
遅延段数nrとを従来例のアナログ発振回路に比較して
高い精度で設定しかつその設定を変更することができ、
種々の発振モードで安定に発振させ、同一の発振軌道の
発振を再現することができるという特有の利点を有す
る。従って、例えばカオス発振など複雑な振動の軌道を
描く発振波形を再現することができる。As described above, since the nonlinear feedback digital oscillation circuit is constituted by using the SRAM 11, the digital multiplier 12, the digital filter 13 and the dual port RAM 14, the data of the amplification μ, which is an oscillation parameter, respectively. Dμ, the data Dm of the non-linear characteristic stored in the SRAM 11, the coefficient value data Dc of the digital filter 13, and the number of delay stages nr in the delay circuit of the dual port RAM 14 are set with higher accuracy as compared with the conventional analog oscillation circuit. You can change the settings,
It has a unique advantage that it is possible to stably oscillate in various oscillation modes and reproduce oscillations of the same oscillation orbit. Therefore, it is possible to reproduce an oscillation waveform that draws a complex vibration trajectory such as chaotic oscillation.
【0052】以上の実施例において、SRAM11とデ
ジタル乗算器12とデジタルフィルタ13とデュアルポ
ートRAM14とが、SRAM11とデジタル乗算器1
2とデジタルフィルタ13とデュアルポートRAM14
の順序で電気的に接続されているが、本発明はこれに限
らず、電気的に接続する順序はこれに限定されない。In the above embodiment, the SRAM 11, the digital multiplier 12, the digital filter 13, and the dual port RAM 14 are replaced by the SRAM 11, the digital multiplier 1
2, digital filter 13, and dual port RAM 14
Are electrically connected in this order, but the present invention is not limited to this, and the order of electrical connection is not limited to this.
【0053】以上の実施例において、デジタルフィルタ
13を用いているが、本発明はこれに限らず、入力デー
タに対してインパルス応答特性を示す出力データをデジ
タル演算処理で高速演算するデジタルシグナルプロセッ
サ(DSP)を用いてもよい。In the above embodiments, the digital filter 13 is used. However, the present invention is not limited to this. DSP).
【0054】以上の実施例において、増幅度μのデータ
Dμ2を格納するテーブルROM53を用いているが、
本発明はこれに限らず、テーブルROM53に代えて例
えばSRAMを用いて、SRAM11と同様にそれに書
き込むデータを変更可能に構成してもよい。In the above embodiment, the table ROM 53 for storing the data Dμ2 of the amplification degree μ is used.
The present invention is not limited to this. For example, an SRAM may be used instead of the table ROM 53, and the data to be written into the SRAM may be configured to be changeable similarly to the SRAM 11.
【0055】以上の実施例において、増幅度μのデータ
Dμを動的に変化する例について説明しているが、本発
明はこれに限らず、それぞれ発振パラメータである、上
記増幅度μのデータDμ、SRAM11に格納する非線
形特性のデータDm、デジタルフィルタ13の係数値デ
ータDc、デュアルポートRAM14の遅延回路におけ
る遅延段数nrのうち少なくとも1つのパラメータを動
的に変化するようにしてもよい。In the above embodiment, an example in which the data Dμ of the amplification μ is dynamically changed has been described. However, the present invention is not limited to this. , The nonlinear characteristic data Dm stored in the SRAM 11, the coefficient value data Dc of the digital filter 13, and the number of delay stages nr in the delay circuit of the dual port RAM 14 may be dynamically changed.
【0056】[0056]
【発明の効果】以上詳述したように本発明に係る請求項
1記載の非線形遅延帰還型デジタル発振回路によれば、
各アドレスに所定の非線形特性のデータを格納し、入力
されるアドレスに基づいて上記格納したデータを出力す
る第1の記憶手段と、入力されるデータを所定の増幅度
の乗数データで乗算して積のデータを出力するデジタル
乗算手段と、入力されるデータに対して所定のろ波係数
データに基づいてインパルス応答処理を行ってろ波しろ
波後のデータを出力するデジタルろ波手段と、書き込み
ポートと読み出しポートとを有し、上記入力されるデー
タを上記書き込みポートを介して格納した後、上記格納
したデータを上記読み出しポートを介して出力する第2
の記憶手段と、上記第2の記憶手段に格納したデータを
読み出しポートを介して出力するタイミングを、上記第
2の記憶手段の書き込みポートを介して入力して格納す
るタイミングから所定の遅延時間だけ遅延させてデータ
の書き込み及び読み出しを行うように上記第2の記憶手
段を制御する制御手段とを備え、上記第1の記憶手段
と、上記デジタル乗算手段と、上記デジタルろ波手段
と、上記第2の記憶手段とが発振用ループの帰還路を形
成するように電気的に縦続に接続され、上記非線形遅延
帰還型デジタル発振回路はさらに、上記非線形遅延帰還
型デジタル発振回路において発振される発振信号のデー
タに基づいて上記発振信号の所定のパラメータを検出す
るパラメータ検出手段と、入力される外部設定パラメー
タと上記パラメータ検出手段によって検出されたパラメ
ータと間のパラメータの各差に対する上記増幅度の乗算
データの特性のデータを格納し、入力される外部設定パ
ラメータと上記パラメータ検出手段によって検出された
パラメータと間のパラメータの差に基づいて上記増幅度
の乗算データを上記デジタル乗算手段に出力する第3の
記憶手段とを備える。従って、本発明の回路はデジタル
回路で構成されているので、従来例に比較してより高い
精度で安定に発振させることができ、同一の発振軌道を
再現することができる。また、外部設定のパラメータに
適応して自動的に発振波形を変化させることができる。As described above in detail, according to the nonlinear delay feedback type digital oscillation circuit according to the first aspect of the present invention,
First addressing means for storing data of a predetermined nonlinear characteristic at each address and outputting the stored data based on the input address, and multiplying the input data by multiplier data of a predetermined amplification degree Digital multiplying means for outputting product data, digital filtering means for performing impulse response processing on input data based on predetermined filtering coefficient data and outputting filtered and filtered data, and a write port And a read port for storing the input data through the write port and outputting the stored data through the read port.
And the timing at which the data stored in the second storage means is output via the read port by a predetermined delay time from the timing at which the data is input and stored via the write port of the second storage means. Control means for controlling the second storage means so as to write and read data with a delay, wherein the first storage means, the digital multiplication means, the digital filtering means, 2 is electrically connected in cascade so as to form a feedback path of an oscillation loop, and the nonlinear delay feedback digital oscillation circuit further includes an oscillation signal oscillated in the nonlinear delay feedback digital oscillation circuit. Parameter detecting means for detecting a predetermined parameter of the oscillation signal based on the data of Storing the characteristic data of the multiplied data of the amplification degree with respect to each parameter difference between the parameter detected by the means and the parameter difference between the input external setting parameter and the parameter detected by the parameter detecting means. And a third storage means for outputting the multiplication data of the amplification degree to the digital multiplication means based on Therefore, since the circuit of the present invention is composed of a digital circuit, it can oscillate with higher accuracy and stability than the conventional example, and can reproduce the same oscillation trajectory. In addition, the oscillation waveform can be automatically changed according to parameters set externally.
【0057】また、請求項2記載の非線形遅延帰還型デ
ジタル発振回路においては、上記非線形特性のデータと
上記増幅度の乗算データと上記ろ波係数データと上記遅
延時間とのうちの少なくとも1つのデータを変更するデ
ータ変更手段を備える。従って、非線形遅延帰還型発振
回路の種々のパラメータを変更することができ、種々の
発振モードで発振させることができる。In the nonlinear delay feedback type digital oscillation circuit according to the second aspect, at least one of the data of the nonlinear characteristic, the multiplication data of the amplification degree, the filtering coefficient data, and the delay time. Is provided. Therefore, various parameters of the nonlinear delay feedback type oscillation circuit can be changed, and oscillation can be performed in various oscillation modes.
【0058】[0058]
【図1】 本発明に係る一実施例である非線形遅延帰還
型デジタル発振回路のブロック図である。FIG. 1 is a block diagram of a nonlinear delay feedback type digital oscillation circuit according to an embodiment of the present invention.
【図2】 図1のデジタルフィルタ13のブロック図で
ある。FIG. 2 is a block diagram of a digital filter 13 of FIG.
【図3】 図1のSRAM11に格納された非線形特性
のデータの一例を示すグラフである。FIG. 3 is a graph showing an example of nonlinear characteristic data stored in an SRAM 11 of FIG. 1;
【図4】 図2のデジタルフィルタ13が有する、時間
変数nに対するインパルス応答信号h(n)の特性であ
るインパルス応答特性の一例を示すグラフである。4 is a graph showing an example of an impulse response characteristic of the digital filter 13 of FIG. 2, which is a characteristic of an impulse response signal h (n) with respect to a time variable n.
【図5】 図1の非線形遅延帰還型デジタル発振回路に
よって発生された、μ=0.763のときの(7,3)
発振の発振波形を示すグラフである。FIG. 5 (7, 3) generated by the nonlinear delay-feedback digital oscillation circuit of FIG. 1 when μ = 0.766.
6 is a graph showing an oscillation waveform of oscillation.
【図6】 図1の非線形遅延帰還型デジタル発振回路に
よって発生された、μ=0.804のときの(7,c)
発振の発振波形を示すグラフである。FIG. 6 (7, c) when μ = 0.804 generated by the nonlinear delay feedback type digital oscillation circuit of FIG. 1;
6 is a graph showing an oscillation waveform of oscillation.
【図7】 図1の非線形遅延帰還型デジタル発振回路に
よって発生された、μ=0.916のときのカオス発振
の発振波形を示すグラフである。FIG. 7 is a graph showing an oscillation waveform of chaotic oscillation when μ = 0.916, generated by the nonlinear delayed feedback digital oscillation circuit of FIG. 1;
【図8】 図1のテーブルROM53に格納された増幅
度μのデータDμ2の一例を示すグラフである。FIG. 8 is a graph showing an example of amplification degree data Dμ2 stored in the table ROM 53 of FIG. 1;
【図9】 図1の発振波形評価回路40の動作を説明す
るための、D/A変換器16から出力される3倍高調波
発振信号の第1の例の電圧信号Vaと、しきい値処理器
41から出力される電圧信号S1と、パルス幅伸長器4
2から出力される電圧信号S2とを示すグラフである。9 is a diagram illustrating a voltage signal Va of a first example of a third harmonic oscillation signal output from the D / A converter 16 and a threshold value for explaining the operation of the oscillation waveform evaluation circuit 40 of FIG. The voltage signal S1 output from the processor 41 and the pulse width expander 4
2 is a graph showing a voltage signal S2 output from the second embodiment.
【図10】 図1の発振波形評価回路40の動作を説明
するための、D/A変換器16から出力される3倍高調
波発振信号の第2の例の電圧信号Vaと、しきい値処理
器41から出力される電圧信号S1と、パルス幅伸長器
42から出力される電圧信号S2とを示すグラフであ
る。10 is a diagram illustrating a voltage signal Va of a second example of a third harmonic oscillation signal output from the D / A converter 16 and a threshold for explaining the operation of the oscillation waveform evaluation circuit 40 of FIG. 5 is a graph showing a voltage signal S1 output from a processor 41 and a voltage signal S2 output from a pulse width expander 42.
【図11】 従来の非線形遅延帰還型発振回路の基本構
成を示すブロック図である。FIG. 11 is a block diagram showing a basic configuration of a conventional nonlinear delay feedback oscillation circuit.
【図12】 遅延帰還路として光ファイバケーブルを用
いた従来例の非線形遅延帰還型光電気ハイブリッド発振
回路のブロック図である。FIG. 12 is a block diagram of a conventional nonlinear delay feedback type opto-electric hybrid oscillation circuit using an optical fiber cable as a delay feedback path.
【図13】 図1の一致検出回路22の回路図である。FIG. 13 is a circuit diagram of the coincidence detection circuit 22 of FIG. 1;
【符号の説明】 10…MPU、 11…SRAM、 12…デジタル乗算器、 13…デジタルフィルタ、 14…デュアルポートRAM、 15…キーボード、 16…デジタル/アナログ変換器(D/A変換器)、 20…メモリ制御回路、 21,23…アップカウンタ、 22…一致検出回路、 31,32,33…データセレクタ、 34,35…ラッチ回路、 40…発振波形評価回路、 41…しきい値処理器、 42…パルス幅伸長器、 43…カウンタ、 44…クリアパルス発生器、 51…デジタル加算器、 52…絶対値演算器、 53…テーブルROM、 61,63,66,67…デジタル乗算器、 62,64…デジタル加算器、 65…1クロック遅延回路、 71,72,73,74…ラッチ回路。[Description of Signs] 10 ... MPU, 11 ... SRAM, 12 ... Digital Multiplier, 13 ... Digital Filter, 14 ... Dual Port RAM, 15 ... Keyboard, 16 ... Digital / Analog Converter (D / A Converter), 20 ... Memory control circuit, 21,23 ... Up counter, 22 ... Match detection circuit, 31,32,33 ... Data selector, 34,35 ... Latch circuit, 40 ... Oscillation waveform evaluation circuit, 41 ... Threshold processor, 42 ... Pulse width expander, 43 ... Counter, 44 ... Clear pulse generator, 51 ... Digital adder, 52 ... Absolute value calculator, 53 ... Table ROM, 61,63,66,67 ... Digital multiplier, 62,64 ... Digital adder, 65 ... 1 clock delay circuit, 71,72,73,74 ... Latch circuit.
フロントページの続き (56)参考文献 特開 昭63−77203(JP,A) 特開 昭63−82021(JP,A) 特開 平4−205796(JP,A) 特開 平4−142519(JP,A) (58)調査した分野(Int.Cl.6,DB名) H03B 28/00 H03B 29/00 H03H 17/08 Continuation of the front page (56) References JP-A-63-77203 (JP, A) JP-A-63-82021 (JP, A) JP-A-4-205796 (JP, A) JP-A-4-142519 (JP) , A) (58) Fields investigated (Int. Cl. 6 , DB name) H03B 28/00 H03B 29/00 H03H 17/08
Claims (2)
を格納し、入力されるアドレスに基づいて上記格納した
データを出力する第1の記憶手段と、 入力されるデータを所定の増幅度の乗数データで乗算し
て積のデータを出力するデジタル乗算手段と、 入力されるデータに対して所定のろ波係数データに基づ
いてインパルス応答処理を行ってろ波しろ波後のデータ
を出力するデジタルろ波手段と、 書き込みポートと読み出しポートとを有し、上記入力さ
れるデータを上記書き込みポートを介して格納した後、
上記格納したデータを上記読み出しポートを介して出力
する第2の記憶手段と、 上記第2の記憶手段に格納したデータを読み出しポート
を介して出力するタイミングを、上記第2の記憶手段の
書き込みポートを介して入力して格納するタイミングか
ら所定の遅延時間だけ遅延させてデータの書き込み及び
読み出しを行うように上記第2の記憶手段を制御する制
御手段とを備え、 上記第1の記憶手段と、上記デジタル乗算手段と、上記
デジタルろ波手段と、上記第2の記憶手段とが発振用ル
ープの帰還路を形成するように電気的に縦続に接続さ
れ、 上記非線形遅延帰還型デジタル発振回路はさらに、 上記非線形遅延帰還型デジタル発振回路において発振さ
れる発振信号のデータに基づいて上記発振信号の所定の
パラメータを検出するパラメータ検出手段と、 入力される外部設定パラメータと上記パラメータ検出手
段によって検出されたパラメータと間のパラメータの各
差に対する上記増幅度の乗算データの特性のデータを格
納し、入力される外部設定パラメータと上記パラメータ
検出手段によって検出されたパラメータと間のパラメー
タの差に基づいて上記増幅度の乗算データを上記デジタ
ル乗算手段に出力する第3の記憶手段とを備えたことを
特徴とする非線形遅延帰還型デジタル発振回路。A first storage unit for storing data of a predetermined nonlinear characteristic at each address and outputting the stored data based on an input address; a multiplier for multiplying the input data by a predetermined amplification factor Digital multiplying means for multiplying data and outputting product data; digital filtering for performing impulse response processing on input data based on predetermined filtering coefficient data and outputting filtered and filtered data Means, having a write port and a read port, after storing the input data via the write port,
A second storage unit for outputting the stored data via the read port; and a timing for outputting the data stored in the second storage unit via the read port, the write port of the second storage unit. Control means for controlling the second storage means so as to write and read data with a delay of a predetermined delay time from the timing of inputting and storing the data via the first storage means, The digital multiplying means, the digital filtering means, and the second storage means are electrically connected in cascade so as to form a feedback path of an oscillation loop. A parameter for detecting a predetermined parameter of the oscillation signal based on data of the oscillation signal oscillated in the nonlinear delay feedback type digital oscillation circuit. Data of the characteristic of the multiplication data of the amplification degree for each difference of the parameter between the input external setting parameter and the parameter detected by the parameter detecting means, and the input external setting parameter A third storage means for outputting multiplication data of the amplification degree to the digital multiplication means based on a difference between the parameters detected by the parameter detection means and the parameters. Digital oscillation circuit.
はさらに、 上記非線形特性のデータと上記増幅度の乗算データと上
記ろ波係数データと上記遅延時間とのうちの少なくとも
1つのデータを変更するデータ変更手段を備えたことを
特徴とする請求項1記載の非線形遅延帰還型デジタル発
振回路。2. The non-linear delay feedback type digital oscillation circuit further comprises: data for changing at least one of the non-linear characteristic data, the amplification multiplication data, the filtering coefficient data, and the delay time. 2. The nonlinear delay feedback type digital oscillation circuit according to claim 1, further comprising a change unit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24178292A JP2873134B2 (en) | 1992-09-10 | 1992-09-10 | Nonlinear delay feedback type digital oscillation circuit |
Applications Claiming Priority (1)
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JP2873134B2 true JP2873134B2 (en) | 1999-03-24 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
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