JP2869510B2 - Load drive circuit - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバイポーラトランジスタとMOSトランジスタ
の複合回路を用いて構成した負荷駆動回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a load drive circuit configured using a composite circuit of a bipolar transistor and a MOS transistor.
従来、MOS集積回路で大容量負荷を駆動する場合には
縦続接続したMOSインバータ構成（例えば、C.Mead,and
L.Conway,“Introduction to VLSI Systems",pp12−14,
Addison−Wesley,1980）が用いられている。その１例を
第７図に示す。第７図は従来例としての負荷駆動回路の
模式的回路構成図を示す。第７図において、E1は高レベ
ルの直流定電圧源、Q1,Q3はＰ−chMOSトランジスタ、Q
2,Q4はＮ−chMOSトランジスタ、Tiは本インバータ群の
入力端、Toは出力端、NAは節点、INV1,INV2はMOSインバ
ータ、C0は容量性負荷である。Ｐ−chMOSトランジスタQ
1とＮ−chMOSトランジスタQ2、Ｐ−chMOSトランジスタQ
3とＮ−chMOSトランジスタQ4がそれぞれ組になってMOS
インバータINV1,INV2を構成する。通常、出力端Toには
容量性負荷C0が接続されている。Conventionally, when a large-capacity load is driven by a MOS integrated circuit, a cascade-connected MOS inverter configuration (for example, C.Mead, and
L. Conway, “Introduction to VLSI Systems”, pp12-14,
Addison-Wesley, 1980). One example is shown in FIG. FIG. 7 is a schematic circuit configuration diagram of a load drive circuit as a conventional example. In FIG. 7, E1 is a high-level DC constant voltage source, Q1 and Q3 are P-ch MOS transistors, Q1
2, Q4 is N-ch MOS transistor, Ti this inverter group of inputs, To the output end, the N A node, INV1, INV2 are MOS inverter, C0 is a capacitive load. P-chMOS transistor Q
1, N-chMOS transistor Q2, P-chMOS transistor Q
3 and the N-ch MOS transistor Q4 form a set
Construct inverters INV1 and INV2. Normally, a capacitive load C0 is connected to the output terminal To.
第７図の回路による負荷駆動動作を以下に説明する。
入力端Tiの電位が低レベルから高レベルへと上昇する場
合を例とする。初期状態では入力端Tiの電位は低レベル
（接地電位）、MOSインバータINV1の出力端の節点NAの
電位は高レベル、出力端Toの電位は低レベルに保たれて
いる。入力端Tiの電位が低レベルから高レベルへと上昇
すると、MOSインバータINV1はそれ自体の入出力特性に
従い、節点NAの電位を高レベルから低レベルへと変化さ
せる。さらに節点NAの電位が初期状態の高レベルから低
レベルへと変化するに従い、MOSインバータINV2もそれ
自体の入出力特性に従い、出力端Toの電位を低レベルか
ら高レベルへと変化させる。その結果、出力端To端に接
続された容量性負荷C0は充電される。The load driving operation by the circuit of FIG. 7 will be described below.
A case where the potential of the input terminal Ti rises from a low level to a high level is taken as an example. In the initial state the potential at the input terminal Ti is low level (ground potential), the potential of the node N A of the output terminal of the MOS inverter INV1 high level, the potential at the output terminal To is kept at a low level. When the potential at the input terminal Ti is increased from a low level to a high level, MOS inverter INV1 accordance input and output characteristics of itself, alter the potential of the node N A from the high level to the low level. Further in accordance with the potential of the node N A is changed from a high level in an initial state to a low level, in accordance with input-output characteristics of the well itself MOS inverter INV2, to change the potential at the output terminal To and from low to high. As a result, the capacitive load C0 connected to the output end To is charged.
従来例では入力端Ti側から出力端To側へと各段毎にゲ
ート幅を大きくし、負荷容量を分散することにより、全
体の遅延時間が削減される。In the conventional example, the overall delay time is reduced by increasing the gate width for each stage from the input end Ti side to the output end To side and distributing the load capacitance.
従来構成の負荷駆動回路によりECL負荷駆動回路と同
程度の負荷駆動速度性能を実現しようとした場合には、
MOSインバータを構成するMOSトランジスタのゲート幅を
極端に大きくしなければならず、その結果、消費電力が
増大してしまうという欠点があった。When trying to achieve the same load drive speed performance as the ECL load drive circuit with the load drive circuit of the conventional configuration,
There is a disadvantage that the gate width of the MOS transistor constituting the MOS inverter must be extremely large, resulting in an increase in power consumption.
本発明の目的は、上述したような問題点を解決し、容
量負荷駆動遅延時間の少ない負荷駆動回路を提供するこ
とにある。An object of the present invention is to solve the above-mentioned problems and to provide a load driving circuit with a small capacitive load driving delay time.
具体的には本発明の目的の１つはMOSインバータが２
段以上の縦続接続構成である場合に、NPN型バイポーラ
トランジスタとの組み合わせによって、MOSトランジス
タのサイズを大きくすることなく負荷駆動時間を削減で
きる負荷駆動回路を提供することにある。Specifically, one of the objects of the present invention is that a MOS inverter has two
It is an object of the present invention to provide a load driving circuit capable of reducing a load driving time without increasing the size of a MOS transistor by combining with an NPN-type bipolar transistor in a cascade connection configuration having more than two stages.
本発明の別の目的は１つは、MOSインバータが２段以
上の縦続接続構成である場合に、PNP型バイポーラトラ
ンジスタとの組み合わせによって、MOSトランジスタの
サイズを大きくすることなく負荷駆動時間を削減できる
負荷駆動回路を提供することにある。Another object of the present invention is that when the MOS inverter has a cascade configuration of two or more stages, the load driving time can be reduced without increasing the size of the MOS transistor by combining with a PNP-type bipolar transistor. It is to provide a load drive circuit.
本発明の別の目的の１つは、MOSインバータが２段以
上の縦続接続構成である場合に、NPN型バイポーラトラ
ンジスタ及びPNP型バイポーラトランジスタとの組み合
わせによって、MOSトランジスタのサイズを大きくする
ことなく、入力波の立上り、立下りに対応してより一層
の負荷駆動時間を削減できる負荷駆動回路を提供するこ
とにある。Another object of the present invention is to reduce the size of the MOS transistor by combining the NPN type bipolar transistor and the PNP type bipolar transistor when the MOS inverter has a cascade connection configuration of two or more stages. An object of the present invention is to provide a load drive circuit that can further reduce the load drive time in response to the rise and fall of an input wave.
本発明の別の目的の１つは、MOSインバータが３段以
上の縦続接続構成である場合に、NPN型バイポーラトラ
ンジスタを複数個接続して、MOSトランジスタのサイズ
を大きくすることなく、負荷駆動時間を削減でき、しか
も最終段のインバータを高速に駆動することによって出
力の立下り特性も加速できる、負荷駆動回路を提供する
ことにある。Another object of the present invention is to connect a plurality of NPN-type bipolar transistors and increase the load driving time without increasing the size of the MOS transistor when the MOS inverter has a cascade connection configuration of three or more stages. It is another object of the present invention to provide a load driving circuit that can reduce the number of times, and can also accelerate the fall characteristics of the output by driving the final-stage inverter at high speed.
本発明は上記目的を達成するため、複数のインバータ
回路を縦続接続したインバータ回路群とバイポーラ回路
とを備え、該バイポーラ回路の出力端は該インバータ回
路群の最終段のインバータ回路の出力端に接続し、該バ
イポーラ回路の入力端は該インバータ回路群の最終段か
ら奇数段前のインバータ回路の入力端に接続してなるこ
とを特徴とする。In order to achieve the above object, the present invention includes an inverter circuit group in which a plurality of inverter circuits are cascaded and a bipolar circuit, and an output terminal of the bipolar circuit is connected to an output terminal of a last-stage inverter circuit of the inverter circuit group. An input terminal of the bipolar circuit is connected to an input terminal of an inverter circuit which is an odd number of stages before the last stage of the inverter circuit group.
従って、本発明の構成は以下に示す通りである。即
ち、 第１の発明は、複数のインバータ回路を縦続接続した
インバータ回路群とバイポーラ回路とから構成された負
荷駆動回路において、 前記インバータ回路群は、 直流定電圧源（E1）と接地電位との間においてＰ−ch
MOSトランジスタ（Q1）とＮ−chMOSトランジスタ（Q2）
とから構成され、最終段の前段を構成するCMOSインバー
タ（INV1）と、 前記直流定電圧源（E1）と前記接地電位との間におい
てＰ−chMOSトランジスタ（Q3）とＮ−chMOSトランジス
タ（Q4）とから構成され、前記CMOSインバータ（INV1）
の出力端を構成する節点NAにおいて前記CMOSインバータ
（INV1）と縦続接続されて最終段を構成するCMOSインバ
ータ（INV2）とを含み、 前記バイポーラ回路はNPN型バイポーラトランジスタ
（M1）から構成され、 前記NPN型バイポーラトランジスタ（M1）のコレクタ端
は前記直流定電圧源（E1）に接続され、 前記NPN型バイポーラトランジスタ（M1）のエミッタ
端は前記最終段を構成するCMOSインバータ（INV2）の出
力端（To）に接続され、 前記NPN型バイポーラトランジスタ（M1）のベース端
は前記最終段の前段を構成するCMOSインバータ（INV1）
の入力端（Ti）もしくは前記最終段から奇数段前の段の
入力端に接続されたことを特徴とし、 前記出力端（To）が前記接地電位との間に有する容量
性負荷（C0）を駆動する負荷駆動回路としての構成を有
する。Accordingly, the configuration of the present invention is as described below. That is, a first invention is a load driving circuit including an inverter circuit group in which a plurality of inverter circuits are cascaded and a bipolar circuit, wherein the inverter circuit group includes a DC constant voltage source (E1) and a ground potential. P-ch between
MOS transistor (Q1) and N-ch MOS transistor (Q2)
A CMOS inverter (INV1) constituting a preceding stage of the final stage, a P-chMOS transistor (Q3) and an N-chMOS transistor (Q4) between the DC constant voltage source (E1) and the ground potential. And the CMOS inverter (INV1)
A CMOS inverter (INV2) cascade-connected to the CMOS inverter (INV1) at a node NA constituting an output end of the CMOS inverter (INV2), and the bipolar circuit comprises an NPN-type bipolar transistor (M1); A collector terminal of the NPN bipolar transistor (M1) is connected to the DC constant voltage source (E1), and an emitter terminal of the NPN bipolar transistor (M1) is an output terminal of a CMOS inverter (INV2) constituting the final stage. (To), and the base end of the NPN-type bipolar transistor (M1) is a CMOS inverter (INV1) that constitutes a preceding stage of the final stage.
And a capacitive load (C0) that the output terminal (To) has between the input terminal (Ti) and the ground potential. It has a configuration as a load drive circuit for driving.
第２の発明は、複数のインバータ回路を縦続接続した
インバータ回路群とバイポーラ回路とから構成された負
荷駆動回路において、 前記インバータ回路群は、 直流定電圧源（E1）と接地電位との間においてＰ−ch
MOSトランジスタ（Q1）とＮ−chMOSトランジスタ（Q2）
とから構成され、最終段の前段を構成するCMOSインバー
タ（INV1）と、 前記直流定電圧源（E1）と前記接地電位との間におい
てＰ−chMOSトランジスタ（Q3）とＮ−chMOSトランジス
タ（Q4）とから構成され、前記CMOSインバータ（INV1）
の出力端を構成する節点NAにおいて前記CMOSインバータ
（INV1）と縦続接続されて最終段を構成するCMOSインバ
ータ（INV2）とを含み、 前記バイポーラ回路はPNP型バイポーラトランジスタ
（M2）から構成され、 前記PNP型バイポーラトランジスタ（M2）のコレクタ
端は前記接地電位に接続され、 前記PNP型バイポーラトランジスタ（M2）のエミッタ
端は前記最終段を構成するCMOSインバータ（INV2）の出
力端（To）に接続され、 前記PNP型バイポーラトランジスタ（M2）のベース端
は前記最終段の前段を構成するCMOSインバータ（INV1）
の入力端（Ti）もしくは前記最終段から奇数段前の段の
入力端に接続されたことを特徴とし、 前記出力端（To）が前記接地電位との間に有する容量
性負荷（C0）を駆動する負荷駆動回路としての構成を有
する。A second invention is a load drive circuit comprising an inverter circuit group in which a plurality of inverter circuits are cascaded and a bipolar circuit, wherein the inverter circuit group includes a circuit between a DC constant voltage source (E1) and a ground potential. P-ch
MOS transistor (Q1) and N-ch MOS transistor (Q2)
A CMOS inverter (INV1) constituting a preceding stage of the final stage, a P-chMOS transistor (Q3) and an N-chMOS transistor (Q4) between the DC constant voltage source (E1) and the ground potential. And the CMOS inverter (INV1)
A CMOS inverter (INV2) cascade-connected to the CMOS inverter (INV1) at a node NA constituting an output end of the CMOS inverter (INV2), and the bipolar circuit comprises a PNP-type bipolar transistor (M2); A collector terminal of the PNP bipolar transistor (M2) is connected to the ground potential, and an emitter terminal of the PNP bipolar transistor (M2) is connected to an output terminal (To) of a CMOS inverter (INV2) constituting the final stage. The base end of the PNP-type bipolar transistor (M2) is connected to a CMOS inverter (INV1) that constitutes a stage preceding the final stage.
And a capacitive load (C0) which the output terminal (To) has between the input terminal (Ti) and the ground potential. It has a configuration as a load drive circuit for driving.
第３の発明は、複数のインバータ回路を縦続接続した
インバータ回路群とバイポーラ回路とから構成された負
荷駆動回路において、 前記インバータ回路群は、 直流定電圧源（E1）と接地電位との間においてＰ−ch
MOSトランジスタ（Q1）とＮ−chMOSトランジスタ（Q2）
とから構成され、最終段の前段を構成するCMOSインバー
タ（INV1）と、 前記直流定電圧源（E1）と前記接地電位との間におい
てＰ−chMOSトランジスタ（Q3）とＮ−chMOSトランジス
タ（Q4）とから構成され、前記CMOSインバータ（INV1）
の出力端を構成する節点NAにおいて前記CMOSインバータ
（INV1）と縦続接続されて最終段を構成するCMOSインバ
ータ（INV2）とを含み、 前記バイポーラ回路はNPN型バイポーラトランジスタ
（M1）とPNP型バイポーラトランジスタ（M2）とから構
成され、 前記NPN型バイポーラトランジスタ（M1）のコレクタ
端は前記直流定電圧源（E1）に接続され、 前記NPN型バイポーラトランジスタ（M1）のエミッタ
端は前記最終段を構成するCMOSインバータ（INV2）の出
力端（To）に接続され、 前記NPN型バイポーラトランジスタ（M1）のベース端
は前記最終段の前段を構成するCMOSインバータ（INV1）
の入力端（Ti）もしくは前記最終段から奇数段前の段の
入力端に接続されたことを特徴とし、 前記PNP型バイポーラトランジスタ（M2）のコレクタ
端は前記接地電位に接続され、 前記PNP型バイポーラトランジスタ（M2）のエミッタ
端は前記最終段を構成するCMOSインバータ（INV2）の出
力端（To）に接続され、 前記PNP型バイポーラトランジスタ（M2）のベース端
は前記最終段の前段を構成するCMOSインバータ（INV1）
の入力端（Ti）もしくは前記最終段から奇数段前の段の
入力端に接続されたことを特徴とし、 前記出力端（To）が前記接地電位との間に有する容量
性負荷（C0）を駆動する負荷駆動回路としての構成を有
する。A third invention is a load drive circuit comprising an inverter circuit group in which a plurality of inverter circuits are cascaded and a bipolar circuit, wherein the inverter circuit group includes a circuit between a DC constant voltage source (E1) and a ground potential. P-ch
MOS transistor (Q1) and N-ch MOS transistor (Q2)
A CMOS inverter (INV1) constituting a preceding stage of the final stage, a P-chMOS transistor (Q3) and an N-chMOS transistor (Q4) between the DC constant voltage source (E1) and the ground potential. And the CMOS inverter (INV1)
Is the node N A that constitutes an output terminal connected in cascade with the CMOS inverter (INV1) and includes a CMOS inverter (INV2) which constitutes the last stage, said bipolar circuit and PNP bipolar NPN-type bipolar transistor (M1) A collector of the NPN bipolar transistor (M1) is connected to the DC constant voltage source (E1); and an emitter of the NPN bipolar transistor (M1) forms the final stage. The CMOS inverter (INV1) is connected to the output terminal (To) of the CMOS inverter (INV2), and the base terminal of the NPN-type bipolar transistor (M1) constitutes the preceding stage of the final stage.
The collector terminal of the PNP-type bipolar transistor (M2) is connected to the ground potential, and the PNP-type bipolar transistor (M2) is connected to the ground terminal. The emitter terminal of the bipolar transistor (M2) is connected to the output terminal (To) of the CMOS inverter (INV2) constituting the final stage, and the base terminal of the PNP type bipolar transistor (M2) constitutes the preceding stage of the final stage. CMOS inverter (INV1)
And a capacitive load (C0) that the output terminal (To) has between the input terminal (Ti) and the ground potential. It has a configuration as a load drive circuit for driving.
第４の発明は、複数のインバータ回路を縦続接続した
インバータ回路群とバイポーラ回路とから構成された負
荷駆動回路において、 前記インバータ回路群は、 直流定電圧源（E1）と接地電位との間においてＰ−ch
MOSトランジスタ（Q1）とＮ−chMOSトランジスタ（Q2）
とから構成され、最終段の前段を構成するCMOSインバー
タ（INV1）と、 前記直流定電圧源（E1）と前記接地電位との間におい
てＰ−chMOSトランジスタ（Q3）とＮ−chMOSトランジス
タ（Q4）とから構成され、前記CMOSインバータ（INV1）
の出力の節点NAにおいて前記CMOSインバータ（INV1）と
縦続接続されて最終段の前段を構成するCMOSインバータ
（INV2）と、 前記直流定電圧源（E1）と前記接地電位との間におい
てＰ−chMOSトランジスタ（Q5）とＮ−chMOSトランジス
タ（Q6）とから構成され、前記CMOSインバータ（INV2）
の出力の節点NBにおいて前記CMOSインバータ（INV2）と
縦続接続されて最終段を構成するCMOSインバータ（INV
3）とを含み、 前記バイポーラ回路はNPN型バイポーラトランジスタ
（M1）とPNP型バイポーラトランジスタ（M3）とから構
成され、 前記NPN型バイポーラトランジスタ（M1）のコレクタ
端は前記直流定電圧源（E1）に接続され、 前記NPN型バイポーラトランジスタ（M1）のエミッタ
端は前記最終段を構成するCMOSインバータ（INV3）の出
力端（To）に接続され、 前記NPN型バイポーラトランジスタ（M1）のベース端
は前記最終段の前段を構成するCMOSインバータ（INV2）
の入力端を構成する前記節点NAもしくは前記最終段から
奇数段前の段の入力端に接続されたことを特徴とし、か
つ、 前記NPN型バイポーラトランジスタ（M3）のコレクタ
端は前記直流定電圧源（E1）に接続され、 前記NPN型バイポーラトランジスタ（M3）のエミッタ
端は前記最終段の前段を構成するCMOSインバータ（INV
2）の出力端を構成する前記節点NBに接続され、 前記PNP型バイポーラトランジスタ（M3）のベース端
は前記最終段の前々段を構成するCMOSインバータ（INV
1）の入力端（Ti）もしくは前記最終段の前段から奇数
段前の段の入力端に接続されたことを特徴とし、 前記出力端（To）が前記接地電位との間に有する容量
性負荷（C0）を駆動する負荷駆動回路しての構成を有す
る。A fourth aspect of the present invention is a load drive circuit comprising an inverter circuit group in which a plurality of inverter circuits are cascaded and a bipolar circuit, wherein the inverter circuit group includes a circuit between a DC constant voltage source (E1) and a ground potential. P-ch
MOS transistor (Q1) and N-ch MOS transistor (Q2)
A CMOS inverter (INV1) constituting a preceding stage of the final stage, a P-chMOS transistor (Q3) and an N-chMOS transistor (Q4) between the DC constant voltage source (E1) and the ground potential. And the CMOS inverter (INV1)
A CMOS inverter (INV2) which is cascaded with the CMOS inverter (INV1) at the output node NA of the output and constitutes a preceding stage of the final stage; a CMOS inverter (INV2) comprising a chMOS transistor (Q5) and an N-chMOS transistor (Q6).
CMOS inverter (INV which is in the node N B of the output of the cascade connected to the CMOS inverter (INV2) to constitute the last stage
3), wherein the bipolar circuit includes an NPN-type bipolar transistor (M1) and a PNP-type bipolar transistor (M3), and a collector terminal of the NPN-type bipolar transistor (M1) is the DC constant voltage source (E1). The emitter terminal of the NPN bipolar transistor (M1) is connected to the output terminal (To) of the CMOS inverter (INV3) constituting the final stage. The base terminal of the NPN bipolar transistor (M1) is CMOS inverter (INV2) that constitutes the previous stage of the last stage
And the collector of the NPN-type bipolar transistor (M3) is connected to the input terminal of the node N A or an input terminal of an odd number stage before the last stage. The NPN-type bipolar transistor (M3) is connected to a CMOS inverter (INV
Is connected to the node N B constituting the output terminal of 2), wherein the base of the PNP-type bipolar transistor (M3) CMOS inverter (INV constituting a stage before the previous stage of the last stage
A capacitive load that the output terminal (To) has between the input terminal (Ti) and the ground terminal and the input terminal of an odd-numbered stage before the last stage. It has a configuration as a load drive circuit for driving (C0).
本発明は上記構成により、入力端が前段MOSインバー
タの入力端に接続されたバイポーラ回路によって負荷が
駆動されることから、MOSトランジスタのサイズを大き
くすることなく負荷駆動時間を削減することができる。
以下図面にもとづき実施例について説明する。According to the present invention, since the load is driven by the bipolar circuit whose input terminal is connected to the input terminal of the preceding-stage MOS inverter, the load driving time can be reduced without increasing the size of the MOS transistor.
Hereinafter, embodiments will be described with reference to the drawings.
（実施例１） 第１図は本発明の第１の実施例としての負荷駆動回路
の模式的回路構成図を示す。ここでは、MOSインバータ
が２段構成である場合について説明する。第１図におい
て、E1は高レベルの直流定電圧源、Q1,Q3はＰ−chMOSト
ランジスタ、Q2,Q4はＮ−chMOSトランジスタ、Tiは本イ
ンバータ群の入力端、Toは出力端、NAは節点、C0は容量
性負荷、M1はNPN型バイポーラトランジスタ、INV1,INV2
はMOSインバータを示す。Ｐ−chMOSトランジスタQ1とＮ
−chMOSトランジスタQ2、Ｐ−chMOSトランジスタQ3とＮ
−chMOSトランジスタQ4がそれぞれ組になってMOSインバ
ータINV1,INV2を構成する。通常、出力端Toには容量性
負荷C0が接続されている。NPN型バイポーラトランジス
タM1のエミッタ端は出力端Toに、ベース端は入力端Tiに
接続されている。Embodiment 1 FIG. 1 shows a schematic circuit configuration diagram of a load drive circuit as a first embodiment of the present invention. Here, a case where the MOS inverter has a two-stage configuration will be described. In Figure 1, E1 is a DC constant voltage source high level, Q1, Q3 are P-ch MOS transistor, Q2, Q4 are N-ch MOS transistor, Ti this inverter group of inputs, To the output terminal, N A is Node, C0 is capacitive load, M1 is NPN type bipolar transistor, INV1, INV2
Indicates a MOS inverter. P-chMOS transistors Q1 and N
-ChMOS transistor Q2, P-chMOS transistor Q3 and N
-The MOS inverters INV1 and INV2 constitute a pair of the chMOS transistors Q4. Normally, a capacitive load C0 is connected to the output terminal To. The emitter terminal of the NPN bipolar transistor M1 is connected to the output terminal To, and the base terminal is connected to the input terminal Ti.
第２図は、第１の実施例としての負荷駆動回路の動作
説明図であって、各節点の電位を時間変化を示す。第１
図の負荷駆動回路による負荷駆動動作を第２図を用いて
以下に説明する。入力端Tiの電位が低レベル（接地電
位）から高レベルへと上昇する場合を例とする。初期状
態では入力端Tiの電位は低レベル、MOSインバータINV1
の出力端の節点NAの電位は高レベル、出力端Toの電位は
低レベルに保たれている。入力端Tiの電位が低レベルか
ら高レベルへと上昇する過程において、入力端Tiの電位
と出力端Toの電位の差がNPN型バイポーラトランジスタM
1のビルトイン電圧分に達すると、NPN型バイポーラトラ
ンジスタM1が活性状態になり、NPN型バイポーラトラン
ジスタM1のコレクタ端に接続された直流定電圧源E1から
NPN型バイポーラトランジスタM1を経由して容量性負荷C
0に向けて電流が流れ込む。即ち、出力端Toに接続され
た容量性負荷C0は従来例として既述した如くにMOSイン
バータINV2に駆動される以前に、NPN型バイポーラトラ
ンジスタM1により駆動されることになる。FIG. 2 is an explanatory diagram of the operation of the load driving circuit according to the first embodiment, showing the potential of each node as a function of time. First
The load driving operation by the load driving circuit shown in the figure will be described below with reference to FIG. The case where the potential of the input terminal Ti rises from a low level (ground potential) to a high level is taken as an example. In the initial state, the potential of the input terminal Ti is low, and the MOS inverter INV1
The potential of the node N A of the output high level, the potential at the output terminal To is kept at a low level. In the process of increasing the potential of the input terminal Ti from a low level to a high level, the difference between the potential of the input terminal Ti and the potential of the output terminal To is an NPN-type bipolar transistor M.
When the built-in voltage of 1 is reached, the NPN bipolar transistor M1 is activated, and the DC constant voltage source E1 connected to the collector terminal of the NPN bipolar transistor M1
Capacitive load C via NPN bipolar transistor M1
Current flows toward zero. That is, the capacitive load C0 connected to the output terminal To is driven by the NPN bipolar transistor M1 before being driven by the MOS inverter INV2 as described above as a conventional example.
以上のように、本発明の第１の実施例としての負荷駆
動回路の構成を用いることにより、ベース端が前段MOS
インバータの入力端Tiに接続されたNPN型バイポーラト
ランジスタM1によって負荷が駆動されるため、MOSトラ
ンジスタのサイズを大きくすることなく負荷駆動時間を
削減できる。As described above, by using the configuration of the load driving circuit as the first embodiment of the present invention,
Since the load is driven by the NPN bipolar transistor M1 connected to the input terminal Ti of the inverter, the load driving time can be reduced without increasing the size of the MOS transistor.
（実施例２） 第３図は本発明の第２の実施例としての負荷駆動回路
の模式的回路構成図を示す。第３図において、E1は高レ
ベルの直流定電圧源、Q1,Q3はＰ−chMOSトランジスタ、
Q2,Q4はＮ−chMOSトランジスタ、Tiは本インバータ群の
入力端、Toは出力端、NAは節点、C0は容量性負荷、M2は
PNP型バイポーラトランジスタ、INV1,INV2はMOSインバ
ータを示す。Ｐ−chMOSトランジスタQ1とＮ−chMOSトラ
ンジスタQ2、Ｐ−chMOSトランジスタQ3とＮ−chMOSトラ
ンジスタQ4がそれぞれ組になってMOSインバータINV1,IN
V2を構成する。通常、出力端Toには容量性負荷C0が接続
されている。PNP型バイポーラトランジスタでM2のエミ
ッタ端は出力端Toに、ベース端は入力端Tiに接続されて
いる。第１図で示した第１の実施例とは、バイポーラ回
路をPNP型バイポーラトランジスタM2で構成している点
が異なる。第２の実施例においてもPNP型バイポーラト
ランジスタM2によって、高速に容量性負荷C0が駆動され
る。Embodiment 2 FIG. 3 is a schematic circuit diagram of a load drive circuit according to a second embodiment of the present invention. In FIG. 3, E1 is a high-level DC constant voltage source, Q1 and Q3 are P-ch MOS transistors,
Q2, Q4 are N-ch MOS transistor, Ti this inverter group of inputs, To the output terminal, N A is the node, C0 is the capacitive load, M2 is
PNP-type bipolar transistors, INV1 and INV2, indicate MOS inverters. The P-ch MOS transistor Q1 and the N-ch MOS transistor Q2, the P-ch MOS transistor Q3 and the N-ch MOS transistor Q4 form a set, respectively, and form a MOS inverter INV1, IN
Configure V2. Normally, a capacitive load C0 is connected to the output terminal To. In the PNP type bipolar transistor, the emitter end of M2 is connected to the output end To, and the base end is connected to the input end Ti. The difference from the first embodiment shown in FIG. 1 is that the bipolar circuit is constituted by a PNP-type bipolar transistor M2. Also in the second embodiment, the capacitive load C0 is driven at high speed by the PNP-type bipolar transistor M2.
また、本発明の第２の実施例においては、バイポーラ
回路を唯一のバイポーラトランジスタで構成している
が、これを複数個のバイポーラトランジスタによるダー
リントン接続型回路などで置き換えることも可能であ
る。Further, in the second embodiment of the present invention, the bipolar circuit is constituted by only one bipolar transistor. However, it is possible to replace this with a Darlington connection type circuit using a plurality of bipolar transistors.
以上のように本発明の第２の実施例としての負荷駆動
回路の構成を用いることにより、入力端が前段MOSイン
バータの入力端に接続されたバイポーラ回路によって負
荷が駆動されるため、MOSトランジスタのサイズを大き
くすることなく負荷駆動時間を削減できる。As described above, by using the configuration of the load driving circuit according to the second embodiment of the present invention, the load is driven by the bipolar circuit whose input terminal is connected to the input terminal of the preceding MOS inverter. The load drive time can be reduced without increasing the size.
第４図は本発明の第２の実施例としての負荷駆動回路
を用いた場合の駆動遅延時間と出力端負荷容量との関係
を従来形式と比較した図であって、動作遅延時間削減の
効果を説明する図である。第４図は0.3μmBiCMOSプロセ
スを用いた場合の従来形式と本発明形式における駆動遅
延時間を比較している。本発明により、負荷駆動遅延時
間を従来形式を用いた場合の80％程度に削減できること
がわかる。FIG. 4 is a diagram comparing the relationship between the drive delay time and the load capacitance at the output end when the load drive circuit according to the second embodiment of the present invention is used, and the effect of reducing the operation delay time. FIG. FIG. 4 compares the drive delay time between the conventional type and the present invention type using the 0.3 μm BiCMOS process. According to the present invention, it can be seen that the load drive delay time can be reduced to about 80% of the case of using the conventional type.
（実施例３） 第５図は本発明の第３の実施例としての負荷駆動回路
の模式的回路構成図を示す。第１図及び第３図と同じ符
号は同じ部分を示す。本発明の第３の実施例はNPN型バ
イポーラトランジスタM1、PNP型バイポーラトランジス
タM2を同時に接続した構成の例である。本発明の第３の
実施例の構成から明らかなように、入力波の立上り、立
下りに対応してより一層の負荷駆動時間を削減すること
ができる。Third Embodiment FIG. 5 is a schematic circuit diagram of a load driving circuit according to a third embodiment of the present invention. 1 and 3 denote the same parts. The third embodiment of the present invention is an example of a configuration in which an NPN-type bipolar transistor M1 and a PNP-type bipolar transistor M2 are simultaneously connected. As is apparent from the configuration of the third embodiment of the present invention, it is possible to further reduce the load drive time in accordance with the rise and fall of the input wave.
（実施例４） 第６図は本発明の第４の実施例としての負荷駆動回路
の模式的回路構成図を示す。第６図において、E1は高レ
ベルの直流定電圧源、Q1,Q3,Q5はＰ−chMOSトランジス
タ、Q2,Q4,Q6はＮ−chMOSトランジスタ、Tiは本インバ
ータ群の入力端、Toは出力端、NA，NBは節点、C0は容量
性負荷、M1,M3はNPN型バイポーラトランジスタ、INV1,I
NV2,INV3はMOSインバータを示す。Ｐ−chMOSトランジス
タQ1とＮ−chMOSトランジスタQ2、Ｐ−chMOSトランジス
タQ3とＮ−chMOSトランジスタQ4、Ｐ−chMOSトランジス
タQ5とＮ−chMOSトランジスタQ6がそれぞれ組になってM
OSインバータINV1,INV2,INV3を構成する。通常、出力端
Toには容量性負荷C0が接続されている。NPN型バイポー
ラトランジスタM1のエミッタ端は出力端Toに、ベース端
は節点NAに接続されている。またNPN型バイポーラトラ
ンジスタM3のエミッタ端は節点NBに、ベース端は入力端
Tiに接続されている。本発明の第４の実施例はNPN型バ
イポーラトランジスタを複数個接続した構成の例であ
る。本発明の第４の実施例を用いることにより、NPN型
バイポーラトランジスタM3がMOSインバータINV3を高速
に駆動するために、出力の立下り特性も加速することが
可能となる。Embodiment 4 FIG. 6 is a schematic circuit diagram of a load drive circuit according to a fourth embodiment of the present invention. In FIG. 6, E1 is a high-level DC constant voltage source, Q1, Q3, and Q5 are P-ch MOS transistors, Q2, Q4, and Q6 are N-ch MOS transistors, Ti is an input terminal of the inverter group, and To is an output terminal. , N A, N B is the node, C0 is the capacitive load, M1, M3 are NPN bipolar transistors, INV1, I
NV2 and INV3 indicate MOS inverters. P-chMOS transistor Q1 and N-chMOS transistor Q2, P-chMOS transistor Q3 and N-chMOS transistor Q4, P-chMOS transistor Q5 and N-chMOS transistor Q6 form a set M
The OS inverters INV1, INV2, and INV3 are configured. Usually the output end
To is connected to the capacitive load C0. The emitter terminal of the NPN bipolar transistor M1 to the output terminal To, the base end is connected to the node N A. The emitter terminal of the NPN bipolar transistor M3 to the node N B, the base end input
Connected to Ti. The fourth embodiment of the present invention is an example of a configuration in which a plurality of NPN-type bipolar transistors are connected. By using the fourth embodiment of the present invention, since the NPN bipolar transistor M3 drives the MOS inverter INV3 at high speed, it is possible to accelerate the fall characteristic of the output.
以上説明したように、本発明の負荷駆動回路は縦続接
続されたMOSインバータ回路群にバイポーラ回路を付加
した回路、即ち、最終段のMOSインバータ回路の出力端
にバイポーラ回路の出力端を接続し、最終段より奇数段
前のMOSインバータ回路の入力端にバイポーラ回路の入
力端を接続した構成を備えていることから、入力端が前
段MOSインバータ回路の入力端に接続されたバイポーラ
回路によって負荷が駆動されるため、MOSトランジスタ
のサイズを大きくすることなく負荷駆動時間を削減でき
る。As described above, the load driving circuit of the present invention is a circuit in which a bipolar circuit is added to a cascade-connected MOS inverter circuit group, that is, the output terminal of the bipolar circuit is connected to the output terminal of the last-stage MOS inverter circuit, Since the input terminal of the bipolar circuit is connected to the input terminal of the MOS inverter circuit that is an odd number stage before the last stage, the load is driven by the bipolar circuit whose input terminal is connected to the input terminal of the previous MOS inverter circuit. Therefore, the load drive time can be reduced without increasing the size of the MOS transistor.
具体的に本発明の第１の発明による負荷駆動回路の構
成によれば、NPN型バイポーラトランジスタ（M1）のエ
ミッタ端を出力端（To）、ベース端を最終段から奇数段
前の段の入力端に接続することによって、MOSトランジ
スタのサイズを大きくすることなく負荷駆動時間の内、
特に立上り時間を削減することができる。Specifically, according to the configuration of the load driving circuit according to the first aspect of the present invention, the emitter terminal of the NPN-type bipolar transistor (M1) is the output terminal (To), and the base terminal is the input of the odd-numbered previous stage from the last stage. By connecting to the end, the load driving time can be reduced without increasing the size of the MOS transistor.
In particular, the rise time can be reduced.
また本発明の第２の発明による負荷駆動回路の構成に
よれば、PNP型バイポーラトランジスタ（M2）のエミッ
タ端を出力端（To）、ベース端を最終段から奇数段前の
段の入力端に接続することによって、MOSトランジスタ
のサイズを大きくすることなく負荷駆動時間の内、特に
立下り時間を削減することができる。Further, according to the configuration of the load drive circuit according to the second aspect of the present invention, the emitter terminal of the PNP type bipolar transistor (M2) is connected to the output terminal (To), and the base terminal is connected to the input terminal of an odd number stage before the last stage. By connecting, it is possible to reduce particularly the fall time of the load drive time without increasing the size of the MOS transistor.
また本発明の第３の発明による負荷駆動回路の構成に
よれば、PNP型バイポーラトランジスタ（M2）とNPN型バ
イポーラトランジスタ（M1）の両方をともに使用するこ
とによって、MOSトランジスタのサイズを大きくするこ
となく、入力波の立上り、立下りに対応して、負荷駆動
時間においてより一層の立上り、立下り時間を削減する
ことができる。According to the configuration of the load driving circuit according to the third aspect of the present invention, the size of the MOS transistor is increased by using both the PNP bipolar transistor (M2) and the NPN bipolar transistor (M1). In addition, the rising and falling time can be further reduced in the load driving time in accordance with the rising and falling of the input wave.
また本発明の第４の発明による負荷駆動回路の構成に
よれば、NPN型バイポーラトランジスタを複数個接続す
ることによって、MOSトランジスタのサイズを大きくす
ることなく、第１の発明に比べ負荷駆動時間を更に削減
でき、しかも最終段のインバータを高速に駆動すること
によって出力の立下り特性も加速することができる。Further, according to the configuration of the load driving circuit according to the fourth aspect of the present invention, by connecting a plurality of NPN-type bipolar transistors, the load driving time can be reduced as compared with the first aspect without increasing the size of the MOS transistor. The output can be further reduced, and the falling characteristic of the output can be accelerated by driving the final-stage inverter at high speed.
第１図は本発明の第１の実施例としての負荷駆動回路の
模式的回路構成図、 第２図は本発明の第１の実施例としての負荷駆動回路の
動作説明図、 第３図は本発明の第２の実施例としての負荷駆動回路の
模式的回路構成図、 第４図は本発明の第２の実施例としての負荷駆動回路を
用いた場合の駆動遅延時間と出力端負荷揺容量との関係
を従来形式と比較した図であって、動作遅延時間削減の
効果を説明する図、 第５図は本発明の第３の実施例としての負荷駆動回路の
模式的回路構成図、 第６図は本発明の第４の実施例としての負荷駆動回路の
模式的回路構成図、 第７図は従来例としての負荷駆動回路の模式的回路構成
図である。 Q1,Q3,Q5…Ｐ−chMOSトランジスタ Q2,Q4,Q6…Ｎ−chMOSトランジスタ E1…直流定電圧源 Ti…入力端 To…出力端 M1,M3…NPN型バイポーラトランジスタ M2…PNP型バイポーラトランジスタ NA，NB…節点 C0…容量性負荷 INV1,INV2,INV3…MOSインバータFIG. 1 is a schematic circuit configuration diagram of a load driving circuit as a first embodiment of the present invention, FIG. 2 is an operation explanatory diagram of the load driving circuit as a first embodiment of the present invention, and FIG. FIG. 4 is a schematic circuit configuration diagram of a load driving circuit according to a second embodiment of the present invention. FIG. 4 is a diagram illustrating a driving delay time and a load fluctuation at an output terminal when the load driving circuit according to the second embodiment of the present invention is used. FIG. 5 is a diagram comparing the relationship with the capacitance to the conventional type, illustrating the effect of reducing the operation delay time, FIG. 5 is a schematic circuit configuration diagram of a load drive circuit as a third embodiment of the present invention, FIG. 6 is a schematic circuit configuration diagram of a load drive circuit as a fourth embodiment of the present invention, and FIG. 7 is a schematic circuit configuration diagram of a load drive circuit as a conventional example. Q1, Q3, Q5: P-ch MOS transistors Q2, Q4, Q6: N-ch MOS transistors E1: DC constant voltage source Ti: Input terminal To: Output terminal M1, M3: NPN bipolar transistor M2: PNP bipolar transistor N A , N B ... node C0 ... capacitive load INV1, INV2, INV3 ... MOS inverter
Claims (4)
バータ回路群とバイポーラ回路とから構成された負荷駆
動回路において、 前記インバータ回路群は、 直流定電圧源（E1）と接地電位との間においてＰ−chMO
Sトランジスタ（Q1）とＮ−chMOSトランジスタ（Q2）と
から構成され、最終段の前段を構成するCMOSインバータ
（INV1）と、 前記直流定電圧源（E1）と前記接地電位との間において
Ｐ−chMOSトランジスタ（Q3）とＮ−chMOSトランジスタ
（Q4）とから構成され、前記CMOSインバータ（INV1）の
出力端を構成する節点NAにおいて前記CMOSインバータ
（INV1）と縦続接続されて最終段を構成するCMOSインバ
ータ（INV2）とを含み、 前記バイポーラ回路はNPN型バイポーラトランジスタ（M
1）から構成され、 前記NPN型バイポーラトランジスタ（M1）のコレクタ端
は前記直流定電圧源（E1）に接続され、 前記NPN型バイポーラトランジスタ（M1）のエミッタ端
は前記最終段を構成するCMOSインバータ（INV2）の出力
端（To）に接続され、 前記NPN型バイポーラトランジスタ（M1）のベース端は
前記最終段の前段を構成するCMOSインバータ（INV1）の
入力端（Ti）もしくは前記最終段から奇数段前の段の入
力端に接続されたことを特徴とし、 前記出力端（To）が前記接地電位との間に有する容量性
負荷（C0）を駆動する負荷駆動回路。1. A load drive circuit comprising an inverter circuit group in which a plurality of inverter circuits are cascade-connected and a bipolar circuit, wherein the inverter circuit group includes a P-type power supply between a DC constant voltage source (E1) and a ground potential. −chMO
A CMOS inverter (INV1) comprising an S transistor (Q1) and an N-ch MOS transistor (Q2) and constituting a preceding stage of the last stage; and a P-type transistor between the DC constant voltage source (E1) and the ground potential. constructed from ch MOS transistor and (Q3) N-chMOS transistor and (Q4), constituting cascaded in a final stage and the CMOS inverter (INV1) in the node N a that constitutes the output terminal of the CMOS inverter (INV1) A CMOS inverter (INV2), wherein the bipolar circuit is an NPN-type bipolar transistor (M
A collector end of the NPN-type bipolar transistor (M1) is connected to the DC constant voltage source (E1); and an emitter end of the NPN-type bipolar transistor (M1) is a CMOS inverter forming the final stage. The base end of the NPN bipolar transistor (M1) is an input terminal (Ti) of a CMOS inverter (INV1) that is a stage preceding the last stage or an odd number from the last stage. A load driving circuit that is connected to an input terminal of a previous stage, and drives a capacitive load (C0) that the output terminal (To) has between the input terminal and the ground potential.
バータ回路群とバイポーラ回路とから構成された負荷駆
動回路において、 前記インバータ回路群は、 直流定電圧源（E1）と接地電位との間においてＰ−chMO
Sトランジスタ（Q1）とＮ−chMOSトランジスタ（Q2）と
から構成され、最終段の前段を構成するCMOSインバータ
（INV1）と、 前記直流定電圧源（E1）と前記接地電位との間において
Ｐ−chMOSトランジスタ（Q3）とＮ−chMOSトランジスタ
（Q4）とから構成され、前記CMOSインバータ（INV1）の
出力端を構成する節点NAにおいて前記CMOSインバータ
（INV1）と縦続接続されて最終段を構成するCMOSインバ
ータ（INV2）とを含み、 前記バイポーラ回路はPNP型バイポーラトランジスタ（M
2）から構成され、 前記PNP型バイポーラトランジスタ（M2）のコレクタ端
は前記接地電位に接続され、 前記PNP型バイポーラトランジスタ（M2）のエミッタ端
は前記最終段を構成するCMOSインバータ（INV2）の出力
端（To）に接続され、 前記PNP型バイポーラトランジスタ（M2）のベース端は
前記最終段の前段を構成するCMOSインバータ（INV1）の
入力端（Ti）もしくは前記最終段から奇数段前の段の入
力端に接続されたことを特徴とし、 前記出力端（To）が前記接地電位との間に有する容量性
負荷（C0）を駆動する負荷駆動回路。2. A load driving circuit comprising an inverter circuit group in which a plurality of inverter circuits are cascade-connected and a bipolar circuit, wherein the inverter circuit group includes a P-type power supply between a DC constant voltage source (E1) and a ground potential. −chMO
A CMOS inverter (INV1) comprising an S transistor (Q1) and an N-ch MOS transistor (Q2) and constituting a preceding stage of the last stage; and a P-type transistor between the DC constant voltage source (E1) and the ground potential. constructed from ch MOS transistor and (Q3) N-chMOS transistor and (Q4), constituting cascaded in a final stage and the CMOS inverter (INV1) in the node N a that constitutes the output terminal of the CMOS inverter (INV1) A CMOS inverter (INV2), wherein the bipolar circuit is a PNP-type bipolar transistor (M
2) wherein the collector terminal of the PNP-type bipolar transistor (M2) is connected to the ground potential, and the emitter terminal of the PNP-type bipolar transistor (M2) is the output of the CMOS inverter (INV2) constituting the final stage. The base of the PNP-type bipolar transistor (M2) is connected to an input terminal (Ti) of a CMOS inverter (INV1) which is a preceding stage of the last stage or an odd-numbered stage before the last stage. A load driving circuit that is connected to an input terminal and drives a capacitive load (C0) that the output terminal (To) has between the input terminal and the ground potential.
バータ回路群とバイポーラ回路とから構成された負荷駆
動回路において、 前記インバータ回路群は、 直流定電圧源（E1）と接地電位との間においてＰ−chMO
Sトランジスタ（Q1）とＮ−chMOSトランジスタ（Q2）と
から構成され、最終段の前段を構成するCMOSインバータ
（INV1）と、 前記直流定電圧源（E1）と前記接地電位との間において
Ｐ−chMOSトランジスタ（Q3）とＮ−chMOSトランジスタ
（Q4）とから構成され、前記CMOSインバータ（INV1）の
出力端を構成する節点NAにおいて前記CMOSインバータ
（INV1）と縦続接続されて最終段を構成するCMOSインバ
ータ（INV2）とを含み、 前記バイポーラ回路はNPN型バイポーラトランジスタ（M
1）とPNP型バイポーラトランジスタ（M2）とから構成さ
れ、 前記NPN型バイポーラトランジスタ（M1）のコレクタ端
は前記直流定電圧源（E1）に接続され、 前記NPN型バイポーラトランジスタ（M1）のエミッタ端
は前記最終段を構成するCMOSインバータ（INV2）の出力
端（To）に接続され、 前記NPN型バイポーラトランジスタ（M1）のベース端は
前記最終段の前段を構成するCMOSインバータ（INV1）の
入力端（Ti）もしくは前記最終段から奇数段前の段の入
力端に接続されたことを特徴とし、 前記PNP型バイポーラトランジスタ（M2）のコレクタ端
は前記接地電位に接続され、 前記PNP型バイポーラトランジスタ（M2）のエミッタ端
は前記最終段を構成するCMOSインバータ（INV2）の出力
端（To）に接続され、 前記PNP型バイポーラトランジスタ（M2）のベース端は
前記最終段の前段を構成するCMOSインバータ（INV1）の
入力端（Ti）もしくは前記最終段から奇数段前の段の入
力端に接続されたことを特徴とし、 前記出力端（To）が前記接地電位との間に有する容量性
負荷（C0）を駆動する負荷駆動回路。3. A load driving circuit comprising an inverter circuit group in which a plurality of inverter circuits are cascade-connected and a bipolar circuit, wherein the inverter circuit group includes a P.sub.P between a DC constant voltage source (E1) and a ground potential. −chMO
A CMOS inverter (INV1) comprising an S transistor (Q1) and an N-ch MOS transistor (Q2) and constituting a preceding stage of the last stage; and a P-type transistor between the DC constant voltage source (E1) and the ground potential. constructed from ch MOS transistor and (Q3) N-chMOS transistor and (Q4), constituting cascaded in a final stage and the CMOS inverter (INV1) in the node N a that constitutes the output terminal of the CMOS inverter (INV1) A CMOS inverter (INV2), wherein the bipolar circuit is an NPN-type bipolar transistor (M
1) and a PNP-type bipolar transistor (M2), a collector terminal of the NPN-type bipolar transistor (M1) is connected to the DC constant voltage source (E1), and an emitter terminal of the NPN-type bipolar transistor (M1). Is connected to the output terminal (To) of the CMOS inverter (INV2) constituting the final stage, and the base terminal of the NPN bipolar transistor (M1) is the input terminal of the CMOS inverter (INV1) constituting the preceding stage of the final stage. (Ti) or an input terminal of an odd-numbered stage before the last stage, wherein a collector end of the PNP-type bipolar transistor (M2) is connected to the ground potential, and the PNP-type bipolar transistor (M2) The emitter end of M2) is connected to the output end (To) of the CMOS inverter (INV2) constituting the final stage, and the base end of the PNP type bipolar transistor (M2) is connected to the front end. The output terminal (To) is connected to an input terminal (Ti) of a CMOS inverter (INV1) constituting a preceding stage of the final stage or an input terminal of an odd number stage before the final stage, and the output terminal (To) is connected to the ground potential. A load drive circuit that drives a capacitive load (C0) between the two.
バータ回路群とバイポーラ回路とから構成された負荷駆
動回路において、 前記インバータ回路群は、 直流定電圧源（E1）と接地電位との間においてＰ−chMO
Sトランジスタ（Q1）とＮ−chMOSトランジスタ（Q2）と
から構成され、最終段の前々段を構成するCMOSインバー
タ（INV1）と、 前記直流定電圧源（E1）と前記接地電位との間において
Ｐ−chMOSトランジスタ（Q3）とＮ−chMOSトランジスタ
（Q4）とから構成され、前記CMOSインバータ（INV1）の
出力の節点NAにおいて前記CMOSインバータ（INV1）と縦
続接続されて最終段の前段を構成するCMOSインバータ
（INV2）と、 前記直流定電圧源（E1）と前記接地電位との間において
Ｐ−chMOSトランジスタ（Q5）とＮ−chMOSトランジスタ
（Q6）とから構成され、前記CMOSインバータ（INV2）の
出力の節点NBにおいて前記CMOSインバータ（INV2）と縦
続接続されて最終段を構成するCMOSインバータ（INV3）
とを含み、 前記バイポーラ回路はNPN型バイポーラトランジスタ（M
1）とNPN型バイポーラトランジスタ（M3）から構成さ
れ、 前記NPN型バイポーラトランジスタ（M1）のコレクタ端
は前記直流定電圧源（E1）に接続され、 前記NPN型バイポーラトランジスタ（M1）のエミッタ端
は前記最終段を構成するCMOSインバータ（INV3）の出力
端（To）に接続され、 前記NPN型バイポーラトランジスタ（M1）のベース端は
前記最終段の前段を構成するCMOSインバータ（INV2）の
入力端を構成する前記節点NAもしくは前記最終段から奇
数段前の段の入力端に接続されたことを特徴とし、か
つ、 前記NPN型バイポーラトランジスタ（M3）のコレクタ端
は前記直流定電圧源（E1）に接続され、 前記NPN型バイポーラトランジスタ（M3）のエミッタ端
は前記最終段の前段を構成するCMOSインバータ（INV2）
の出力端を構成する前記節点NBに接続され、 前記NPN型バイポーラトランジスタ（M3）のベース端は
前記最終段の前々段を構成するCMOSインバータ（INV1）
の入力端（Ti）もしくは前記最終段の前段から奇数段前
の段の入力端に接続されたことを特徴とし、 前記出力端（To）が前記接地電位との間に有する容量性
負荷（C0）を駆動する負荷駆動回路。4. A load drive circuit comprising an inverter circuit group in which a plurality of inverter circuits are cascaded and a bipolar circuit, wherein the inverter circuit group includes a P-type power supply between a DC constant voltage source (E1) and a ground potential. −chMO
A CMOS inverter (INV1) comprising an S transistor (Q1) and an N-ch MOS transistor (Q2) and constituting the last stage before the last stage; and between the DC constant voltage source (E1) and the ground potential. P-ch MOS constructed from transistors and (Q3) N-chMOS transistor and (Q4), constituting front of the CMOS inverter (INV1) and connected in cascade to the final stage in the node N a of the output of the CMOS inverter (INV1) A CMOS inverter (INV2), a P-chMOS transistor (Q5) and an N-chMOS transistor (Q6) between the DC constant voltage source (E1) and the ground potential. is the node N B of the output of the cascade connected to the CMOS inverter (INV2) and CMOS inverters forming the last stage (INV3)
And the bipolar circuit includes an NPN-type bipolar transistor (M
1) and an NPN-type bipolar transistor (M3). The collector terminal of the NPN-type bipolar transistor (M1) is connected to the DC constant voltage source (E1). The emitter terminal of the NPN-type bipolar transistor (M1) is The base end of the NPN type bipolar transistor (M1) is connected to the output end (To) of the CMOS inverter (INV3) constituting the final stage, and the input end of the CMOS inverter (INV2) constituting the preceding stage of the final stage. wherein the nodal point N a or characterized in that connected to the input terminal of the odd stage previous stage from the last stage constitutes and said collector of the NPN bipolar transistor (M3) said DC constant voltage source (E1) The NPN-type bipolar transistor (M3) has an emitter terminal connected to a CMOS inverter (INV2) constituting a stage preceding the final stage.
Which is connected to the node N B, CMOS inverter-based end of the NPN-type bipolar transistor (M3) which constitutes a stage before the previous stage of the final stage which constitutes the output terminal (INV1)
Or an input terminal of an odd-numbered stage from the stage before the last stage to the input terminal (Ti), and the capacitive load (C0) that the output terminal (To) has between the input terminal (Ti) and the ground potential. ) To drive the load.
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