JP2863044B2 - Semiconductor storage device - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】この発明は半導体記憶装置に関
し、より詳しくは、半導体記憶装置の出力回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to an output circuit of a semiconductor memory device.
【０００２】[0002]
【従来の技術】従来、半導体記憶装置の出力回路として
は、図４に示すようなものがある。この出力回路は、出
力バッファとして電源ＶＣＣ＿ＩＯとグランドＶＳＳ＿
ＩＯとの間に接続された一対のＮチャネル型ＭＯＳトラ
ンジスタＱ１,Ｑ２を有している。このトランジスタＱ
１,Ｑ２の間の接続点は出力端子(抵抗Ｒ,インダクタン
スＬおよびキャパシタンスＣで等価的に表される負荷が
接続されるパッド)Ｄ０につながっている。2. Description of the Related Art Conventionally, there is an output circuit of a semiconductor memory device as shown in FIG. This output circuit includes a power supply VCC_IO and a ground VSS_ as output buffers.
It has a pair of N-channel MOS transistors Q1 and Q2 connected to the IO. This transistor Q
The connection point between Q1 and Q2 is connected to an output terminal (pad to which a load equivalently represented by resistance R, inductance L and capacitance C is connected) D0.
【０００３】スタンバイ状態では、ＤＯＦＦ信号がＬレ
ベル(低レベル)にあるため、否定論理積回路ＮＡＮＤ１
の出力はＨレベル(高レベル)となっている。したがっ
て、トランジスタＱ１４がオンしてトランジスタＱ１の
ゲートがグランドＶＳＳ＿ＩＯにつながり、この結果、
トランジスタＱ１はオフしている。なお、インバータＩ
Ｖ１の出力(点Ｘ)がＬレベルとなって否定論理積回路Ｎ
ＡＮＤ３の出力(点Ｙ)がＨレベルとなっている。したが
って、トランジスタＱ１２(ゲートが電源ＶＣＣ＿ＩＯ
が印加されて常にオンし、抵抗として働く)を介してト
ランジスタＱ１１がオンしている。また、否定論理積回
路ＮＡＮＤ２の出力がＨレベルにあるため、インバータ
ＩＶ２の出力がＬレベルとなってトランジスタＱ２もオ
フしている。In the standby state, since the DOFF signal is at L level (low level), the NAND circuit NAND1
Is at H level (high level). Therefore, the transistor Q14 is turned on, and the gate of the transistor Q1 is connected to the ground VSS_IO.
The transistor Q1 is off. Note that the inverter I
The output of V1 (point X) becomes L level and the NAND circuit N
The output of AND3 (point Y) is at the H level. Therefore, the transistor Q12 (the gate is connected to the power supply VCC_IO
Is applied and the transistor Q11 is turned on, and the transistor Q11 is turned on. Further, since the output of the NAND circuit NAND2 is at the H level, the output of the inverter IV2 is at the L level, and the transistor Q2 is also turned off.
【０００４】読み出し時は、ＤＯＦＦ信号がＨレベルと
なってＮＡＮＤ１,ＮＡＮＤ２が動作しうる状態とな
る。At the time of reading, the DOFF signal becomes H level, and the NAND1 and NAND2 become operable.
【０００５】ここで、出力信号ＤＡＴＡ,ＤＡＴＡ＃
のうちＤＡＴＡ側がＨレベルになったとする。この場
合、ＮＡＮＤ１の出力はＨレベルからＬレベルとなる。
まず、トランジスタＱ１４がオフしてトランジスタＱ１
のゲートがグランドＶＳＳ＿ＩＯから切り離される。次
に、インバータＩＶ１の出力(点Ｘ)が、同図(b)に示す
ように、ＬレベルからＨレベルになる。これにより、オ
ン状態にあるトランジスタＱ１１を介してキャパシタＣ
１に充電が行なわれる。続いて、２段のインバータＩＶ
３,ＩＶ４による遅延時間(比較的大きく設定されてい
る)Δだけ遅れて、否定論理積回路ＮＡＮＤ３の出力(点
Ｙ)がＬレベルになる。これにより、抵抗としてのトラ
ンジスタＱ１２を介してトランジスタＱ１１のゲートに
Ｌレベルが印加され、この結果、トランジスタＱ１１が
オフする。続いて、インバータＩＶ７の出力(点Ｚ)がＨ
レベルとなって、キャパシタＣ１に蓄積されていた電荷
を放出させる。これにより、トランジスタＱ１が活性化
されて、出力端子ＤＯに出力信号ＤＯＵＴとしてＨレベ
ルが出力される。Here, the output signals DATA, DATA #
It is assumed that the DATA side is at H level. In this case, the output of NAND1 changes from H level to L level.
First, the transistor Q14 is turned off and the transistor Q1 is turned off.
Is disconnected from the ground VSS_IO. Next, the output (point X) of the inverter IV1 changes from the L level to the H level, as shown in FIG. As a result, the capacitor C is connected via the transistor Q11 in the ON state.
1 is charged. Then, a two-stage inverter IV
3, the output (point Y) of the NAND circuit NAND3 becomes L level after a delay time Δ (set relatively large) by IV4. As a result, the L level is applied to the gate of the transistor Q11 via the transistor Q12 as a resistor, and as a result, the transistor Q11 is turned off. Subsequently, the output (point Z) of the inverter IV7 becomes H
Level, and the charge stored in the capacitor C1 is released. As a result, the transistor Q1 is activated, and the H level is output to the output terminal DO as the output signal DOUT.
【０００６】一方、出力信号ＤＡＴＡ,ＤＡＴＡ＃の
うちＤＡＴＡ＃側がＨレベルになった場合、ＮＡＮＤ２
の出力がＨレベルからＬレベルになる。この結果、イン
バータＩＶ２の出力がＨレベルになり、トランジスタＱ
２が活性化される。これにより、出力端子Ｄ０に出力信
号ＤＯＵＴとしてＬレベルが出力される。On the other hand, when the DATA # side of the output signals DATA and DATA # becomes H level, the NAND2
Changes from H level to L level. As a result, the output of the inverter IV2 becomes H level and the transistor Q2
2 is activated. As a result, the L level is output to the output terminal D0 as the output signal DOUT.
【０００７】このように、従来の半導体記憶装置は、一
対のトランジスタＱ１,Ｑ２のいずれかをオンさせるこ
とによって出力端子Ｄ０にデータを出力している。As described above, the conventional semiconductor memory device outputs data to the output terminal D0 by turning on one of the pair of transistors Q1 and Q2.
【０００８】[0008]
【発明が解決しようとする課題】ところで、上記出力バ
ッファを構成するトランジスタＱ１,Ｑ２の能力(トラン
ジスタサイズ)は、出力端子Ｄ０に接続される負荷と電
流の最大値から決まる電圧を出力できるように、他のト
ランジスタよりも大きく設定される。このため、上記従
来の半導体記憶装置では、上記トランジスタＱ１または
Ｑ２を活性化した時、消費電流のピーク値(以下、「ピー
ク電流」という。)が大きく、電源ＶＣＣ＿ＩＯのライン
にノイズ(以下、「電源ノイズ」という。)が乗るという問
題がある(なお、この出力回路の電源ＶＣＣ＿ＩＯを他
の部分の電源ＶＣＣと分けて別ラインとしている理由
は、上記電源ノイズが他の部分に回り込むのをできるだ
け避けるためである。)。The capacity (transistor size) of the transistors Q1 and Q2 constituting the output buffer is determined so that a voltage determined by the load connected to the output terminal D0 and the maximum value of the current can be output. , Are set larger than other transistors. For this reason, in the conventional semiconductor memory device, when the transistor Q1 or Q2 is activated, the peak value of the consumption current (hereinafter, referred to as “peak current”) is large, and noise (hereinafter, referred to as “peak current”) is present in the line of the power supply VCC_IO. There is a problem in that the power supply VCC_IO of this output circuit is separated from the power supply VCC of the other part and is on a separate line because the power supply noise is prevented from flowing to other parts as much as possible. This is to avoid.)
【０００９】そこで、この発明の目的は、出力バッファ
の動作に伴うピーク電流を緩和して電源ノイズを低減で
きる半導体記憶装置を提供することにある。SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor memory device capable of reducing a power supply noise by alleviating a peak current accompanying an operation of an output buffer.
【００１０】[0010]
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の半導体記憶装置は、電源とグラン
ドとの間に直列接続された第１のトランジスタと第２の
トランジスタとからなる出力バッファと、読み出しデー
タに応じて上記各トランジスタにゲート電圧を印加して
上記各トランジスタのオン,オフを制御する駆動回路を
有して、上記第１のトランジスタと第２のトランジスタ
との間の接続点につながる出力端子に所定の電圧を出力
するようにした半導体記憶装置において、上記電源側の
第１のトランジスタ及び上記グランド側の第２のトラン
ジスタはそれぞれ並列に接続された複数のトランジスタ
からなり、上記駆動回路は、上記読み出しデータが入力
された後、上記第１のトランジスタまたは第２のトラン
ジスタを構成する複数のトランジスタを順次オンさせる
遅延手段を有し、上記第１のトランジスタを構成する複
数のトランジスタを順次オンさせるとき、ゲート電圧を
電源電圧からこの電源電圧よりも高いブースト電圧に段
階的に切り替えて印加する一方、上記第２のトランジス
タを構成する複数のトランジスタを順次オンさせると
き、ゲート電圧を電源電圧に設定したまま印加すること
を特徴としている。To achieve the above object, a semiconductor memory device according to the present invention comprises a first transistor and a second transistor connected in series between a power supply and a ground. An output buffer; and a drive circuit that controls on / off of each of the transistors by applying a gate voltage to each of the transistors in accordance with read data, so that a drive circuit between the first and second transistors is provided. In a semiconductor memory device configured to output a predetermined voltage to an output terminal connected to a connection point, the power-supply-side first transistor and the ground-side second transistor each include a plurality of transistors connected in parallel. The drive circuit may include a plurality of transistors constituting the first transistor or the second transistor after the read data is input. And a delay means for sequentially turning on the transistors, and when sequentially turning on a plurality of transistors constituting the first transistor, the gate voltage is applied by switching stepwise from a power supply voltage to a boost voltage higher than the power supply voltage. On the other hand, when sequentially turning on a plurality of transistors constituting the second transistor, a gate voltage is applied while being set to a power supply voltage.
【００１１】[0011]
【作用】請求項１の半導体記憶装置では、読み出しデー
タが入力された後、Ｈレベルの出力電圧を出力する場合
は、遅延手段によって、第１のトランジスタを構成する
複数のトランジスタが順次段階的にオンされる。同様
に、Ｌレベルの出力電圧を出力する場合は、遅延手段に
よって、第２のトランジスタを構成する複数のトランジ
スタが順次段階的にオンされる。いずれの場合も、全体
に対して能力が小さいトランジスタが段階的にオンする
ので、負荷に対する電圧を確保しつつ、ピーク電流が緩
和される。この結果、従来に比して電源ノイズが低減さ
れる。しかも、上記第１のトランジスタを構成する複数
のトランジスタを順次オンさせるとき、ゲート電圧を電
源電圧からこの電源電圧よりも高いブースト電圧に段階
的に切り替えて印加するので、最初は電源から出力端子
に供給される電流（ピーク電流）を比較的小さく抑える
とともに、最終的に出力端子にフル電圧（電源電圧）レ
ベルを供給できる。なお、第１のトランジスタのゲート
電圧としてブースト電圧を供給しておかなければ、第１
のトランジスタにおける電圧降下のせいで、出力端子に
フル電圧レベルを供給することはできない。一方、上記
第２のトランジスタを構成する複数のトランジスタを順
次オンさせるとき、ゲート電圧を電源電圧に設定したま
ま印加するので、無用にピーク電流を増大させることが
ない。In the semiconductor memory device according to the first aspect, when an output voltage of H level is output after the read data is input, the plurality of transistors forming the first transistor are sequentially and stepwise arranged by the delay means. Turned on. Similarly, when outputting an L-level output voltage, a plurality of transistors constituting the second transistor are sequentially turned on stepwise by the delay means. In any case, since the transistor having the smaller capacity is turned on stepwise with respect to the whole, the peak current is reduced while the voltage to the load is secured. As a result, power supply noise is reduced as compared with the related art. In addition, when sequentially turning on a plurality of transistors constituting the first transistor, the gate voltage is switched stepwise from the power supply voltage to a boost voltage higher than the power supply voltage, so that the gate voltage is first applied from the power supply to the output terminal. The supplied current (peak current) can be kept relatively small, and a full voltage (power supply voltage) level can be finally supplied to the output terminal. Note that if the boost voltage is not supplied as the gate voltage of the first transistor, the first
Cannot provide a full voltage level to the output terminal. On the other hand, when sequentially turning on a plurality of transistors constituting the second transistor, the gate voltage is applied while being set to the power supply voltage, so that the peak current does not needlessly increase.
【００１２】[0012]
【実施例】以下、この発明の半導体記憶装置を実施例に
より詳細に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The semiconductor memory device according to the present invention will be described in detail below with reference to embodiments.
【００１３】図１は一実施例の半導体記憶装置の出力回
路を示している。なお、簡単のため、図４に示した従来
のものと同一の構成部品は同一符号で表している。図１
中に示すように、この半導体記憶装置の出力回路は、出
力バッファとして、電源ＶＣＣ＿ＩＯとグランドＶＳＳ
＿ＩＯとの間に接続された第１のトランジスタＱ１と第
２のトランジスタＱ２を有している。第１のトランジス
タＱ１,第２のトランジスタＱ２はそれぞれ並列に接続
された複数のトランジスタＱ１′,Ｑ２′,Ｑ３′;Ｑ
４′,Ｑ５′,Ｑ６′に分割されている(したがって、個
々のトランジスタＱ１′,Ｑ２′,Ｑ３′,Ｑ４′,Ｑ
５′,Ｑ６′は小さくなっている。)。第１のトランジス
タＱ１と第２のトランジスタＱ２との間の接続点は出力
端子(抵抗Ｒ,インダクタンスＬおよびキャパシタンスＣ
で等価的に表される負荷が接続されるパッド)Ｄ０につ
ながっている。FIG. 1 shows an output circuit of a semiconductor memory device according to one embodiment. For the sake of simplicity, the same components as those of the related art shown in FIG. 4 are denoted by the same reference numerals. FIG.
As shown in the figure, the output circuit of this semiconductor memory device includes a power supply VCC_IO and a ground VSS as output buffers.
_IO and a first transistor Q1 and a second transistor Q2 connected between the first transistor Q1 and the second transistor Q2. The first transistor Q1 and the second transistor Q2 each include a plurality of transistors Q1 ', Q2', Q3 '; Q
4 ', Q5', Q6 '(therefore, individual transistors Q1', Q2 ', Q3', Q4 ', Q
5 'and Q6' are smaller. ). The connection point between the first transistor Q1 and the second transistor Q2 is an output terminal (resistance R, inductance L and capacitance C).
The pad is connected to a pad) D0 to which a load equivalently represented by.
【００１４】また、この半導体記憶装置の出力回路は、
遅延手段として遅延回路１,遅延回路２を有している。
遅延回路１の出力端子Ｃ,Ｄ,Ｅは、それぞれ第１のトラ
ンジスタＱ１を構成する各トランジスタＱ３′,Ｑ１′,
Ｑ２′のゲートにつながっている(トランジスタＱ３′
のゲートにはキャパシタＣ１を介してつながってい
る。)。同様に、遅延回路２の出力端子Ｃ,Ｄ,Ｅは、そ
れぞれ第２のトランジスタＱ２を構成する各トランジス
タＱ６′,Ｑ４′,Ｑ５′のゲートにつながっている。こ
の結果、各トランジスタＱ３′,Ｑ１′,Ｑ２′;Ｑ６′,
Ｑ４′,Ｑ５′は、遅延回路１,遅延回路２の出力によっ
てオン,オフ制御されるようになっている。The output circuit of the semiconductor memory device is
It has a delay circuit 1 and a delay circuit 2 as delay means.
The output terminals C, D, and E of the delay circuit 1 are connected to the transistors Q3 ', Q1',
Connected to the gate of Q2 '(transistor Q3'
Are connected via a capacitor C1. ). Similarly, the output terminals C, D and E of the delay circuit 2 are connected to the gates of the transistors Q6 ', Q4' and Q5 'constituting the second transistor Q2, respectively. As a result, each transistor Q3 ', Q1', Q2 ';Q6',
Q4 'and Q5' are turned on and off by outputs of the delay circuits 1 and 2.
【００１５】上記遅延回路１(遅延回路２も同様)は、図
２(a)に例示するように、入力端子Ａと出力端子Ｄとの
間に直列接続されたインバータＩＶ１１,…,ＩＶ１５
と、フリップフロップ(端子Ａ,Ｂを入力とし、端子Ｄを
出力とする)を構成する否定論理積回路ＮＡＮＤ１１,Ｎ
ＡＮＤ１２と、上記フリップフロップの出力側と出力端
子Ｅとの間に直列接続されたインバータＩＶ１６,ＩＶ
１７とで構成されている。同図(b)に示すように、入力
端子ＢにＨレベル(ＤＯＦＦ信号)が印加された状態で、
入力端子ＡがＬレベルになると、まず上記フリップフロ
ップの動作によって出力端子ＤがＨレベルに立ち上が
る。続いて、インバータＩＶ１６,ＩＶ１７の動作時間
だけ遅れて、出力端子ＥがＨレベルに立ち上がる。最後
に、上記入力端子ＡがＬレベルになった時からインバー
タＩＶ１１,…,ＩＶ１５の動作時間だけ遅れて、出力端
子ＣがＨレベルに立ち上がる。As shown in FIG. 2A, the delay circuit 1 (similarly to the delay circuit 2) includes inverters IV11,..., IV15 connected in series between an input terminal A and an output terminal D.
And NAND circuits NAND11, N configuring flip-flops (inputting terminals A and B and outputting terminal D)
AND12 and inverters IV16 and IV connected in series between the output side of the flip-flop and the output terminal E.
17. As shown in FIG. 3B, when an H level (DOFF signal) is applied to the input terminal B,
When the input terminal A goes low, the output terminal D first goes high due to the operation of the flip-flop. Subsequently, the output terminal E rises to the H level with a delay of the operation time of the inverters IV16 and IV17. Finally, the output terminal C rises to the H level with a delay of the operation time of the inverters IV11,..., IV15 from when the input terminal A goes to the L level.
【００１６】この半導体記憶装置の出力回路は次のよう
に動作する。The output circuit of the semiconductor memory device operates as follows.
【００１７】(１)スタンバイ状態では、図１に示すＤＯ
ＦＦ信号がＬレベルにあるため、否定論理積回路ＮＡＮ
Ｄ１の出力はＨレベルとなっている。したがって、トラ
ンジスタＱ１４がオンしてトランジスタＱ３′のゲート
がグランドＶＳＳ＿ＩＯにつながり、この結果、トラン
ジスタＱ３′はオフしている。また、遅延回路１の入力
端子Ａは、インバータＩＶ１の出力(点Ｘ)がＬレベル、
否定論理積回路ＮＡＮＤ３の出力(点Ｙ)がＨレベルにあ
ることからＨレベルにある。また、遅延回路１の入力端
子ＢはＬレベル(ＤＯＦＦ信号)にある。この結果、遅延
回路１の出力端子Ｄ,Ｅ(出力端子Ｃも)はそれぞれＬレ
ベルにあり、したがって、トランジスタＱ１′,Ｑ２′
はオフしている。また、点ＹがＨレベルになっているた
め、トランジスタＱ１２(ゲートに電源ＶＣＣ＿ＩＯが
印加されて常にオンし、抵抗として働く)を介してトラ
ンジスタＱ１１がオンしている。(1) In the standby state, DO shown in FIG.
Since the FF signal is at the L level, the NAND circuit NAN
The output of D1 is at H level. Therefore, the transistor Q14 is turned on, the gate of the transistor Q3 'is connected to the ground VSS_IO, and as a result, the transistor Q3' is off. The input terminal A of the delay circuit 1 is connected to the output (point X) of the inverter IV1 at L level.
Since the output (point Y) of the NAND circuit NAND3 is at H level, it is at H level. The input terminal B of the delay circuit 1 is at the L level (DOFF signal). As a result, the output terminals D and E (and the output terminal C) of the delay circuit 1 are each at the L level, so that the transistors Q1 'and Q2'
Is off. Further, since the point Y is at the H level, the transistor Q11 is turned on via the transistor Q12 (the power supply VCC_IO is applied to the gate and the transistor is always turned on and works as a resistor).
【００１８】また、否定論理積回路ＮＡＮＤ２の出力が
Ｈレベルにあることから、インバータＩＶ２の出力はＬ
レベル、インバータＩＶ７の出力はＨレベルにある。こ
の結果、遅延回路１と同様に、遅延回路２の出力端子
Ｃ,Ｄ,ＥはＬレベルとなっている。したがって、トラン
ジスタＱ１′,Ｑ２′,Ｑ３′と同様に、トランジスタＱ
６′,Ｑ４′,Ｑ５′はオフしている。Since the output of NAND circuit NAND2 is at H level, the output of inverter IV2 is at L level.
Level, the output of inverter IV7 is at H level. As a result, similarly to the delay circuit 1, the output terminals C, D, and E of the delay circuit 2 are at the L level. Therefore, like transistors Q1 ', Q2', Q3 ', transistors Q1', Q2 ', Q3'
6 ', Q4', Q5 'are off.
【００１９】(２)読み出し時は、ＤＯＦＦ信号がＨレベ
ルとなってＮＡＮＤ１,ＮＡＮＤ２が動作しうる状態と
なる。(2) At the time of reading, the DOFF signal goes to the H level, and the NAND1 and NAND2 become operable.
【００２０】ここで、出力信号ＤＡＴＡ,ＤＡＴＡ＃
のうちＤＡＴＡ側がＨレベルになったとする。この場
合、ＮＡＮＤ１の出力はＨレベルからＬレベルとなる。
まず、トランジスタＱ１４がオフしてトランジスタＱ
３′のゲートがグランドＶＳＳ＿ＩＯから切り離され
る。次に、インバータＩＶ１の出力(点Ｘ)がＬレベルか
らＨレベルになる。これにより、オン状態にあるトラン
ジスタＱ１１を介してキャパシタＣ１に充電が行なわれ
る。したがって、トランジスタＱ３′のゲートにＨレベ
ル（電源電圧ＶＣＣ＿ＩＯに等しい）が印加されて、ま
ずトランジスタＱ３′がオンする。続いて、２段のイン
バータＩＶ３,ＩＶ４による遅延時間(比較的大きく設定
されている)Δだけ遅れて、否定論理積回路ＮＡＮＤ３
の出力(点Ｙ)がＬレベルになる。これにより、抵抗とし
てのトランジスタＱ１２を介してトランジスタＱ１１の
ゲートにＬレベルが印加され、この結果、トランジスタ
Ｑ１１がオフする。なお、点Ｙの電位変化は、キャパシ
タとして働くＰチャネル型ＭＯＳトランジスタＱ１３に
よって緩和される。次に、点Ｙとともに遅延回路１の入
力端子ＡがＬレベルになることにより、図２(b)に示し
たように、遅延回路１の出力端子Ｄ,Ｅ,Ｃが順次Ｈレベ
ルに立ち上がる。すなわち、トランジスタＱ１′,Ｑ
２′のゲートに順次電源電圧ＶＣＣ＿ＩＯが印加され、
続いてトランジスタＱ３′のゲート電圧がキャパシタＣ
１を介して電源電圧ＶＣＣ＿ＩＯからその約２倍のブー
スト電圧に昇圧される。この結果、最初にオンしたトラ
ンジスタＱ３′に続いて、トランジスタＱ１′,Ｑ２′
順次オンし、最後にトランジスタＱ３′がより強くオン
する（より低抵抗になる）。このように、複数のトラン
ジスタＱ３′,Ｑ１′,Ｑ２′が順次段階的にオンし、最
後にトランジスタＱ３′がより強くオンして、出力端子
Ｄ０に出力信号ＤＯＵＴとしてＨレベルが出力される。Here, the output signals DATA, DATA #
It is assumed that the DATA side is at H level. In this case, the output of NAND1 changes from H level to L level.
First, the transistor Q14 is turned off and the transistor Q14 is turned off.
The 3 'gate is disconnected from ground VSS_IO. Next, the output (point X) of the inverter IV1 changes from L level to H level. As a result, the capacitor C1 is charged via the transistor Q11 in the ON state. Therefore, an H level (equal to the power supply voltage VCC_IO) is applied to the gate of the transistor Q3 ', and the transistor Q3' is turned on first. Subsequently, the NAND circuit NAND3 is delayed by a delay time Δ (set relatively large) Δ by the two-stage inverters IV3 and IV4.
Output (point Y) becomes L level. As a result, the L level is applied to the gate of the transistor Q11 via the transistor Q12 as a resistor, and as a result, the transistor Q11 is turned off. The potential change at the point Y is mitigated by the P-channel MOS transistor Q13 acting as a capacitor. Next, when the input terminal A of the delay circuit 1 goes low at the point Y, the output terminals D, E, and C of the delay circuit 1 sequentially rise to the high level as shown in FIG. That is, the transistors Q1 ', Q
The power supply voltage VCC_IO is sequentially applied to the gate of 2 ′,
Subsequently, the gate voltage of the transistor Q3 'is
1, the power supply voltage VCC_IO is boosted to a boost voltage approximately twice as high as that of the power supply voltage VCC_IO. As a result, following the transistor Q3 'which is turned on first, the transistors Q1' and Q2 '
The transistors Q3 'are sequentially turned on, and finally, the transistor Q3' is turned on more strongly (has a lower resistance). As described above, the plurality of transistors Q3 ', Q1', Q2 'are sequentially turned on step by step, and finally, the transistor Q3' is turned on more strongly, and an H level is output to the output terminal D0 as the output signal DOUT.
【００２１】一方、出力信号ＤＡＴＡ,ＤＡＴＡ＃の
うちＤＡＴＡ＃側がＨレベルになった場合、ＮＡＮＤ２
の出力がＨレベルからＬレベルに遷移して、インバータ
ＩＶ２の出力がＨレベル、インバータＩＶ７の出力がＬ
レベルになる。これにより、遅延回路２の入力端子Ａが
ＨレベルからＬレベルに遷移して、遅延回路２の出力端
子Ｄ,Ｅ,Ｃが順次Ｈレベルに立ち上がる。すなわち、ト
ランジスタＱ４′,Ｑ５′,Ｑ６′のゲートに順次電源電
圧ＶＣＣ＿ＩＯが印加される。この結果、複数のトラン
ジスタＱ４′,Ｑ５′,Ｑ６′が順次段階的にオンして、
出力端子Ｄ０に出力信号ＤＯＵＴとしてＬレベルが出力
される。On the other hand, when the DATA # side of the output signals DATA and DATA # becomes H level, the NAND2
Changes from H level to L level, the output of inverter IV2 is H level, and the output of inverter IV7 is L level.
Become a level. As a result, the input terminal A of the delay circuit 2 changes from the H level to the L level, and the output terminals D, E, and C of the delay circuit 2 sequentially rise to the H level. That is, the power supply voltage VCC_IO is sequentially applied to the gates of the transistors Q4 ', Q5', Q6 '. As a result, the plurality of transistors Q4 ', Q5', Q6 'are sequentially turned on in a stepwise manner,
The L level is output to the output terminal D0 as the output signal DOUT.
【００２２】このように、上記,いずれの場合も、
全体に対して能力が小さいトランジスタＱ３′,Ｑ１′,
Ｑ２′またはＱ４′,Ｑ５′,Ｑ６′が段階的にオンす
る。したがって、負荷に対する出力電圧を確保しつつ、
ピーク電流を緩和することができる。この結果、従来に
比して電源ノイズを低減することができる。しかも、上
記第１のトランジスタＱ１を構成する複数のトランジス
タを順次オンさせるとき、最初にオンしたトランジスタ
Ｑ３′が最後により強くオンするので、最初は電源ＶＣ
Ｃ＿ＩＯから出力端子Ｄ０に供給される電流（ピーク電
流）を比較的小さく抑えるとともに、最終的に出力端子
Ｄ０にフル電圧（電源電圧）レベルを供給できる。一
方、上記第２のトランジスタＱ２を構成する複数のトラ
ンジスタを順次オンさせるとき、ゲート電圧を電源電圧
に設定したままとするので、無用にピーク電流を増大さ
せることがない。Thus, in any of the above cases,
The transistors Q3 ', Q1',
Q2 'or Q4', Q5 ', Q6' are turned on stepwise. Therefore, while securing the output voltage to the load,
The peak current can be reduced. As a result, power supply noise can be reduced as compared with the related art. Moreover, when sequentially turning on a plurality of transistors constituting the first transistor Q1, the transistor Q3 'which has been turned on first turns on more strongly, so that the power supply VC
The current (peak current) supplied from the C_IO to the output terminal D0 can be kept relatively small, and a full voltage (power supply voltage) level can be finally supplied to the output terminal D0. On the other hand, when the plurality of transistors constituting the second transistor Q2 are sequentially turned on, the gate voltage is kept at the power supply voltage, so that the peak current is not increased unnecessarily.
【００２３】この発明の出力回路と図４に示した従来の
出力回路の動作を、出力端子Ｄ０にＨレベルを出力する
場合で比較すると、図３に示すような結果が得られた。
ピーク電流は、同図(a)に示すように、この発明(ＩＣＣ
＿ＮＥＷ)では４０mＡであり、従来(ＩＣＣ＿ＯＬＤ)の
８０mＡに比して半減させることができた。また、電源
ノイズは、同図(b)に示すように、この発明(ＶＣＣ＿Ｎ
ＥＷ)では０.６Ｖであり、従来(ＶＣＣ＿ＯＬＤ)の１.
３Ｖに比して半分以下に抑えることができた。出力波形
は、この発明(ＯＵＴ＿ＮＥＷ)では従来(ＯＵＴ＿ＯＬ
Ｄ)よりも立ち上がりが緩和されている。出力判定レベ
ル２.４Ｖに達する時間で比較すると、１nsecの遅延と
なっている。When the operation of the output circuit of the present invention is compared with the operation of the conventional output circuit shown in FIG. 4 in the case where the H level is output to the output terminal D0, the result shown in FIG. 3 is obtained.
As shown in FIG. 2A, the peak current is equal to that of the present invention (ICC).
_NEW) was 40 mA, which was half that of the conventional (ICC_OLD) 80 mA. Further, as shown in FIG. 3 (b), the power supply noise is equal to that of the present invention (VCC_N
EW) is 0.6V, which is 1.V of the conventional (VCC_OLD).
It was able to be suppressed to less than half compared with 3V. In the present invention (OUT_NEW), the output waveform is the same as the conventional output waveform (OUT_OL).
The rise is more moderate than in D). When compared with the time required to reach the output determination level of 2.4 V, the delay is 1 nsec.
【００２４】[0024]
【発明の効果】以上より明らかなように、請求項１の半
導体記憶装置は、出力バッファを構成する第１のトラン
ジスタ,第２のトランジスタをそれぞれ並列に接続され
た複数のトランジスタで構成した上、読み出しデータが
入力された後、上記第１のトランジスタまたは第２のト
ランジスタを構成する複数のトランジスタを順次オンさ
せる遅延手段を有しているので、負荷に対する出力電圧
を確保しつつ、ピーク電流を緩和することができる。こ
の結果、従来に比して電源ノイズを低減することができ
る。しかも、上記第１のトランジスタを構成する複数の
トランジスタを順次オンさせるとき、ゲート電圧を電源
電圧からこの電源電圧よりも高いブースト電圧に段階的
に切り替えて印加するので、最初は電源から出力端子に
供給される電流（ピーク電流）を比較的小さく抑えると
ともに、最終的に出力端子にフル電圧（電源電圧）レベ
ルを供給できる。一方、上記第２のトランジスタを構成
する複数のトランジスタを順次オンさせるとき、ゲート
電圧を電源電圧に設定したまま印加するので、無用にピ
ーク電流を増大させることがない。As is apparent from the above description, the semiconductor memory device according to the first aspect of the present invention comprises a first transistor and a second transistor which constitute an output buffer each comprising a plurality of transistors connected in parallel. Since the delay means for sequentially turning on the plurality of transistors constituting the first transistor or the second transistor after the read data is input is provided, the peak current is reduced while the output voltage to the load is secured. can do. As a result, power supply noise can be reduced as compared with the related art. In addition, when sequentially turning on a plurality of transistors constituting the first transistor, the gate voltage is switched stepwise from the power supply voltage to a boost voltage higher than the power supply voltage, so that the gate voltage is first applied from the power supply to the output terminal. The supplied current (peak current) can be kept relatively small, and a full voltage (power supply voltage) level can be finally supplied to the output terminal. On the other hand, when sequentially turning on a plurality of transistors constituting the second transistor, the gate voltage is applied while being set to the power supply voltage, so that the peak current does not needlessly increase.
【図１】 この発明の一実施例の半導体記憶装置の出力
回路を示す図である。FIG. 1 is a diagram showing an output circuit of a semiconductor memory device according to one embodiment of the present invention.
【図２】 上記半導体記憶装置の出力回路に含まれる遅
延回路およびその動作タイミングを示す図である。FIG. 2 is a diagram showing a delay circuit included in an output circuit of the semiconductor memory device and an operation timing thereof.
【図３】 上記半導体記憶装置の出力波形を示す図であ
る。FIG. 3 is a diagram showing an output waveform of the semiconductor memory device.
【図４】 従来の半導体記憶装置の出力回路を示す図で
ある。FIG. 4 is a diagram showing an output circuit of a conventional semiconductor memory device.
１,２ 遅延回路 Ｄ０ 出力端子 Ｑ１ 第１のトランジスタ Ｑ２ 第２のトランジスタ Ｑ１′,Ｑ２′,Ｑ３′,Ｑ４′,Ｑ５′,Ｑ６′ トラン
ジスタ1,2 delay circuit D0 output terminal Q1 first transistor Q2 second transistor Q1 ', Q2', Q3 ', Q4', Q5 ', Q6' transistor
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 17/16 G11C 7/00 311──────────────────────────────────────────────────続 き Continued on front page (58) Field surveyed (Int.Cl. 6 , DB name) H03K 17/16 G11C 7/00 311
Claims (1)
第１のトランジスタと第２のトランジスタとからなる出
力バッファと、読み出しデータに応じて上記各トランジ
スタにゲート電圧を印加して上記各トランジスタのオ
ン,オフを制御する駆動回路を有して、上記第１のトラ
ンジスタと第２のトランジスタとの間の接続点につなが
る出力端子に所定の電圧を出力するようにした半導体記
憶装置において、 上記電源側の第１のトランジスタ及び上記グランド側の
第２のトランジスタはそれぞれ並列に接続された複数の
トランジスタからなり、 上記駆動回路は、上記読み出しデータが入力された後、
上記第１のトランジスタまたは第２のトランジスタを構
成する複数のトランジスタを順次オンさせる遅延手段を
有し、上記第１のトランジスタを構成する複数のトラン
ジスタを順次オンさせるとき、ゲート電圧を電源電圧か
らこの電源電圧よりも高いブースト電圧に段階的に切り
替えて印加する一方、上記第２のトランジスタを構成す
る複数のトランジスタを順次オンさせるとき、ゲート電
圧を電源電圧に設定したまま印加することを特徴とする
半導体記憶装置。An output buffer including a first transistor and a second transistor connected in series between a power supply and a ground; and a gate voltage applied to each of the transistors in accordance with read data. A semiconductor memory device having a drive circuit for controlling on and off of the semiconductor memory device and outputting a predetermined voltage to an output terminal connected to a connection point between the first transistor and the second transistor; The first transistor on the power supply side and the second transistor on the ground side each include a plurality of transistors connected in parallel, and the drive circuit, after the read data is input,
Delay means for sequentially turning on a plurality of transistors constituting the first transistor or the second transistor; and when sequentially turning on a plurality of transistors constituting the first transistor, a gate voltage is changed from a power supply voltage to this value. The method is characterized in that when a plurality of transistors constituting the second transistor are sequentially turned on, the gate voltage is applied while being set to the power supply voltage, while the boost voltage is switched stepwise and applied to a boost voltage higher than the power supply voltage. Semiconductor storage device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4240391A JP2863044B2 (en) | 1992-09-09 | 1992-09-09 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4240391A JP2863044B2 (en) | 1992-09-09 | 1992-09-09 | Semiconductor storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0690152A JPH0690152A (en) | 1994-03-29 |
| JP2863044B2 true JP2863044B2 (en) | 1999-03-03 |
Family
ID=17058787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4240391A Expired - Lifetime JP2863044B2 (en) | 1992-09-09 | 1992-09-09 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2863044B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100346948B1 (en) * | 1999-06-28 | 2002-07-31 | 주식회사 하이닉스반도체 | CMOS output buffer |
-
1992
- 1992-09-09 JP JP4240391A patent/JP2863044B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0690152A (en) | 1994-03-29 |
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