JP2862723B2 - ディジタル信号処理装置 - Google Patents
ディジタル信号処理装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、ディジタルフィルタ演
算処理等が効率よく行えるディジタル信号処理装置に関
するものである。
算処理等が効率よく行えるディジタル信号処理装置に関
するものである。
【０００２】
【従来の技術】図２は、従来のディジタル信号処理装置
の一構成例を示すブロック図である。このディジタル信
号処理装置は、データの伝送を行うデータバス（ＢＵ
Ｓ）１、該データバス１上の第１のデータを格納するた
めの第１のデータメモリ（あるいは第１のメモリ手段）
である例えばランダム・アクセス・メモリ（以下、ＲＡ
Ｍという）２、フィルタ係数等の第２のデータを格納す
る第２のデータメモリ（あるいは第２のメモリ手段）で
ある例えばリード・オンリ・メモリ（以下、ＲＯＭとい
う）３、レジスタイネーブル信号ＷＲＥＮによって該デ
ータバス１上のデータを退避する退避レジスタ（ＷＲ）
４、及び制御線から供給されるプリチャージ信号ＰＣに
よって該データバス１をプリチャージするプリチャージ
回路５を有している。ＲＡＭ２の入力側はデータバス１
に接続され、その出力側がバスドライバ６を介して該デ
ータバス１に接続されている。退避レジスタ４の入力側
はデータバス１に接続され、その出力側がバスドライバ
７を介して該データバス１に接続されている。
の一構成例を示すブロック図である。このディジタル信
号処理装置は、データの伝送を行うデータバス（ＢＵ
Ｓ）１、該データバス１上の第１のデータを格納するた
めの第１のデータメモリ（あるいは第１のメモリ手段）
である例えばランダム・アクセス・メモリ（以下、ＲＡ
Ｍという）２、フィルタ係数等の第２のデータを格納す
る第２のデータメモリ（あるいは第２のメモリ手段）で
ある例えばリード・オンリ・メモリ（以下、ＲＯＭとい
う）３、レジスタイネーブル信号ＷＲＥＮによって該デ
ータバス１上のデータを退避する退避レジスタ（ＷＲ）
４、及び制御線から供給されるプリチャージ信号ＰＣに
よって該データバス１をプリチャージするプリチャージ
回路５を有している。ＲＡＭ２の入力側はデータバス１
に接続され、その出力側がバスドライバ６を介して該デ
ータバス１に接続されている。退避レジスタ４の入力側
はデータバス１に接続され、その出力側がバスドライバ
７を介して該データバス１に接続されている。
【０００３】また、データバス１にはＭＬレジスタ８及
びＬＬレジスタ９の入力側が接続され、それらの出力側
がセレクタ１０を介してＫＬレジスタ１１の入力側に接
続されている。ＲＯＭ３の出力側はＮＬレジスタ１２の
入力側に接続されている。ＫＬレジスタ１１及びＮＬレ
ジスタ１２の出力側には、それらの内容を乗算する乗算
手段としての機能を有する乗算器１３の入力側が接続さ
れている。乗算器１３の出力側には、加算手段である加
算器１４の入力側が接続され、その出力側がアキュムレ
ータ（ＡＣＣ）１５の入力側に接続されている。アキュ
ムレータ１５の出力側は、加算器１４の入力側にフィー
ドバック接続されると共に、バスドライバ１６を介して
データバス１に接続されている。これらのＫＬレジスタ
１１、ＮＬレジスタ１２、乗算器１３、加算器１４及び
アキュムレータ１５等により、演算回路が構成されてい
る。
びＬＬレジスタ９の入力側が接続され、それらの出力側
がセレクタ１０を介してＫＬレジスタ１１の入力側に接
続されている。ＲＯＭ３の出力側はＮＬレジスタ１２の
入力側に接続されている。ＫＬレジスタ１１及びＮＬレ
ジスタ１２の出力側には、それらの内容を乗算する乗算
手段としての機能を有する乗算器１３の入力側が接続さ
れている。乗算器１３の出力側には、加算手段である加
算器１４の入力側が接続され、その出力側がアキュムレ
ータ（ＡＣＣ）１５の入力側に接続されている。アキュ
ムレータ１５の出力側は、加算器１４の入力側にフィー
ドバック接続されると共に、バスドライバ１６を介して
データバス１に接続されている。これらのＫＬレジスタ
１１、ＮＬレジスタ１２、乗算器１３、加算器１４及び
アキュムレータ１５等により、演算回路が構成されてい
る。
【０００４】この種のディジタル信号処理装置では、デ
ータバス１上のデータがＭＬレジスタ８またはＬＬレジ
スタ９にラッチされ、それらの内容の一方がセレクタ１
０で選択されてＫＬレジスタ１１にラッチされる。ＲＯ
Ｍ３内のデータはＮＬレジスタ１２にラッチされる。Ｋ
Ｌレジスタ１１の内容とＮＬレジスタ１２の内容とは、
乗算器１３で乗算され、その乗算結果が加算器１４を通
してアキュムレータ１５に格納される。加算器１４で
は、乗算器１３の乗算結果とアキュムレータ１５の内容
とを加算し、その加算結果をアキュムレータ１５に格納
する。アキュムレータ１５の内容は、バスドライバ１６
を介してデータバス１へ出力される。
ータバス１上のデータがＭＬレジスタ８またはＬＬレジ
スタ９にラッチされ、それらの内容の一方がセレクタ１
０で選択されてＫＬレジスタ１１にラッチされる。ＲＯ
Ｍ３内のデータはＮＬレジスタ１２にラッチされる。Ｋ
Ｌレジスタ１１の内容とＮＬレジスタ１２の内容とは、
乗算器１３で乗算され、その乗算結果が加算器１４を通
してアキュムレータ１５に格納される。加算器１４で
は、乗算器１３の乗算結果とアキュムレータ１５の内容
とを加算し、その加算結果をアキュムレータ１５に格納
する。アキュムレータ１５の内容は、バスドライバ１６
を介してデータバス１へ出力される。
【０００５】データバス１は、アキュムレータ１５の出
力をバスドライバ１６を介してＭＬレジスタ８、ＬＬレ
ジスタ９及びＲＡＭ２あるいは退避レジスタ４へ転送し
たり、該ＲＡＭ２の出力を退避レジスタ４、ＭＬレジス
タ８及びＬＬレジスタ９へ転送したり、さらに退避レジ
スタ４の出力を該ＲＡＭ２、ＭＬレジスタ８及びＬＬレ
ジスタ９へ転送するために使われる。このデータバス１
は、プリチャージ信号ＰＣに基づき、各命令サイクル毎
に毎回、プリチャージ回路５によってプリチャージされ
る。
力をバスドライバ１６を介してＭＬレジスタ８、ＬＬレ
ジスタ９及びＲＡＭ２あるいは退避レジスタ４へ転送し
たり、該ＲＡＭ２の出力を退避レジスタ４、ＭＬレジス
タ８及びＬＬレジスタ９へ転送したり、さらに退避レジ
スタ４の出力を該ＲＡＭ２、ＭＬレジスタ８及びＬＬレ
ジスタ９へ転送するために使われる。このデータバス１
は、プリチャージ信号ＰＣに基づき、各命令サイクル毎
に毎回、プリチャージ回路５によってプリチャージされ
る。
【０００６】次に、図２のディジタル信号処理装置を用
いた２次の無限インパルス応答フィルタ（以下、ＩＩＲ
フィルタという）の実現方法について説明する。図３
は、２次のＩＩＲフィルタの構成例を示す機能ブロック
図である。２次のＩＩＲフィルタは、線形ディジタルフ
ィルタにおいてインパルス応答が無限に縦続するフィル
タである。このＩＩＲフィルタでは、データバス１から
の入力データＩＮを順次加算していく加算手段２０〜２
３を有し、その最終段の加算手段２３から出力データＯ
ＵＴが出力される。加算手段２０〜２３は、図２の加算
器１４で実行される。加算手段２１の出力側には、図２
のＲＡＭ２によって実現される遅延手段２４，２５が接
続されている。遅延手段２４，２５の出力側は、乗算手
段２６〜２９を介して加算手段２０〜２３の入力側に接
続されている。乗算手段２６〜２９は、遅延手段２４，
２５の出力に、図２のＲＯＭ３に格納されたフィルタ係
数（乗数）を乗算するもので、図２の乗算器１３で実行
される。なお、図中のｎ，ｎ＋１，ｎ＋２，ｎ＋３は、
図２のＲＡＭ２及びＲＯＭ３内のアドレスである。
いた２次の無限インパルス応答フィルタ（以下、ＩＩＲ
フィルタという）の実現方法について説明する。図３
は、２次のＩＩＲフィルタの構成例を示す機能ブロック
図である。２次のＩＩＲフィルタは、線形ディジタルフ
ィルタにおいてインパルス応答が無限に縦続するフィル
タである。このＩＩＲフィルタでは、データバス１から
の入力データＩＮを順次加算していく加算手段２０〜２
３を有し、その最終段の加算手段２３から出力データＯ
ＵＴが出力される。加算手段２０〜２３は、図２の加算
器１４で実行される。加算手段２１の出力側には、図２
のＲＡＭ２によって実現される遅延手段２４，２５が接
続されている。遅延手段２４，２５の出力側は、乗算手
段２６〜２９を介して加算手段２０〜２３の入力側に接
続されている。乗算手段２６〜２９は、遅延手段２４，
２５の出力に、図２のＲＯＭ３に格納されたフィルタ係
数（乗数）を乗算するもので、図２の乗算器１３で実行
される。なお、図中のｎ，ｎ＋１，ｎ＋２，ｎ＋３は、
図２のＲＡＭ２及びＲＯＭ３内のアドレスである。
【０００７】図４は、図３の動作を示すタイムチャート
である。なお、図４中のＩ０〜Ｉ４は命令サイクル、Ｂ
ＵＳはデータバス１、ＭＬ，ＬＬ，ＫＬ，ＮＬは各レジ
スタ８，９，１１，１２、ＡＣＣはアキュムレータ１
５、ＷＲは退避レジスタ４、ＲＡＭn ，ＲＡＭn+1 はＲ
ＡＭ２内のアドレスｎ，ｎ＋１のデータ、ＲＯＭn ，Ｒ
ＯＭn+1 ，ＲＯＭn+2 ，ＲＯＭn+3 はＲＯＭ３内のアド
レスｎ，ｎ＋１，ｎ＋２，ｎ＋３のデータである。
である。なお、図４中のＩ０〜Ｉ４は命令サイクル、Ｂ
ＵＳはデータバス１、ＭＬ，ＬＬ，ＫＬ，ＮＬは各レジ
スタ８，９，１１，１２、ＡＣＣはアキュムレータ１
５、ＷＲは退避レジスタ４、ＲＡＭn ，ＲＡＭn+1 はＲ
ＡＭ２内のアドレスｎ，ｎ＋１のデータ、ＲＯＭn ，Ｒ
ＯＭn+1 ，ＲＯＭn+2 ，ＲＯＭn+3 はＲＯＭ３内のアド
レスｎ，ｎ＋１，ｎ＋２，ｎ＋３のデータである。
【０００８】図４の命令サイクルＩ０では、図３の乗算
手段２６及び加算手段２０の処理を行うために、ＲＡＭ
２内のデータＲＡＭn+1 をＭＬレジスタ８にセットする
と共に、ＲＯＭ３内のデータＲＯＭn をＮＬレジスタ１
２にセットする。命令サイクルＩ１では、乗算器１３に
よって乗算手段２６の処理を行うと共に、加算器１４に
よって加算手段２０の処理を実行し、該加算手段２０の
出力をアキュムレータ１５に格納する。さらに次の乗算
手段２７と加算手段２１の処理のため、ＲＡＭ２内のデ
ータＲＡＭn をＬＬレジスタ９に格納すると共に、ＲＯ
Ｍ３内のデータＲＯＭn+1 をＮＬレジスタ１２に格納す
る。ＲＡＭ２内のデータＲＡＭn は、退避レジスタ４に
も格納する。
手段２６及び加算手段２０の処理を行うために、ＲＡＭ
２内のデータＲＡＭn+1 をＭＬレジスタ８にセットする
と共に、ＲＯＭ３内のデータＲＯＭn をＮＬレジスタ１
２にセットする。命令サイクルＩ１では、乗算器１３に
よって乗算手段２６の処理を行うと共に、加算器１４に
よって加算手段２０の処理を実行し、該加算手段２０の
出力をアキュムレータ１５に格納する。さらに次の乗算
手段２７と加算手段２１の処理のため、ＲＡＭ２内のデ
ータＲＡＭn をＬＬレジスタ９に格納すると共に、ＲＯ
Ｍ３内のデータＲＯＭn+1 をＮＬレジスタ１２に格納す
る。ＲＡＭ２内のデータＲＡＭn は、退避レジスタ４に
も格納する。
【０００９】命令サイクルＩ２では、乗算手段２７と加
算手段２１の処理を実行し、該加算手段２１の出力をア
キュムレータ１５に格納すると共に、遅延手段２４の値
である退避レジスタ４内のデータＲＡＭn を遅延手段
（ＲＡＭn+1 ）２５へ転送する。さらに次の乗算手段２
８と加算手段２２の処理のため、ＲＯＭ３内のデータＲ
ＯＭn+2 をＮＬレジスタ１２に格納する。
算手段２１の処理を実行し、該加算手段２１の出力をア
キュムレータ１５に格納すると共に、遅延手段２４の値
である退避レジスタ４内のデータＲＡＭn を遅延手段
（ＲＡＭn+1 ）２５へ転送する。さらに次の乗算手段２
８と加算手段２２の処理のため、ＲＯＭ３内のデータＲ
ＯＭn+2 をＮＬレジスタ１２に格納する。
【００１０】命令サイクルＩ３では、乗算手段２８と加
算手段２２の処理を実行し、該加算手段２２の出力をア
キュムレータ１５に格納する。また、前記命令サイクル
Ｉ２でのアキュムレータ１５の内容（加算手段２１の出
力）を遅延手段２４へ転送する。さらに次の乗算手段２
９と加算手段２３の処理のため、ＲＯＭ３内のデータＲ
ＯＭn+3 をＮＬレジスタ１２に格納する。命令サイクル
Ｉ４では、乗算手段２９と加算手段２３の処理を実行
し、該加算手段２３の出力をアキュムレータ１５に格納
する。以上のような図２の各ブロック間のデータ転送
は、データバス１を通して行われる。このデータバス１
は、図４に示すように、プリチャージ回路５によって各
命令サイクルＩ０〜Ｉ４毎に毎回プリチャージされる。
また、データバス１上のデータは、退避レジスタイネー
ブル信号ＷＲＥＮが“１”のときに退避レジスタ４に格
納される。
算手段２２の処理を実行し、該加算手段２２の出力をア
キュムレータ１５に格納する。また、前記命令サイクル
Ｉ２でのアキュムレータ１５の内容（加算手段２１の出
力）を遅延手段２４へ転送する。さらに次の乗算手段２
９と加算手段２３の処理のため、ＲＯＭ３内のデータＲ
ＯＭn+3 をＮＬレジスタ１２に格納する。命令サイクル
Ｉ４では、乗算手段２９と加算手段２３の処理を実行
し、該加算手段２３の出力をアキュムレータ１５に格納
する。以上のような図２の各ブロック間のデータ転送
は、データバス１を通して行われる。このデータバス１
は、図４に示すように、プリチャージ回路５によって各
命令サイクルＩ０〜Ｉ４毎に毎回プリチャージされる。
また、データバス１上のデータは、退避レジスタイネー
ブル信号ＷＲＥＮが“１”のときに退避レジスタ４に格
納される。
【００１１】
【発明が解決しようとする課題】しかしながら、上記構
成のディジタル信号処理装置では、次のような課題があ
った。図２のディジタル信号処理装置では、図３に示す
ような２次のＩＩＲフィルタが出力データＯＵＴ側に何
段も縦続接続されたような演算をすることが多く、当
然、各命令サイクルＩ０〜Ｉ４の動作速度が速くなり、
それによって消費電力も大きくなる。特に、データバス
１は通常、１６ビット以上あり、その配線も非常に長
く、該データバス１を毎回、プリチャージしてデータを
出力するということは、消費電力に対してかなり大きな
要因となっていて、低消費電力化にとっては大きな問題
となっている。
成のディジタル信号処理装置では、次のような課題があ
った。図２のディジタル信号処理装置では、図３に示す
ような２次のＩＩＲフィルタが出力データＯＵＴ側に何
段も縦続接続されたような演算をすることが多く、当
然、各命令サイクルＩ０〜Ｉ４の動作速度が速くなり、
それによって消費電力も大きくなる。特に、データバス
１は通常、１６ビット以上あり、その配線も非常に長
く、該データバス１を毎回、プリチャージしてデータを
出力するということは、消費電力に対してかなり大きな
要因となっていて、低消費電力化にとっては大きな問題
となっている。
【００１２】さらに、図２のようなディジタル信号処理
装置では、それを構成する乗算器１３、加算器１４、及
びレジスタ類等のように、データのビット数が多くなれ
ばなるほど、その回路規模（ハードウェア量）が多くな
り、装置全体の回路規模が増大するという問題があり、
それを解決することが困難であった。
装置では、それを構成する乗算器１３、加算器１４、及
びレジスタ類等のように、データのビット数が多くなれ
ばなるほど、その回路規模（ハードウェア量）が多くな
り、装置全体の回路規模が増大するという問題があり、
それを解決することが困難であった。
【００１３】本発明は、前記従来技術が持っていた課題
として、消費電力及び回路規模を低減することが困難な
点について解決したディジタル信号処理装置を提供する
ものである。
として、消費電力及び回路規模を低減することが困難な
点について解決したディジタル信号処理装置を提供する
ものである。
【００１４】
【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明は、データバス上のデー
タを格納する第１のデータメモリと、フィルタ係数を格
納する第２のデータメモリと、前記データバス上のデー
タを一時記憶するレジスタと、前記レジスタの内容と前
記第２のデータメモリの内容とを乗算する乗算手段と、
前記乗算手段の出力の加算を行う加算手段と、前記加算
手段の出力を記憶して所定のタイミングで前記加算手段
または前記データバスへ出力するアキュムレータと、命
令サイクル毎に供給されるプリチャージ信号によって前
記データバスをプリチャージするプリチャージ回路とを
備え、プログラムに従ってＩＩＲフィルタ演算が行える
ディジタル信号処理装置において、プリチャージ制御回
路を設けている。
に、本発明のうちの第１の発明は、データバス上のデー
タを格納する第１のデータメモリと、フィルタ係数を格
納する第２のデータメモリと、前記データバス上のデー
タを一時記憶するレジスタと、前記レジスタの内容と前
記第２のデータメモリの内容とを乗算する乗算手段と、
前記乗算手段の出力の加算を行う加算手段と、前記加算
手段の出力を記憶して所定のタイミングで前記加算手段
または前記データバスへ出力するアキュムレータと、命
令サイクル毎に供給されるプリチャージ信号によって前
記データバスをプリチャージするプリチャージ回路とを
備え、プログラムに従ってＩＩＲフィルタ演算が行える
ディジタル信号処理装置において、プリチャージ制御回
路を設けている。
【００１５】このプリチャージ制御回路は、所定の前記
命令サイクルで供給される退避レジスタイネーブル信
号、前記命令サイクル毎に供給されるクロックパルス、
及び前記プリチャージ信号に基づき、連続する前記命令
サイクルで前記データバスの出力が同じ値となるとき
に、該連続する後の命令サイクルでの前記プリチャージ
回路のプリチャージ動作を規制する回路である。第２の
発明では、第１の発明のプリチャージ制御回路を、前記
クロックパルスで前記退避レジスタイネーブル信号をラ
ッチするラッチ手段と、前記ラッチ手段の出力により前
記プリチャージ信号の論理をとって前記プリチャージ回
路のプリチャージ制御信号を生成するゲート手段とで、
構成している。第３の発明は、ディジタル信号処理装置
において、データバスと、各サイクルの初めにプリチャ
ージ信号を供給する制御線と、第１のアドレスに格納さ
れた第１のデータを第１のサイクルに前記データバスへ
与える第１のメモリ手段であって、前記第１のサイクル
に連続する第２のサイクルに前記データバス上の前記第
１のデータを受取って、前記第１のデータを第２のアド
レスに格納する前記第１のメモリ手段と、第２のデータ
を格納する第２のメモリ手段と、前記データバス及び前
記第２のメモリ手段に接続された演算回路であって、前
記第１のサイクルに前記第１及び第２のデータを受取
り、前記第２のサイクルに前記第１及び第２のデータに
基づいて演算処理を行う前記演算回路と、前記プリチャ
ージ信号に応答して前記データバスを所定の電位にプリ
チャージするプリチャージ回路と、前記第１のサイクル
に前記プリチャージ信号を前記プリチャージ回路に転送
するプリチャージ制御回路であって、前記第２のサイク
ルに前記プリチャージ信号の転送を抑制する前記プリチ
ャージ制御回路とを、備えている。
命令サイクルで供給される退避レジスタイネーブル信
号、前記命令サイクル毎に供給されるクロックパルス、
及び前記プリチャージ信号に基づき、連続する前記命令
サイクルで前記データバスの出力が同じ値となるとき
に、該連続する後の命令サイクルでの前記プリチャージ
回路のプリチャージ動作を規制する回路である。第２の
発明では、第１の発明のプリチャージ制御回路を、前記
クロックパルスで前記退避レジスタイネーブル信号をラ
ッチするラッチ手段と、前記ラッチ手段の出力により前
記プリチャージ信号の論理をとって前記プリチャージ回
路のプリチャージ制御信号を生成するゲート手段とで、
構成している。第３の発明は、ディジタル信号処理装置
において、データバスと、各サイクルの初めにプリチャ
ージ信号を供給する制御線と、第１のアドレスに格納さ
れた第１のデータを第１のサイクルに前記データバスへ
与える第１のメモリ手段であって、前記第１のサイクル
に連続する第２のサイクルに前記データバス上の前記第
１のデータを受取って、前記第１のデータを第２のアド
レスに格納する前記第１のメモリ手段と、第２のデータ
を格納する第２のメモリ手段と、前記データバス及び前
記第２のメモリ手段に接続された演算回路であって、前
記第１のサイクルに前記第１及び第２のデータを受取
り、前記第２のサイクルに前記第１及び第２のデータに
基づいて演算処理を行う前記演算回路と、前記プリチャ
ージ信号に応答して前記データバスを所定の電位にプリ
チャージするプリチャージ回路と、前記第１のサイクル
に前記プリチャージ信号を前記プリチャージ回路に転送
するプリチャージ制御回路であって、前記第２のサイク
ルに前記プリチャージ信号の転送を抑制する前記プリチ
ャージ制御回路とを、備えている。
【００１６】
【作用】第１の発明によれば、以上のようにディジタル
信号処理装置を構成したので、プリチャージ制御回路
は、データバスの出力が、連続する命令サイクルで同じ
値となるとき、その連続する後の命令サイクルでの該デ
ータバスのプリチャージを止めるようにプリチャージ回
路を制御する。これにより、データバスのプリチャージ
回数が減少する。さらに、データバスのプリチャージが
停止されている期間において、該データバスがデータを
保持するので、従来の退避レジスタと同様の働きを行
い、それによって回路規模の削減化が図れる。第２の発
明によれば、ラッチ手段は、クロックパルスで退避レジ
スタイネーブル信号をラッチする。ゲート手段では、ラ
ッチ手段の出力とプリチャージ信号との論理をとってプ
リチャージ制御信号を生成する。このプリチャージ制御
信号によってプリチャージ回路の動作が制御され、バス
ラインのプリチャージ回数が減らされる。第３の発明に
よれば、制御線から供給されたプリチャージ信号が、第
１のサイクル時にプリチャージ制御回路によってプリチ
ャージ回路へ転送され、データバスが所定の電位にプリ
チャージされる。第１のメモリ手段に格納された第１の
データがデータバスに与えられ、このデータバス上の第
１のデータと第２のメモリ手段に格納された第２のデー
タとが、演算回路に入力される。第２のサイクルになる
と、プリチャージ制御回路によってプリチャージ回路へ
のプリチャージ信号の転送が停止される。この第２のサ
イクル時に、演算回路によって第１及び第２のデータに
基づいた演算処理が行われる。これにより、データバス
のプリチャージ回数の減少と、回路規模の削減化が図れ
る。従って、前記課題を解決できるのである。
信号処理装置を構成したので、プリチャージ制御回路
は、データバスの出力が、連続する命令サイクルで同じ
値となるとき、その連続する後の命令サイクルでの該デ
ータバスのプリチャージを止めるようにプリチャージ回
路を制御する。これにより、データバスのプリチャージ
回数が減少する。さらに、データバスのプリチャージが
停止されている期間において、該データバスがデータを
保持するので、従来の退避レジスタと同様の働きを行
い、それによって回路規模の削減化が図れる。第２の発
明によれば、ラッチ手段は、クロックパルスで退避レジ
スタイネーブル信号をラッチする。ゲート手段では、ラ
ッチ手段の出力とプリチャージ信号との論理をとってプ
リチャージ制御信号を生成する。このプリチャージ制御
信号によってプリチャージ回路の動作が制御され、バス
ラインのプリチャージ回数が減らされる。第３の発明に
よれば、制御線から供給されたプリチャージ信号が、第
１のサイクル時にプリチャージ制御回路によってプリチ
ャージ回路へ転送され、データバスが所定の電位にプリ
チャージされる。第１のメモリ手段に格納された第１の
データがデータバスに与えられ、このデータバス上の第
１のデータと第２のメモリ手段に格納された第２のデー
タとが、演算回路に入力される。第２のサイクルになる
と、プリチャージ制御回路によってプリチャージ回路へ
のプリチャージ信号の転送が停止される。この第２のサ
イクル時に、演算回路によって第１及び第２のデータに
基づいた演算処理が行われる。これにより、データバス
のプリチャージ回数の減少と、回路規模の削減化が図れ
る。従って、前記課題を解決できるのである。
【００１７】
【実施例】図１は、本発明の一実施例を示すディジタル
信号処理装置の構成ブロック図であり、従来の図２中の
要素と共通の要素には共通の符号が付されている。この
ディジタル信号処理装置では、図２の退避レジスタ４及
びバスドライバ７を省略し、プリチャージ回路５をプリ
チャージ制御信号ＰＣa で制御するためのプリチャージ
制御回路３０が付加されている。プリチャージ回路５
は、プリチャージ制御信号ＰＣa によってデータバス
（ＢＵＳ）１をプリチャージする回路であり、該プリチ
ャージ制御信号ＰＣa を反転するインバータ５ａと、該
インバータ５ａの出力によってゲート制御されるＰチャ
ネル型ＭＯＳトランジスタ（以下、ＰＭＯＳという）５
ｂとで、構成されている。ＰＭＯＳ５ｂのソース・ドレ
インは電源電圧ＶＣＣとデータバス１とに接続されてい
る。
信号処理装置の構成ブロック図であり、従来の図２中の
要素と共通の要素には共通の符号が付されている。この
ディジタル信号処理装置では、図２の退避レジスタ４及
びバスドライバ７を省略し、プリチャージ回路５をプリ
チャージ制御信号ＰＣa で制御するためのプリチャージ
制御回路３０が付加されている。プリチャージ回路５
は、プリチャージ制御信号ＰＣa によってデータバス
（ＢＵＳ）１をプリチャージする回路であり、該プリチ
ャージ制御信号ＰＣa を反転するインバータ５ａと、該
インバータ５ａの出力によってゲート制御されるＰチャ
ネル型ＭＯＳトランジスタ（以下、ＰＭＯＳという）５
ｂとで、構成されている。ＰＭＯＳ５ｂのソース・ドレ
インは電源電圧ＶＣＣとデータバス１とに接続されてい
る。
【００１８】プリチャージ制御回路３０は、クロックパ
ルスφによって従来の退避レジスタイネーブル信号ＷＲ
ＥＮをラッチするラッチ手段としての機能を有する例え
ば遅延型フリップフロップ（以下、Ｄ−ＦＦという）３
１を有している。このＤ−ＦＦ３１の出力側には、信号
反転用のインバータ３２の入力側が接続されている。イ
ンバータ３２の出力側とプリチャージ信号ＰＣとは、ゲ
ート手段である例えば２入力ＡＮＤゲート３３の入力側
に接続され、その出力側がプリチャージ回路５内のイン
バータ５ａの入力側に接続されている。
ルスφによって従来の退避レジスタイネーブル信号ＷＲ
ＥＮをラッチするラッチ手段としての機能を有する例え
ば遅延型フリップフロップ（以下、Ｄ−ＦＦという）３
１を有している。このＤ−ＦＦ３１の出力側には、信号
反転用のインバータ３２の入力側が接続されている。イ
ンバータ３２の出力側とプリチャージ信号ＰＣとは、ゲ
ート手段である例えば２入力ＡＮＤゲート３３の入力側
に接続され、その出力側がプリチャージ回路５内のイン
バータ５ａの入力側に接続されている。
【００１９】退避レジスタイネーブル信号ＷＲＥＮは所
定の命令サイクルで供給され、さらにクロックパルスφ
及びプリチャージ信号ＰＣは各命令サイクル毎に供給さ
れる。プリチャージ回路５によってプリチャージされる
データバス１は、アキュムレータ（ＡＣＣ）１５の出力
をバスドライバ１６を介してＭＬレジスタ８、ＬＬレジ
スタ９及びＲＡＭ２へ転送したり、あるいは該ＲＡＭ２
の出力をバスドライバ６を介してＭＬレジスタ８及びＬ
Ｌレジスタ９へ転送するために使用される。
定の命令サイクルで供給され、さらにクロックパルスφ
及びプリチャージ信号ＰＣは各命令サイクル毎に供給さ
れる。プリチャージ回路５によってプリチャージされる
データバス１は、アキュムレータ（ＡＣＣ）１５の出力
をバスドライバ１６を介してＭＬレジスタ８、ＬＬレジ
スタ９及びＲＡＭ２へ転送したり、あるいは該ＲＡＭ２
の出力をバスドライバ６を介してＭＬレジスタ８及びＬ
Ｌレジスタ９へ転送するために使用される。
【００２０】次に、図１のディジタル信号処理装置を用
いて図３に示す２次のＩＩＲフィルタを実現するための
動作を、図５を参照しつつ説明する。図５は、図１の動
作を示すタイムチャートであり、従来のタイムチャート
を示す図４中の要素と共通の要素には共通の符号が付さ
れている。図５の命令サイクルＩ０では、従来と同様
に、図３の乗算手段２６と加算手段２０を次の命令サイ
クルＩ１で実行するために、ＲＡＭ２内のアドレスｎ＋
１のデータＲＡＭn+1 をデータバス（ＢＵＳ）１を介し
てＭＬレジスタ８にセットすると共に、ＲＯＭ３内のア
ドレスｎのデータＲＯＭn をＮＬレジスタ１２にセット
する。命令サイクルＩ１では、乗算器１３によって図３
の乗算手段２６の処理を行うと共に、加算器１４によっ
て図３の加算手段２０の処理を実行し、該加算手段２０
の出力をアキュムレータ（ＡＣＣ）１５に格納する。さ
らに、ＲＡＭ２内のアドレスｎのデータＲＡＭn をデー
タバス１で転送してＬＬレジスタ９に格納すると共に、
ＲＯＭ３内のアドレスｎ＋１のデータＲＯＭn+1 をＮＬ
レジスタ１２に格納する。退避レジスタイネーブル信号
ＷＲＥＮは、次の命令サイクルＩ２でデータバス１のプ
リチャージを止めるために、クロックパルスφによって
Ｄ−ＦＦ３１にラッチされる。
いて図３に示す２次のＩＩＲフィルタを実現するための
動作を、図５を参照しつつ説明する。図５は、図１の動
作を示すタイムチャートであり、従来のタイムチャート
を示す図４中の要素と共通の要素には共通の符号が付さ
れている。図５の命令サイクルＩ０では、従来と同様
に、図３の乗算手段２６と加算手段２０を次の命令サイ
クルＩ１で実行するために、ＲＡＭ２内のアドレスｎ＋
１のデータＲＡＭn+1 をデータバス（ＢＵＳ）１を介し
てＭＬレジスタ８にセットすると共に、ＲＯＭ３内のア
ドレスｎのデータＲＯＭn をＮＬレジスタ１２にセット
する。命令サイクルＩ１では、乗算器１３によって図３
の乗算手段２６の処理を行うと共に、加算器１４によっ
て図３の加算手段２０の処理を実行し、該加算手段２０
の出力をアキュムレータ（ＡＣＣ）１５に格納する。さ
らに、ＲＡＭ２内のアドレスｎのデータＲＡＭn をデー
タバス１で転送してＬＬレジスタ９に格納すると共に、
ＲＯＭ３内のアドレスｎ＋１のデータＲＯＭn+1 をＮＬ
レジスタ１２に格納する。退避レジスタイネーブル信号
ＷＲＥＮは、次の命令サイクルＩ２でデータバス１のプ
リチャージを止めるために、クロックパルスφによって
Ｄ−ＦＦ３１にラッチされる。
【００２１】命令サイクルＩ２では、乗算器１３によっ
て図３の乗算手段２７の処理を行うと共に、加算器１４
によって図３の加算手段２１の処理を実行し、該加算手
段２１の出力をアキュムレータ１５に格納する。Ｄ−Ｆ
Ｆ３１の出力がインバータ３２で反転され、その反転信
号とプリチャージ信号ＰＣとがＡＮＤゲート３３で論理
積がとられ、該ＡＮＤゲート３３から出力されるプリチ
ャージ制御信号ＰＣaが“０”となる。この“０”がイ
ンバータ５ａで反転され、その反転信号“１”によって
ＰＭＯＳ５ｂがオフ状態となるため、データバス１のプ
リチャージが行われない。そのため、データバス１に
は、データＲＡＭn が保持されることになり、そのデー
タＲＡＭn が図３の遅延手段（ＲＡＭn+1 ）２５へ転送
される。さらに、ＲＯＭ３内のアドレスｎ＋２のデータ
ＲＯＭn+2 がＮＬレジスタ１２に格納される。
て図３の乗算手段２７の処理を行うと共に、加算器１４
によって図３の加算手段２１の処理を実行し、該加算手
段２１の出力をアキュムレータ１５に格納する。Ｄ−Ｆ
Ｆ３１の出力がインバータ３２で反転され、その反転信
号とプリチャージ信号ＰＣとがＡＮＤゲート３３で論理
積がとられ、該ＡＮＤゲート３３から出力されるプリチ
ャージ制御信号ＰＣaが“０”となる。この“０”がイ
ンバータ５ａで反転され、その反転信号“１”によって
ＰＭＯＳ５ｂがオフ状態となるため、データバス１のプ
リチャージが行われない。そのため、データバス１に
は、データＲＡＭn が保持されることになり、そのデー
タＲＡＭn が図３の遅延手段（ＲＡＭn+1 ）２５へ転送
される。さらに、ＲＯＭ３内のアドレスｎ＋２のデータ
ＲＯＭn+2 がＮＬレジスタ１２に格納される。
【００２２】命令サイクルＩ３では、乗算器１３及び加
算器１４によって図３の乗算手段２８及び加算手段２２
の処理を実行し、該加算手段２２の出力をアキュムレー
タ１５に格納する。このとき、命令サイクルＩ２のアキ
ュムレータ内のデータは、データバス１を介してＲＡＭ
２内のアドレスｎに格納される。また、ＲＯＭ３内のア
ドレスｎ＋３のデータＲＯＭn+3 がＮＬレジスタ１２に
格納される。そして、最後の命令サイクルＩ４におい
て、乗算器１３及び加算器１４によって図３の乗算手段
２９及び加算手段２３の処理を実行し、その出力データ
ＯＵＴがアキュムレータ１５へ出力される。
算器１４によって図３の乗算手段２８及び加算手段２２
の処理を実行し、該加算手段２２の出力をアキュムレー
タ１５に格納する。このとき、命令サイクルＩ２のアキ
ュムレータ内のデータは、データバス１を介してＲＡＭ
２内のアドレスｎに格納される。また、ＲＯＭ３内のア
ドレスｎ＋３のデータＲＯＭn+3 がＮＬレジスタ１２に
格納される。そして、最後の命令サイクルＩ４におい
て、乗算器１３及び加算器１４によって図３の乗算手段
２９及び加算手段２３の処理を実行し、その出力データ
ＯＵＴがアキュムレータ１５へ出力される。
【００２３】ここで、図３のようなＩＩＲフィルタを、
その出力データＯＵＴ側に複数段縦続接続するような場
合、図５の命令サイクルＩ４と、次の２次のＩＩＲフィ
ルタの命令サイクルＩ０の処理とは、重ねることができ
るので、４命令サイクルで１つの２次のＩＩＲフィルタ
ブロックを処理することができる。このように、本実施
例では、プリチャージ制御回路３０によってプリチャー
ジ回路５を制御し、データバス１のプリチャージを制御
するようにしているので、図３のような２次のＩＩＲフ
ィルタを実現するときに、プリチャージの回数を従来の
３／４に減らすことができる。そして、非プリチャージ
期間中のデータバス１上にデータを保持できるので、従
来の退避レジスタ４を省略できる。従って、プリチャー
ジ回数が減ることによって低消費電力化が可能になると
共に、退避レジスタ４の省略によって回路規模を削減で
きる。
その出力データＯＵＴ側に複数段縦続接続するような場
合、図５の命令サイクルＩ４と、次の２次のＩＩＲフィ
ルタの命令サイクルＩ０の処理とは、重ねることができ
るので、４命令サイクルで１つの２次のＩＩＲフィルタ
ブロックを処理することができる。このように、本実施
例では、プリチャージ制御回路３０によってプリチャー
ジ回路５を制御し、データバス１のプリチャージを制御
するようにしているので、図３のような２次のＩＩＲフ
ィルタを実現するときに、プリチャージの回数を従来の
３／４に減らすことができる。そして、非プリチャージ
期間中のデータバス１上にデータを保持できるので、従
来の退避レジスタ４を省略できる。従って、プリチャー
ジ回数が減ることによって低消費電力化が可能になると
共に、退避レジスタ４の省略によって回路規模を削減で
きる。
【００２４】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 図１のＲＯＭ３を他のデータメモリで構成した
り、加算器１４を算術論理ユニット（ＡＬＵ）で構成し
たり、あるいは図１に他の機能ブロックを付加しても良
い。 （ｂ） 図１のプリチャージ回路５を他のトランジスタ
構成にしても良い。また、プリチャージ制御回路３０に
おいて、Ｄ−ＦＦ３１を他のフリップフロップ等による
ラッチ手段で構成したり、ＡＮＤゲート３３を他のゲー
ト手段で構成しても良い。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 図１のＲＯＭ３を他のデータメモリで構成した
り、加算器１４を算術論理ユニット（ＡＬＵ）で構成し
たり、あるいは図１に他の機能ブロックを付加しても良
い。 （ｂ） 図１のプリチャージ回路５を他のトランジスタ
構成にしても良い。また、プリチャージ制御回路３０に
おいて、Ｄ−ＦＦ３１を他のフリップフロップ等による
ラッチ手段で構成したり、ＡＮＤゲート３３を他のゲー
ト手段で構成しても良い。
【００２５】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、プリチャージ制御回路によってプリチャージ
回路を制御し、データバスのプリチャージを行うように
したので、該データバスのプリチャージ回数を減らし、
低消費電力化を図ることが可能となる。しかも、非プリ
チャージ期間のデータバス上にデータを保持することに
より、従来の退避レジスタを省略でき、それによって回
路規模を削減できる。第２の発明によれば、プリチャー
ジ制御回路をラッチ手段とゲート手段とで構成したの
で、簡単な回路構成で、的確にプリチャージ回路を制御
できる。第３の発明によれば、プリチャージ回路へのプ
リチャージ信号の転送を、プリチャージ制御回路で制御
するようにしたので、第１の発明とほぼ同様の効果があ
る。
によれば、プリチャージ制御回路によってプリチャージ
回路を制御し、データバスのプリチャージを行うように
したので、該データバスのプリチャージ回数を減らし、
低消費電力化を図ることが可能となる。しかも、非プリ
チャージ期間のデータバス上にデータを保持することに
より、従来の退避レジスタを省略でき、それによって回
路規模を削減できる。第２の発明によれば、プリチャー
ジ制御回路をラッチ手段とゲート手段とで構成したの
で、簡単な回路構成で、的確にプリチャージ回路を制御
できる。第３の発明によれば、プリチャージ回路へのプ
リチャージ信号の転送を、プリチャージ制御回路で制御
するようにしたので、第１の発明とほぼ同様の効果があ
る。
【図１】本発明の実施例を示すディジタル信号処理装置
の構成ブロック図である。
の構成ブロック図である。
【図２】従来のディジタル信号処理装置の構成ブロック
図である。
図である。
【図３】２次のＩＩＲフィルタの機能ブロック図であ
る。
る。
【図４】図３の動作を示すタイムチャートである。
【図５】図１の動作を示すタイムチャートである。
１ データバス ２ ＲＡＭ ３ ＲＯＭ ５ プリチャージ回路 ８ ＭＬレジスタ ９ ＬＬレジスタ １０ セレクタ １１ ＫＬレジスタ １２ ＮＬレジスタ １３ 乗算器 １４ 加算器 １５ アキュムレータ ２０〜２３ 加算手段 ２４，２５ 遅延手段 ２６〜２９ 乗算手段 ３０ プリチャージ制御回路 ３１ Ｄ−ＦＦ ３３ ＡＮＤゲート
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06T 5/00 - 5/50 G06T 1/00 - 1/20 H03H 17/02 - 17/06 G06F 13/38 - 13/42
Claims (3)
- 【請求項１】 データバス上のデータを格納する第１の
データメモリと、フィルタ係数を格納する第２のデータ
メモリと、前記データバス上のデータを一時記憶するレ
ジスタと、前記レジスタの内容と前記第２のデータメモ
リの内容とを乗算する乗算手段と、前記乗算手段の出力
の加算を行う加算手段と、前記加算手段の出力を記憶し
て所定のタイミングで前記加算手段または前記データバ
スへ出力するアキュムレータと、命令サイクル毎に供給
されるプリチャージ信号によって前記データバスをプリ
チャージするプリチャージ回路とを備え、プログラムに
従って無限インパルス応答フィルタ演算が行えるディジ
タル信号処理装置において、 所定の前記命令サイクルで供給される退避レジスタイネ
ーブル信号、前記命令サイクル毎に供給されるクロック
パルス、及び前記プリチャージ信号に基づき、連続する
前記命令サイクルで前記データバスの出力が同じ値とな
るときに該連続する後の命令サイクルでの前記プリチャ
ージ回路のプリチャージ動作を規制するプリチャージ制
御回路を、 設けたことを特徴とするディジタル信号処理装置。 - 【請求項２】 請求項１記載のディジタル信号処理装置
において、 前記プリチャージ制御回路は、前記クロックパルスで前
記退避レジスタイネーブル信号をラッチするラッチ手段
と、前記ラッチ手段の出力により前記プリチャージ信号
の論理をとって前記プリチャージ回路のプリチャージ制
御信号を生成するゲート手段とで、構成したことを特徴
とするディジタル信号処理装置。 - 【請求項３】 データバスと、 各サイクルの初めにプリチャージ信号を供給する制御線
と、 第１のアドレスに格納された第１のデータを第１のサイ
クルに前記データバスへ与える第１のメモリ手段であっ
て、前記第１のサイクルに連続する第２のサイクルに前
記データバス上の前記第１のデータを受取って、前記第
１のデータを第２のアドレスに格納する前記第１のメモ
リ手段と、 第２のデータを格納する第２のメモリ手段と、 前記データバス及び前記第２のメモリ手段に接続された
演算回路であって、前 記第１のサイクルに前記第１及び
第２のデータを受取り、前記第２のサイクルに前記第１
及び第２のデータに基づいて演算処理を行う前記演算回
路と、 前記プリチャージ信号に応答して前記データバスを所定
の電位にプリチャージするプリチャージ回路と、 前記第１のサイクルに前記プリチャージ信号を前記プリ
チャージ回路に転送するプリチャージ制御回路であっ
て、前記第２のサイクルに前記プリチャージ信号の転送
を抑制する前記プリチャージ制御回路とを備えたことを
特徴とするディジタル信号処理装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4058228A JP2862723B2 (ja) | 1992-03-16 | 1992-03-16 | ディジタル信号処理装置 |
| KR1019930002561A KR100304094B1 (ko) | 1992-03-16 | 1993-02-24 | 디지털신호처리장치 |
| US08/031,503 US5375077A (en) | 1992-03-16 | 1993-03-15 | Digital signal processor having reduced bus pre-charging operations |
| EP93104281A EP0561356B1 (en) | 1992-03-16 | 1993-03-16 | Digital signal processor |
| DE69320083T DE69320083T2 (de) | 1992-03-16 | 1993-03-16 | Digitaler Signalprozessor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4058228A JP2862723B2 (ja) | 1992-03-16 | 1992-03-16 | ディジタル信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05266189A JPH05266189A (ja) | 1993-10-15 |
| JP2862723B2 true JP2862723B2 (ja) | 1999-03-03 |
Family
ID=13078227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4058228A Expired - Fee Related JP2862723B2 (ja) | 1992-03-16 | 1992-03-16 | ディジタル信号処理装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5375077A (ja) |
| EP (1) | EP0561356B1 (ja) |
| JP (1) | JP2862723B2 (ja) |
| KR (1) | KR100304094B1 (ja) |
| DE (1) | DE69320083T2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6175849B1 (en) * | 1998-02-10 | 2001-01-16 | Lucent Technologies, Inc. | System for digital filtering in a fixed number of clock cycles |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63122309A (ja) * | 1986-11-12 | 1988-05-26 | Hitachi Ltd | デジタル信号処理装置 |
| JP2672956B2 (ja) * | 1988-01-25 | 1997-11-05 | 沖電気工業株式会社 | 並列乗算器 |
| US5170369A (en) * | 1989-09-25 | 1992-12-08 | E-Mu Systems, Inc. | Dynamic digital IIR audio filter and method which provides dynamic digital filtering for audio signals |
| US5189634A (en) * | 1991-03-28 | 1993-02-23 | Northern Telecom Limited | Digital signal processing apparatus for detecting a frequency component of digital signals |
| US5241492A (en) * | 1991-05-06 | 1993-08-31 | Motorola, Inc. | Apparatus for performing multiply and accumulate instructions with reduced power and a method therefor |
| US5128890A (en) * | 1991-05-06 | 1992-07-07 | Motorola, Inc. | Apparatus for performing multiplications with reduced power and a method therefor |
-
1992
- 1992-03-16 JP JP4058228A patent/JP2862723B2/ja not_active Expired - Fee Related
-
1993
- 1993-02-24 KR KR1019930002561A patent/KR100304094B1/ko not_active IP Right Cessation
- 1993-03-15 US US08/031,503 patent/US5375077A/en not_active Expired - Lifetime
- 1993-03-16 DE DE69320083T patent/DE69320083T2/de not_active Expired - Lifetime
- 1993-03-16 EP EP93104281A patent/EP0561356B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0561356B1 (en) | 1998-08-05 |
| EP0561356A3 (en) | 1994-10-19 |
| JPH05266189A (ja) | 1993-10-15 |
| KR100304094B1 (ko) | 2001-11-22 |
| DE69320083D1 (de) | 1998-09-10 |
| DE69320083T2 (de) | 1999-04-15 |
| EP0561356A2 (en) | 1993-09-22 |
| US5375077A (en) | 1994-12-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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