JP2862510B2 - シャドーマスク(shadow mask)を用いたバンプ(bump)の形成方法 - Google Patents
シャドーマスク(shadow mask)を用いたバンプ(bump)の形成方法Info
- Publication number
- JP2862510B2 JP2862510B2 JP8164228A JP16422896A JP2862510B2 JP 2862510 B2 JP2862510 B2 JP 2862510B2 JP 8164228 A JP8164228 A JP 8164228A JP 16422896 A JP16422896 A JP 16422896A JP 2862510 B2 JP2862510 B2 JP 2862510B2
- Authority
- JP
- Japan
- Prior art keywords
- metal layer
- shadow mask
- substrate
- flip
- output terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01058—Cerium [Ce]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Manufacturing Of Printed Wiring (AREA)
- Electroplating Methods And Accessories (AREA)
- Physical Vapour Deposition (AREA)
Description
ケージのバンプ形成方法に関し、より詳細には、シャド
ーマスク(shadow mask)を用いた電気メッ
キ法により、一つの基板上のフリップチップ(flip
chip)用基板パッド及び出力端子用基板パッドに
異なる積層構造のバンプを各々容易に設けることができ
るようにしたバンプの形成方法に関する。
al Signal Processing)DSP技
術が発展することに応じて、オーディオ/ビデオシステ
ム又は通信システム等に用いられる論理素子の信号処理
方式が、従来のアナログ信号処理方式からディジタル信
号処理方式に切り替えられている。
子と情報を貯蔵/再生することができるメモリ素子と
が、一つのシリコン基板上に実装されており、該論理素
子と該メモリ素子とが、シリコン基板の内部に設けられ
る回路基板により、電気的に連結されているマルチチッ
プパッケージが開発され始めた。
ップの実装率が高く、かつ、母基板の回路パターンを設
ける作業であるアートワーク(art work)が単
純化される利点を有しているので、セットメーカー(s
et maker)は、このマルチチップパッケージの
開発を強力に要求している。
板の材質によって、MCP−Siと、MCP−C及びM
CP−L等で分類される。
ケージにシリコン(Si)の母基板を使用し、MCP−
Cはセラミック(Ce)の母基板を使用し、MCP−L
は、印刷回路基板のようなラミネート(laminat
ed)された母基板を使用する。
ージの構造を概略的に示す断面図であり、(B)は
(A)のA部における拡大図である。
に、一般的なマルチチップパッケージ10は、シリコン
基板である母基板1の上面中央部に、フリップチップ用
基板パッドとして機能する金属層11が設けられてい
る。前記母基板1の上縁部に出力端子用基板パッドとし
て機能する金属層12が設けられている。また、前記金
属層11は、各々バンプ2により半導体チップ3、4の
ボンディングパッド(図示せず)に電気的に連結され、
前記金属層12は、各々バンプ5によりリードフレーム
の内部リード7の内側端部に電気的に連結されている。
更に、金属層11、12間の基板1上に保護層14が設
けられているとともに、外部リード9を除外したマルチ
チップパッケージ10の全ての部分を成形樹脂8で封止
する構造を有する。
ジにおいて、母基板と、該母基板上に実装される半導体
チップとの電気的な連結は、主にフリップチップボンデ
ィングによりなされる。このフリップチップボンディン
グのためのバンプは、主に真空蒸着法、プリント法(s
tencil printing)、又は電気メッキ法
等により形成するが、とりわけ電気メッキ法が経済的に
最も有利であるめ、注目されている。
設けられる。バンプが基板上に設けられる場合におい
て、基板のフリップチップ用パッド上には、はんだ(s
older)バンプが設けられ、基板の出力端子用パッ
ド上には、前記はんだバンプの積層構造と異なる積層構
造を有するバンプが設けられる。
プを形成する従来の技術について図6(A)〜(H)を
用いて簡単に説明すると、次の通りである。
シリコン基板の上面にアルミニウム等の金属層を常法に
より積層した後、通常のポトエッチング(photoe
tching)法を用いて、母基板1上にフリップチッ
プ用基板パッドとして機能する金属層11と、出力端子
用基板パッドとして機能する金属層12とを設ける。
の中央部に複数の金属層11を設け、母基板1の上縁部
に複数の金属層12を設けることは、言うまでもない。
以下、説明を簡単にするために、金属層11、12を図
に一つずつだけ示す。
層11、12以外の露出された領域とを含む前記母基板
1上の全ての領域に、保護層を積層した後、通常のポト
エッチング法を用いて、その露出された領域の基板1上
にだけ、保護層14を残す。
前記金属層11、12の上面にUBM(under b
ump metallurgy)として機能する金属層
15を常法により積層する。
用いて、前記金属層11上の金属層15を除外する全て
の領域の金属層15上に、感光膜16のパターンを設
け、金属層11上の金属層15を露出させる。
として用いて、既に露出された領域の金属層15上に、
銅の金属層17を通常の電気メッキ法により積層する。
ーンを除去した後、通常的な写真工程を用いて、前記金
属層12上の金属層15の領域を除外する全ての領域の
金属層15上に感光膜18のパターンを設け、金属層1
2上の金属層15を露出させる。
として用いて、既に露出された領域の金属層15上に、
金の金属層19を電気メッキ法により積層する。
ーンを除去した後、通常的な写真工程を用いて、前記金
属層17を除外する全ての領域の金属層15、19上
に、図6(C)の感光膜16のパターンと同一のパター
ンを有する感光膜20を設け、前記金属層17を露出さ
せる。
として用いて、既に露出された領域の金属層17上に、
所望の組成のPbの金属層21を電気メッキ法により積
層する。
ターンを除去した後、通常的な写真工程を用いて、前記
金属層19を除いたすべての領域の金属層15、21上
に、図7(D)の感光膜18のパターンと同じパターン
を有する感光膜22を設け、金属層19を露出させる。
として用いて、既に露出された領域の金属層19上に、
所望の組成のPbの金属層23を電気メッキ法により積
層する。この際、前記金属層23の厚さは、DIID
(direct interconnection b
etween inner lead and die
bonding)工程のため、前記金属層21の厚さよ
り薄く設けることが好ましい。
ターンを除去した後、通常的な写真工程を用いて、前記
金属層21、23上にだけ、感光膜24のパターンを設
け、金属層15を露出させる。
として用いて、既に露出された領域の金属層15を保護
層14の表面が露出されるまで食刻した後、前記感光膜
24のパターンを除去する。
積層構造を有するバンプ26、28が、一つの基板1上
においてフリップチップ用基板パッド及び出力端子用基
板パッド上に各々完成される。
バンプ26は、その下側から順にUBMの金属層15、
銅の金属層17、Pbの金属層21よりなり、出力端子
用基板パッド上のバンプ28は、その下側から順にUB
Mの金属層15、金の金属層19、Pbの金属層23よ
りなる。
技術は、単一基板上においてフリップチップ用基板パッ
ド及び出力端子用基板パッド上に、異なる積層構造を有
するバンプを各々電気メッキするためには、複雑な写真
工程を数度繰り返さなければならないので、バンプの製
造工程が、非常に複雑になるとともに、高コストになる
問題点を有していた。
を用いた電気メッキ法により、一つの基板上に位置する
フリップチップ用基板パッド及び出力端子用基板パッド
上に、異なる積層構造を有するバンプを各々容易に設け
ることができるようにすることにある。
めに、請求項1記載の第1の発明によるシャドーマスク
を用いたバンプの形成方法は、一つの基板上に位置する
フリップチップ用基板パッド及び出力端子用基板パッド
上に、異なる積層構造を有するバンプを各々設ける方法
において、(a)フリップチップ用基板パッドと出力端
子用基板パッドとして機能する第1の金属層がその上部
面に設けられた基板を準備する段階と、(b)前記基板
中における第1の金属層が設けられていない領域に、形
成しようとするバンプの高さと同一であるか、又は形成
しようとするバンプの高さより高い感光膜を設ける段階
と、(c)前記フリップチップ用基板パッド及び前記出
力端子用基板パッドに該当する領域に設けられた第1の
金属層を露出させるシリコンゴムよりなる第1のシャド
ーマスクを前記第1の金属層上に密着させる段階と、
(d)前記フリップチップ用基板パッドに該当する領域
が除去された前記第1のシャドーマスクを用いて、前記
フリップチップ用基板パッドにおいて露出された第1の
金属層の領域上のみに第2の金属層を設けた後、前記第
1のシャドーマスクを除去する段階と、(e)前記出力
端子用基板パッドに該当する領域が除去されたシリコン
ゴムよりなる第2のシャドーマスクを前記基板上に密着
させる段階と、(f)前記第2のシャドーマスクを用い
て、前記出力端子用基板パッドにおいての露出された第
1の金属層の領域上のみに第2の金属層を設けた後、前
記第2のシャドーマスクを除去する段階と、(g)前記
一つの基板中における第1の金属層が設けられていない
領域に形成された感光膜を除去する段階とを含むことを
要旨とする。従って、シャドーマスクを用いた電気メッ
キ法により、一つの基板上に位置するフリップチップ用
基板パッド及び出力端子用基板パッド上に、異なる積層
構造を有するバンプを各々容易に設けることができる。
上に位置するフリップチップ用基板パッド及び出力端子
用基板パッド上に、異なる積層構造を有するバンプを各
々設ける方法において、(a)フリップチップ用基板パ
ッドと出力端子用基板パッドとして機能する第1の金属
層がその上部面に設けられた基板を準備する段階と、
(b)前記基板中における第1の金属層が設けられてい
ない領域に、形成しようとするバンプの高さと同一であ
るか、又は形成しようとするバンプの高さより高い感光
膜を設ける段階と、(c)前記フリップチップ用基板パ
ッド及び前記出力端子用基板パッドに該当する領域に設
けられた第1の金属層を露出させ、金属層と、この金属
層の上・下部表面上に被覆された非電導層とによりなる
第1のシャドーマスクを前記第1の金属層上に密着させ
る段階と、(d)前記フリップチップ用基板パッドに該
当する領域が除去された前記第1のシャドーマスクを用
いて、前記フリップチップ用基板パッドにおいて露出さ
れた第1の金属層の領域上のみに第2の金属層を設けた
後、前記第1のシャドーマスクを除去する段階と、
(e)前記出力端子用基板パッドに該当する領域が除去
され、金属層と、この金属層の上・下部表面上に被覆さ
れた非電導層とによりなる第2のシャドーマスクを前記
基板上に密着させる段階と、(f)前記第2のシャドー
マスクを用いて、前記出力端子用基板パッドにおいての
露出された第1の金属層の領域上のみに第2の金属層を
設けた後、前記第2のシャドーマスクを除去する段階
と、(g)前記一つの基板中における第1の金属層が設
けられていない領域に形成された感光膜を除去する段階
とを含むことを要旨とする。従って、一つの基板上に位
置するフリップチップ用基板パッド及び出力端子用基板
パッド上に、異なる積層構造を有するバンプを各々容易
に設けることができる。
シャドーマスクが、前記フリップチップ用基板パッドに
該当する領域を一括的にカバーすることができる開放部
を有することを要旨とする。従って、フリップチップ用
基板パッドに該当する領域を一括的にカバーすることが
できる。
シャドーマスクが、前記フリップチップ用基板パッドを
個別的にカバーすることができる開放部を有することを
要旨とする。従って、フリップチップ用基板パッドを個
別的にカバーすることができる。
シャドーマスクが、前記出力端子用基板パッドに該当す
る領域を一括的にカバーすることができる開放部を有す
ることを要旨とする。従って、出力端子用基板パッドに
該当する領域を一括的にカバーすることができる。
シャドーマスクが、前記出力端子用基板パッドを個別的
にカバーすることができる開放部を有することを要旨と
する。従って、出力端子用基板パッドを個別的にカバー
することができる。
ャドーマスクを用いたバンプの形成方法について図面を
参照して詳細に説明する。
マスクを用いたバンプの形成方法を示す工程図である。
した方法と同様な方法で、基板31上にフリップチップ
用基板パッドとして機能する金属層41と、出力端子用
基板パッドとして機能する金属層42を各々形成する。
面中央部に多数の金属層41が設けられ、基板31の上
縁面に多数の金属層42が設けられることは、いうまで
もない。
に、金属層41、42を図に一つずつだけ示す。
層41、42以外の露出された領域とを含む前記基板3
1上の全ての領域に保護層を積層した後、通常のポトエ
ッチングを利用して、その露出された領域の基板31上
にだけ保護層44を残す。
護層44及び前記金属層41、42の上面にUBM(u
nder bump metallurgy)として機
能する金属層45を積層する。
層41、42上の領域を除外する領域の金属層45上に
感光膜46のパターンを設ける。感光膜46の高さは、
形成しようとするバンプ(図3の56、58)の全高さ
と同一であるか、又はそれより高く形成しなければなら
ない。
金属層45だけが電気メッキ液(図示せず)に接触され
るようにするためには、前記金属層41に該当する領域
のみが除去された第1のシャドーマスク47を、感光膜
46のパターン上に密着させる。その後、通常的な電気
メッキ法を用いて、銅の金属層48を前記金属層41上
の金属層45上に設ける。前記銅の金属層48が化学蒸
着法、スパッタリング法又は真空蒸着法等で設けられる
ことは、言うまでもない。
示すように、弾性のあるシリコンゴム層147または図
4(B)に示すように、平面度を向上させるための薄膜
の金属層247の両表面を、例えば、高分子系物質層の
ような非電導層347で被覆して構成される。
48、248は、各々フリップチップ用基板パッド又は
各々の基板出力パッドに対応するように設けられてい
る。また、前記第1のシャドーマスク47の開放部14
8、248は、全てのフリップチップ用基板パッド又は
全ての出力端子用基板パッドの領域を一括的にカバーす
ることができるように設けてもよい。
マスク47を除去した後、前記金属層42上の金属層4
5だけが電気メッキ液(図示せず)に接触されるように
するためには、前記金属層42に該当する領域のみが除
去された第2のシャドーマスク49を感光膜46のパタ
ーン上に密着させる。
金(Au)の金属層50を前記金属層42上の金属層4
5上に設ける。
1のシャドーマスク47の材質と同様な材質よりなる。
48、248は、各々のフリップチップ用基板パッド又
は各々の基板出力パッドに対応するように設けられる。
また、前記第2のシャドーマスク49の開放部148、
248は、全てのフリップチップ用基板パッド又は全て
の出力端子用基板パッドの領域を一括的にカバーするこ
とができるように設けてもよい。
マスク49を除去した後、前記金属層48だけが電気メ
ッキ液(図示せず)に接触されるようにするためには、
図1(C)の方法と同様な方法で、前記第1のシャドー
マスク47を感光膜46のパターン上に密着させる。
所望の組成のPbの金属層52を前記金属層48上に設
ける。
マスク47を除去した後、前記金属層50だけが電気メ
ッキ液(図示せず)に接触されるようにするためには、
図2(A)の方法と同様な方法で、前記第2のシャドー
マスク49を感光膜46のパターン上に密着させる。
所望の組成のPbの金属層54を前記金属層50上に設
ける。この時、金属層54の厚さは、DIID(dir
ect interconnection betwe
en inner leadand die pad)
工程のために、前記金属層52の厚さより薄く設けられ
ることが好ましい。
工程は、形成しようとするバンプの金属層の積層数によ
り省略するか、又は繰り返して実施することができる。
49を除去した後、前記感光膜46のパターンを除去す
る。
属層52、54上にのみ、感光膜(図示せず)のパター
ンを設けて、前記金属層45を露出させる。
クとして用いて、既に露出された領域の前記金属層45
を前記保護層44の表面が露出される時まで、食刻した
後、前記感光膜のパターンを除去する。
構造を有するバンプ56、58が一つの基板31上にお
いてフリップチップ用基板パッド及び基板出力パッド上
に各々完成される。
ンプ56は、その下側から順に金属層41、UBMの金
属層45、銅の金属層48、Pbの金属層よりなり、出
力端子用基板パッド上のバンプ58は、その下側から順
に金属層42、UBMの金属層45、金の金属層50、
Pbの金属層54よりなる。
たバンプの形成方法は、マルチチップパッケージ以外
に、マルチチップモジュール(multichip m
odule)にも適用してもよい。
感光膜のマスクを利用しない代わりに、フリップチップ
用基板パッドのためのシャドーマスクと、出力端子基板
パッドのためのシャドーマスクとを交替に利用し、フリ
ップチップ用基板端子及び出力端子用基板パッド上に、
各々異なる積層構造を有するバンプを電気メッキ法によ
り簡単に設けることができる。
より、異なる構造を有するバンプを、フリップチップ用
基板パッド及び出力端子用基板パッド上に各々設けるこ
とができる。
るシャドーマスクを用いたバンプの形成方法は、(a)
フリップチップ用基板パッドと出力端子用基板パッドと
して機能する第1の金属層がその上部面に設けられた基
板を準備する段階と、(b)前記基板中における第1の
金属層が設けられていない領域に、形成しようとするバ
ンプの高さと同一であるか、又は形成しようとするバン
プの高さより高い感光膜を設ける段階と、(c)前記フ
リップチップ用基板パッド及び前記出力端子用基板パッ
ドに該当する領域に設けられた第1の金属層を露出させ
るシリコンゴムよりなる第1のシャドーマスクを前記第
1の金属層上に密着させる段階と、(d)前記フリップ
チップ用基板パッドに該当する領域が除去された前記第
1のシャドーマスクを用いて、前記フリップチップ用基
板パッドにおいて露出された第1の金属層の領域上のみ
に第2の金属層を設けた後、前記第1のシャドーマスク
を除去する段階と、(e)前記出力端子用基板パッドに
該当する領域が除去されたシリコンゴムよりなる第2の
シャドーマスクを前記基板上に密着させる段階と、
(f)前記第2のシャドーマスクを用いて、前記出力端
子用基板パッドにおいての露出された第1の金属層の領
域上のみに第2の金属層を設けた後、前記第2のシャド
ーマスクを除去する段階と、(g)前記一つの基板中に
おける第1の金属層が設けられていない領域に形成され
た感光膜を除去する段階とを含むので、シャドーマスク
を用いた電気メッキ法により、一つの基板上に位置する
フリップチップ用基板パッド及び出力端子用基板パッド
上に、異なる積層構造を有するバンプを各々容易に設け
ることができる。
板パッドと出力端子用基板パッドとして機能する第1の
金属層がその上部面に設けられた基板を準備する段階
と、(b)前記基板中における第1の金属層が設けられ
ていない領域に、形成しようとするバンプの高さと同一
であるか、又は形成しようとするバンプの高さより高い
感光膜を設ける段階と、(c)前記フリップチップ用基
板パッド及び前記出力端子用基板パッドに該当する領域
に設けられた第1の金属層を露出させ、金属層と、この
金属層の上・下部表面上に被覆された非電導層とにより
なる第1のシャドーマスクを前記第1の金属層上に密着
させる段階と、(d)前記フリップチップ用基板パッド
に該当する領域が除去された前記第1のシャドーマスク
を用いて、前記フリップチップ用基板パッドにおいて露
出された第1の金属層の領域上のみに第2の金属層を設
けた後、前記第1のシャドーマスクを除去する段階と、
(e)前記出力端子用基板パッドに該当する領域が除去
され、金属層と、この金属層の上・下部表面上に被覆さ
れた非電導層とによりなる第2のシャドーマスクを前記
基板上に密着させる段階と、(f)前記第2のシャドー
マスクを用いて、前記出力端子用基板パッドにおいての
露出された第1の金属層の領域上のみに第2の金属層を
設けた後、前記第2のシャドーマスクを除去する段階
と、(g)前記一つの基板中における第1の金属層が設
けられていない領域に形成された感光膜を除去する段階
とを含むので、一つの基板上に位置するフリップチップ
用基板パッド及び出力端子用基板パッド上に、異なる積
層構造を有するバンプを各々容易に設けることができ
る。
が、前記フリップチップ用基板パッドに該当する領域を
一括的にカバーすることができる開放部を有するので、
フリップチップ用基板パッドに該当する領域を一括的に
カバーすることができる。
が、前記フリップチップ用基板パッドを個別的にカバー
することができる開放部を有するので、フリップチップ
用基板パッドを個別的にカバーすることができる。
が、前記出力端子用基板パッドに該当する領域を一括的
にカバーすることができる開放部を有するので、出力端
子用基板パッドに該当する領域を一括的にカバーするこ
とができる。
が、前記出力端子用基板パッドを個別的にカバーするこ
とができる開放部を有するので、出力端子用基板パッド
を個別的にカバーすることができる。
を用いたバンプの形成方法を示す工程図である。
を用いたバンプの形成方法を示す工程図である。
形成方法を示す工程図である。
ーマスクの構造を示す断面図であり、(B)は図3の工
程で用いられるシャドーマスクの構造を示す断面図であ
る。
造を概略的に示す断面図であり、(B)は(A)のA部
における拡大図である。
構造のバンプを形成する方法を示す工程図である。
構造のバンプを形成する方法を示す工程図である。
構造のバンプを形成する方法を示す工程図である。
金属層 44 保護層 46 感光膜 47、49 シャドーマスク 56、58 バンプ 147 シリコンゴム層 148、248 開放部 347 非電導層
Claims (6)
- 【請求項1】 一つの基板上に位置するフリップチップ
用基板パッド及び出力端子用基板パッド上に、異なる積
層構造を有するバンプを各々設ける方法において、 (a)フリップチップ用基板パッドと出力端子用基板パ
ッドとして機能する第1の金属層がその上部面に設けら
れた基板を準備する段階と、 (b)前記基板中における第1の金属層が設けられてい
ない領域に、形成しようとするバンプの高さと同一であ
るか、又は形成しようとするバンプの高さより高い感光
膜を設ける段階と、 (c)前記フリップチップ用基板パッド及び前記出力端
子用基板パッドに該当する領域に設けられた第1の金属
層を露出させるシリコンゴムよりなる第1のシャドーマ
スクを前記第1の金属層上に密着させる段階と、 (d)前記フリップチップ用基板パッドに該当する領域
が除去された前記第1のシャドーマスクを用いて、前記
フリップチップ用基板パッドにおいて露出された第1の
金属層の領域上のみに第2の金属層を設けた後、前記第
1のシャドーマスクを除去する段階と、 (e)前記出力端子用基板パッドに該当する領域が除去
されたシリコンゴムよりなる第2のシャドーマスクを前
記基板上に密着させる段階と、 (f)前記第2のシャドーマスクを用いて、前記出力端
子用基板パッドにおいての露出された第1の金属層の領
域上のみに第2の金属層を設けた後、前記第2のシャド
ーマスクを除去する段階と、 (g)前記一つの基板中における第1の金属層が設けら
れていない領域に形成された感光膜を除去する段階と、 を含むことを特徴とするシャドーマスクを用いたバンプ
の形成方法。 - 【請求項2】 一つの基板上に位置するフリップチップ
用基板パッド及び出力端子用基板パッド上に、異なる積
層構造を有するバンプを各々設ける方法において、 (a)フリップチップ用基板パッドと出力端子用基板パ
ッドとして機能する第1の金属層がその上部面に設けら
れた基板を準備する段階と、 (b)前記基板中における第1の金属層が設けられてい
ない領域に、形成しようとするバンプの高さと同一であ
るか、又は形成しようとするバンプの高さより高い感光
膜を設ける段階と、 (c)前記フリップチップ用基板パッド及び前記出力端
子用基板パッドに該当する領域に設けられた第1の金属
層を露出させ、金属層と、この金属層の上・下部表面上
に被覆された非電導層とによりなる第1のシャドーマス
クを前記第1の金属層上に密着させる段階と、 (d)前記フリップチップ用基板パッドに該当する領域
が除去された前記第1のシャドーマスクを用いて、前記
フリップチップ用基板パッドにおいて露出された第1の
金属層の領域上のみに第2の金属層を設けた後、前記第
1のシャドーマスクを除去する段階と、 (e)前記出力端子用基板パッドに該当する領域が除去
され、金属層と、この金属層の上・下部表面上に被覆さ
れた非電導層とによりなる第2のシャドーマスクを前記
基板上に密着させる段階と、 (f)前記第2のシャドーマスクを用いて、前記出力端
子用基板パッドにおいての露出された第1の金属層の領
域上のみに第2の金属層を設けた後、前記第2のシャド
ーマスクを除去する段階と、 (g)前記一つの基板中における第1の金属層が設けら
れていない領域に形成された感光膜を除去する段階と、 を含むことを特徴とするシャドーマスクを用いたバンプ
の形成方法。 - 【請求項3】 前記第1のシャドーマスクが、前記フリ
ップチップ用基板パッドに該当する領域を一括的にカバ
ーすることができる開放部を有することを特徴とする請
求項1または請求項2記載のシャドーマスクを用いたバ
ンプの形成方法。 - 【請求項4】 前記第1のシャドーマスクが、前記フリ
ップチップ用基板パッドを個別的にカバーすることがで
きる開放部を有することを特徴とする請求項1または請
求項2記載のシャドーマスクを用いたバンプの形成方
法。 - 【請求項5】 前記第2のシャドーマスクが、前記出力
端子用基板パッドに該当する領域を一括的にカバーする
ことができる開放部を有することを特徴とする請求項1
または請求項2記載のシャドーマスクを用いたバンプの
形成方法。 - 【請求項6】 前記第2のシャドーマスクが、前記出力
端子用基板パッドを個別的にカバーすることができる開
放部を有することを特徴とする請求項1または請求項2
記載のシャドーマスクを用いたバンプの形成方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1995-29369 | 1995-09-07 | ||
KR1019950029369A KR0151900B1 (ko) | 1995-09-07 | 1995-09-07 | 쉐도우 마스크를 이용한 범프의 형성방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0974099A JPH0974099A (ja) | 1997-03-18 |
JP2862510B2 true JP2862510B2 (ja) | 1999-03-03 |
Family
ID=19426349
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8164228A Expired - Fee Related JP2862510B2 (ja) | 1995-09-07 | 1996-06-25 | シャドーマスク(shadow mask)を用いたバンプ(bump)の形成方法 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP2862510B2 (ja) |
KR (1) | KR0151900B1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101218115B1 (ko) * | 2005-07-26 | 2013-01-18 | 주성엔지니어링(주) | 쉐도우 마스크 및 이를 이용한 박막 증착 방법 |
JP5338572B2 (ja) * | 2009-08-31 | 2013-11-13 | 凸版印刷株式会社 | 半導体装置の製造方法 |
KR102173090B1 (ko) * | 2019-09-04 | 2020-11-03 | (주)라이타이저 | 캐리어 기판의 선택적 전사 방법, 이를 이용한 디스플레이 장치의 제조 방법 및 그 방법에 의해 제조되는 디스플레이 장치 |
KR102203649B1 (ko) * | 2019-09-10 | 2021-01-15 | (주)라이타이저 | 서브 픽셀 csp, 서브 픽셀 csp의 제조 방법, 디스플레이 장치의 제조 방법 및 그 방법에 의해 제조되는 디스플레이 장치 |
-
1995
- 1995-09-07 KR KR1019950029369A patent/KR0151900B1/ko not_active IP Right Cessation
-
1996
- 1996-06-25 JP JP8164228A patent/JP2862510B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0974099A (ja) | 1997-03-18 |
KR0151900B1 (ko) | 1998-10-01 |
KR970018425A (ko) | 1997-04-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100834657B1 (ko) | 전자 장치용 기판 및 그 제조 방법, 및 전자 장치 및 그제조 방법 | |
JP4400802B2 (ja) | リードフレーム及びその製造方法並びに半導体装置 | |
JP3888854B2 (ja) | 半導体集積回路の製造方法 | |
TW535462B (en) | Electric circuit device and method for making the same | |
JP4143345B2 (ja) | チップ積層型パッケージ素子及びその製造方法 | |
JP3343535B2 (ja) | 半導体ダイと概ね同じ大きさのフットプリントを有する半導体デバイス用パッケージ及びその製造プロセス | |
US6949470B2 (en) | Method for manufacturing circuit devices | |
US20040097081A1 (en) | Method for manufacturing circuit devices | |
US7030033B2 (en) | Method for manufacturing circuit devices | |
JP3402086B2 (ja) | 半導体装置およびその製造方法 | |
US20040106288A1 (en) | Method for manufacturing circuit devices | |
JP3823636B2 (ja) | 半導体チップモジュール及びその製造方法 | |
JP4135390B2 (ja) | 半導体装置およびその製造方法 | |
JPH08340002A (ja) | 半導体装置の製造方法 | |
JP2862510B2 (ja) | シャドーマスク(shadow mask)を用いたバンプ(bump)の形成方法 | |
US7045393B2 (en) | Method for manufacturing circuit devices | |
JPH10335337A (ja) | 半導体装置及びその製造方法 | |
JP2004080006A (ja) | 半導体装置の製造方法 | |
JP4206779B2 (ja) | 半導体装置の製造方法 | |
JP3394696B2 (ja) | 半導体装置及びその製造方法 | |
JP2002076166A (ja) | 樹脂封止型半導体装置及びその製造方法 | |
JP4631223B2 (ja) | 半導体実装体およびそれを用いた半導体装置 | |
JP2004207278A (ja) | 回路装置およびその製造方法 | |
JP4073294B2 (ja) | 回路装置の製造方法 | |
JP2004072043A (ja) | 半導体ウェハ及び半導体チップ並びに半導体装置とその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071211 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081211 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091211 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091211 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101211 Year of fee payment: 12 |
|
LAPS | Cancellation because of no payment of annual fees |