JP2862434B2 - Non-volatile memory - Google Patents
Non-volatile memoryInfo
- Publication number
- JP2862434B2 JP2862434B2 JP10684892A JP10684892A JP2862434B2 JP 2862434 B2 JP2862434 B2 JP 2862434B2 JP 10684892 A JP10684892 A JP 10684892A JP 10684892 A JP10684892 A JP 10684892A JP 2862434 B2 JP2862434 B2 JP 2862434B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- impurity diffusion
- diffusion layer
- insulating film
- floating gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】[0001]
【産業上の利用分野】この発明は高集積化可能な不揮発
性メモリに関し、更に詳しくは５ボルト以下の低電圧の
単一電源電圧でもって書き込み可能なホットエレクトロ
ンをソース側から注入するソース・ホットエレクトロン
注入型のＦＬＡＳＨ（フラッシュ）ＥＥＰＲＯＭに関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a non-volatile memory which can be highly integrated, and more particularly, to a source hot source in which writable hot electrons are injected from a source side with a low single power supply voltage of 5 V or less. The present invention relates to an electron injection type FLASH (flash) EEPROM.
【０００２】[0002]
【従来の技術及び発明が解決しようとする課題】従来の
フラッシュＥＥＰＲＯＭはドレイン側からのチャネル
（アバランシェ）ホットエレクトロン注入により書き込
みをおこなっていたため、１ｍＡ程度の書き込み電流を
必要とし、書き込み効率が低く、ドレインに５ボルト以
上の高電圧を印加する必要があった。従って、回路に高
電圧を発生させるのが難しい。そのため、通常の５ボル
ト電源電圧より高い外部電源電圧が必要であった。2. Description of the Related Art In a conventional flash EEPROM, writing is performed by channel (avalanche) hot electron injection from the drain side. Therefore, a writing current of about 1 mA is required, and the writing efficiency is low. It was necessary to apply a high voltage of 5 volts or more to the drain. Therefore, it is difficult to generate a high voltage in the circuit. Therefore, an external power supply voltage higher than the usual 5 volt power supply voltage was required.
【０００３】この発明では、書き込み効率が高く、５ボ
ルト以下の低電圧の単一電源電圧で、かつ１μｓ以下の
高速でもって書き込みできる不揮発性メモリを提供しよ
うとするものである。又、この発明では、小面積で、プ
ログラム電流が従来の１ｍＡに対して、１０μＡに設定
できて高電圧発生回路（オン・チップ ハイ ボルティ
ジ ゼネレイション サーキット）の作成を容易にでき
る不揮発性メモリを提供しようとするものである。An object of the present invention is to provide a nonvolatile memory which has a high writing efficiency and can be written with a single power supply voltage of 5 V or less and at a high speed of 1 μs or less. In addition, the present invention provides a nonvolatile memory which has a small area, can set a program current to 10 μA compared to the conventional 1 mA, and can easily create a high-voltage generation circuit (on-chip high voltage generation circuit). What you want to do.
【０００４】[0004]
【課題を解決するための手段】この発明によれば、ソー
ス領域としての第１の不純物拡散層とドレイン領域とし
ての第２の不純物拡散層とが所定間隔離れて形成された
半導体基板と、これら第１，第２の不純物拡散層間で、
かつ第１の不純物拡散層側の半導体基板上に配設される
第１絶縁膜と、第１，第２の不純物拡散層間で、かつ第
１絶縁膜に隣接するとともに第２の不純物拡散層側の半
導体基板上に配設されるトンネル絶縁膜と、第１絶縁膜
上に形成される第１電極と、トンネル絶縁膜上に形成さ
れ、かつ第１電極の側壁のみに絶縁膜を介して形成され
るフローティングゲートと、第２絶縁膜を介して少なく
ともフローティングゲート上に配設され、それによって
フローティングゲートの電位を制御しうる第２電極とか
らなるメモリセルを備え、第１電極下に形成され、第１
電極によって制御される反転層からチャネルホットエレ
クトロンがフローティングゲートへ注入されることを可
能とする不揮発性メモリが提供される。According to the present invention, a saw is provided.
A first impurity diffusion layer as a source region and a drain region
A semiconductor substrate in which all the second impurity diffusion layers are formed at a predetermined distance from each other, and between the first and second impurity diffusion layers.
And a first insulating layer disposed on the first impurity diffusion layer side of the semiconductor substrate, the first, second impurity diffusion layers, and the
A half of the second impurity diffusion layer side adjacent to the first insulating film.
A tunnel insulating film provided on the conductive substrate, a first electrode formed on the first insulating film, and formed on the tunnel insulating film and formed only on a side wall of the first electrode via the insulating film. A memory cell consisting of a floating gate and a second electrode disposed at least on the floating gate via a second insulating film, whereby the potential of the floating gate can be controlled, and formed under the first electrode; First
A non-volatile memory is provided that allows channel hot electrons to be injected into a floating gate from an inversion layer controlled by an electrode.
【０００５】また、この発明では別の観点から以下の不
揮発性メモリが提供される。 （ｉ）上記メモリセルが複数個一方向に連設され、かつ
１つのメモリセルの第１の不純物拡散層とこの１つのメ
モリセルの一方に隣接する一方のメモリセルの第２の不
純物拡散層とが連続して形成されてなる不揮発性メモリ
が提供される。 （ii）上記メモリセルが複数個一方向に連設され、かつ
一つのメモリセルの第１の不純物拡散層とこの一つのメ
モリセルの一方に隣接する一方のメモリセルの第１の不
純物拡散層とを共有して設けると共に、一つのメモリセ
ルの第２の不純物拡散層とこの一つのメモリセルのもう
一方に隣接する他方のメモリセルの第２の不純物拡散層
とを共有して設けてなる不揮発性メモリが提供される。Further, the present invention provides the following nonvolatile memory from another viewpoint. (I) A plurality of the memory cells are connected in one direction, and a first impurity diffusion layer of one memory cell and a second impurity diffusion layer of one memory cell adjacent to one of the one memory cells And a non-volatile memory formed continuously. (Ii) a plurality of the memory cells connected in one direction, and a first impurity diffusion layer of one memory cell and a first impurity diffusion layer of one memory cell adjacent to one of the one memory cells; And a second impurity diffusion layer of one memory cell and a second impurity diffusion layer of the other memory cell adjacent to the other of the one memory cell. A non-volatile memory is provided.
【０００６】（iii)上記メモリセルが複数個をマトリッ
クス状に配列され、上記マトリックス状のＹ方向に配列
したメモリセルの第１電極がＹ方向に連続形成され、上
記マトリックス状のＸ方向に配列したメモリセルがこの
一つのメモリセルの第１の不純物拡散層とこの一つのメ
モリセルの一方に隣接する一方のメモリセルの第１の不
純物拡散層とを共有して形成するとともに、一つのメモ
リセルの第２の不純物拡散層とこの一つのメモリセルの
もう一方に隣接する他方のメモリセルの第２の不純物拡
散層とを連続して形成し、第１の不純物拡散層又は第２
の不純物拡散層のどちらか一方がＸ方向に接続されて配
線され、他方がＹ方向に接続されて配線されている不揮
発性メモリが提供される。(Iii) A plurality of the memory cells are arranged in a matrix, and the first electrodes of the memory cells arranged in the matrix in the Y direction are continuously formed in the Y direction and arranged in the matrix in the X direction. The memory cell thus formed shares the first impurity diffusion layer of the one memory cell and the first impurity diffusion layer of one of the memory cells adjacent to one of the one memory cell, and A second impurity diffusion layer of the cell and a second impurity diffusion layer of the other memory cell adjacent to the other of the one memory cell are continuously formed, and the first impurity diffusion layer or the second impurity diffusion layer is formed.
Is provided, one of the impurity diffusion layers is connected and wired in the X direction, and the other is connected and wired in the Y direction.
【０００７】この発明における第１絶縁膜は、第１電極
のゲート酸化膜として定義されるものであり、例えば、
ＳｉＯ2 膜により形成され、その膜厚は５０〜２００Å
程度が好ましい。The first insulating film in the present invention is defined as a gate oxide film of a first electrode.
It is formed of a SiO 2 film and its thickness is 50 to 200 °.
The degree is preferred.
【０００８】この発明におけるトンネル絶縁膜は、第１
の不純物拡散層とは反対に位置する第２の不純物拡散層
の領域まで延設された絶縁膜であり、主としてフローテ
ィングゲート下に設けられる絶縁膜である。この膜は例
えばＳｉＯ2膜で形成され、その膜厚は２０〜１００Å
程度が好ましい。The tunnel insulating film according to the present invention has a first
Is an insulating film extending to the region of the second impurity diffusion layer located opposite to the impurity diffusion layer, and is provided mainly under the floating gate. This film is formed of, for example, a SiO 2 film and its thickness is 20 to 100 °.
The degree is preferred.
【０００９】[0009]
【実施例】以下この発明の実施例について説明する。な
お、これによってその発明は限定を受けるものではな
い。図１はこの発明の不揮発性メモリのメモリセルを示
す一実施例である。図１において、不揮発性メモリは、
ソース（第１の不純物拡散層）としてのｎ + 拡散層８
ａ、ドレイン（第２の不純物拡散層）としてのｎ+ 拡散
層８ｂを有するｐ型Ｓｉ基板１と、ＳｉＯ2 のゲート酸
化膜（第１絶縁膜）２と、ＳｉＯ2 のトンネル絶縁膜９
と、ポリシリコンの補助ゲート（第１電極）（以下 Ａ
Ｇという）４と、ポリシリコンのフローティングゲート
（以下 ＦＧという）１１ａと、ポリシリコンの制御ゲ
ート（第２電極）（以下 ＣＧという）１３とから主と
してなる。Embodiments of the present invention will be described below. What
This does not limit the invention.
No. FIG. 1 shows a memory cell of a nonvolatile memory according to the present invention.
This is one embodiment. In FIG. 1, the nonvolatile memory is
N as a source (first impurity diffusion layer) +Diffusion layer 8
a, n as drain (second impurity diffusion layer)+diffusion
A p-type Si substrate 1 having a layer 8b;TwoGate acid
Film (first insulating film) 2 and SiOTwoTunnel insulating film 9
And an auxiliary gate (first electrode) of polysilicon (hereinafter referred to as A
G) 4 and polysilicon floating gate
(Hereinafter referred to as FG) 11a and a polysilicon control gate.
(The second electrode) (hereinafter referred to as CG) 13
Do it.
【００１０】更に、ゲート酸化膜２はソース８ａ、ドレ
イン８ｂ間で、かつソース側のＳｉ基板１上に配設さ
れ、膜厚ｄo が１７０Åである。トンネル絶縁膜９はソ
ース８ａとは反対に位置するドレイン８ｂの領域まで延
設され、膜厚ｄ2 が８０Åである。ＡＧ４はゲート酸化
膜２上に形成され、それによってホットエレクトロンを
ＦＧ１１ａのＡＧ４下に形成されＡＧ４によって制御さ
れる反転層からチャネルホットエレクトロンがＦＧ１１
ａへ注入されることで書き込みが可能となる。Further, the gate oxide film 2 is disposed between the source 8a and the drain 8b and on the source-side Si substrate 1 and has a thickness do of 170 ° . Tunnel insulating film 9 is the source 8a is extended to the region of the drain 8b positioned on the opposite, the thickness d 2 is 80 Å. The AG4 is formed on the gate oxide film 2, whereby hot electrons are formed under the AG4 of the FG 11a and channel hot electrons are generated from the inversion layer controlled by the AG4.
By writing into a, writing becomes possible.
【００１１】ＦＧ１１ａはトンネル絶縁膜９上で、かつ
ＡＧ４の側壁に膜厚ｄ3 が５００ÅのＳｉＯ2 の側壁絶
縁膜３０を介して形成されている。ＣＧ１３は、膜厚ｄ
4 が２００ÅのＳｉＯ2 の第２絶縁膜１２を介して少な
くともフローティングゲート１１ａ上に配設され、それ
によってＦＧ１１ａの電位を制御しうる。The FG 11a is formed on the tunnel insulating film 9 and on the side wall of the AG 4 via a SiO 2 side wall insulating film 30 having a thickness d 3 of 500 °. CG13 has a film thickness d
4 is disposed on at least the floating gate 11a via the second insulating film 12 of SiO 2 of 200 °, whereby the potential of the FG 11a can be controlled.
【００１２】以下、製造方法について説明する。まず、
図３に示すようにｐ型Ｓｉ基板１上に、熱酸化によって
第１絶縁膜である１７０Å厚のＳｉＯ2 のゲート酸化膜
２を形成する。そして、ゲート酸化膜２上の全面に３０
００Å厚のポリシリコン層、膜厚ｄ1 が１５００ÅのＳ
ｉＯ2 膜を順次積層し、更にレジストパターン３を例え
ば１μｍ積層した後、エッチングを行ってＡＧ４並びに
その上に膜厚ｄ1 が１５００ÅのＳｉＯ2膜５を形成す
る（以上図３参照）。Hereinafter, the manufacturing method will be described. First,
On the p-type Si substrate 1 as shown in FIG. 3, a gate oxide film 2 of 170Å thick SiO 2 which is the first insulating film by thermal oxidation. Then, over the entire surface on the gate oxide film 2, 30
A polysilicon layer having a thickness of 00 mm and a thickness d 1 of 1500 mm
After sequentially laminating iO 2 films and further laminating a resist pattern 3 of, for example, 1 μm, etching is performed to form AG 4 and a SiO 2 film 5 having a thickness d 1 of 1500 ° thereon (see FIG. 3).
【００１３】レジストパターン３を除去し、続いて、イ
オン注入用マスク６を形成し、続いて、イオン注入用マ
スク６及びＡＧ４をマスクとしてＡｓイオン７の注入を
行ってＡＧ４の２つのｎ+ 拡散層形成領域Ａ，Ｂのうち
一方の形成領域Ｂにのみソースとしてのｎ+ 拡散層８ａ
を形成する（図４参照）。この際、Ａｓイオン７のイオ
ン注入量は加速電圧が８０ＫｅＶで１×１０15cm -2であ
る。The resist pattern 3 is removed.
An on-implantation mask 6 is formed, followed by an ion-implantation mask.
Implantation of As ions 7 using mask 6 and AG 4 as a mask;
Go to the two n of AG4+Of the diffusion layer formation regions A and B
Only one forming region B has n as a source.+Diffusion layer 8a
Is formed (see FIG. 4). At this time, the ion of As ion 7
The injection amount is 1 × 10 at an acceleration voltage of 80 KeV.15cm -2In
You.
【００１４】マスク６を除去した後、続いて、ＡＧ４を
有するＳｉ基板上の全面に５００Å厚のＳｉＯ2 の絶縁
膜（図示せず）を積層した後エッチバック処理によりＡ
Ｇ４の側壁に膜厚ｄ3 が５００ÅのＳｉＯ2 の側壁絶縁
膜３０を形成する（図５参照）。この側壁絶縁膜３０は
ＳｉＯ2 ／ＳｉＮの２層膜やＳｉＯ2 ／ＳｉＮ／ＳｉＯ
2 の３層膜（ＯＮＯ膜）でも良い。[0014] After removing the mask 6, subsequently, A by etch-back process after laminating a 500Å thick SiO 2 insulating film (not shown) on the entire surface of the Si substrate having a AG4
A sidewall insulating film 30 of SiO 2 having a thickness d 3 of 500 ° is formed on the sidewall of G4 (see FIG. 5). The sidewall insulating film 30 is two-layer film or SiO 2 / SiN / SiO of SiO 2 / SiN
A two- layer film (ONO film) may be used.
【００１５】次に、熱酸化によって領域Ａと領域Ｂでの
Ｓｉ基板１の不純物濃度の違いによる酸化膜生成速度の
違いにより、領域Ａ上に膜厚ｄ2 が８０ÅのＳｉＯ2 の
トンネル絶縁膜９と、領域Ｂ上に膜厚ｄ13が１５０Åの
ＳｉＯ2 膜２ａとが形成される（図６参照）。更に、側
壁絶縁膜３０を有するＳｉ基板１上の全面に４０００Å
厚のポリシリコン層を積層した後、通常の反応性イオン
エッチング（ＲＩＥ）でエッチバックを行ってＡＧ４の
両側壁にポリシリコンのサイド ウォール スペーサー
１１ａ、１１ｂを形成する（以上図６参照）。Next, due to the difference in the oxide film formation rate due to the difference in the impurity concentration of the Si substrate 1 between the region A and the region B due to the thermal oxidation, a tunnel insulating film of SiO 2 having a thickness d 2 of 80 ° 9, the thickness d 13 is and the SiO 2 film 2a of 150Å is formed on the region B (see FIG. 6). Further, the entire surface of the Si substrate 1 having the side wall insulating film 30 is 4000 °
After stacking the thick polysilicon layer, the sidewall spacers 11a and 11b of polysilicon are formed on both side walls of the AG 4 by performing etch-back by ordinary reactive ion etching (RIE) (see FIG. 6).
【００１６】この際、ＡＧ４のｎ+ 拡散層８ａとは反対
に位置するｎ+ 拡散層（次工程で形成されるドレイン８
ｂ）側に位置するサイド ウォール スペーサー１１ａ
は膜厚ｄ2 が８０Å厚のＳｉＯ2 のトンネル絶縁膜９上
に形成され、さらにこのサイド ウォール スペーサー
１１ａはＦＧとして機能するものであり、サイド ウォ
ール スペーサー１１ａは次工程のＣＧ１３形成時に同
時にエッチングされセルフアラインでＦＧ１１ａが形成
されることになる。一方、サイド ウォールスペーサー
１１ｂはメモリセルの動作に関与しない。従って、サイ
ド ウォールスペーサー１１ｂをＲＩＥで除去しても良
い。At this time, an n + diffusion layer (drain 8 formed in the next step) located opposite to n + diffusion layer 8 a of AG 4 is formed.
b) Side wall spacer 11a located on the side
Is formed on the SiO 2 tunnel insulating film 9 having a thickness d 2 of 80 ° and the sidewall spacer 11a functions as an FG. The sidewall spacer 11a is simultaneously etched when the CG 13 is formed in the next step. The FG 11a is formed by self-alignment. On the other hand, the sidewall spacer 11b does not participate in the operation of the memory cell. Therefore, the sidewall spacer 11b may be removed by RIE.
【００１７】次に、再度Ａｓイオン７，リンイオン２０
の注入をＳｉ基板１上に行って残りのｎ+ 拡散層形成領
域Ａにドレインとしてのｎ+拡散層８ｂを形成する（図
６参照）。この際、Ａｓイオン注入量は５×１０14cm-2
であり、リンイオン注入量は２×１０14cm-2である。次
に、ソース８ａ、ドレイン８ｂ及び側壁絶縁膜３０を有
するＳｉ基板上の全面に膜厚ｄ4 が２００ÅのＳｉＯ2
膜１２を形成し、その上に２０００Å厚のポリシリコン
層を積層した後、レジストマスク（図示せず）を用いて
エッチングを行いＣＧ１３を形成する（図７参照）。こ
の際、上述したように、図６のサイドウォール スペー
サー１１ａは２０００Å厚のポリシリコン層と同時にエ
ッチングされＦＧ１１ａが形成される。また、このエッ
チング時にサイド ウォールスペーサー１１ｂをＲＩＥ
で除去しても良い。Next, again As ions 7 and phosphorus ions 20
Is implanted into the Si substrate 1 to form an n + diffusion layer 8b as a drain in the remaining n + diffusion layer formation region A (see FIG. 6). At this time, the As ion implantation amount is 5 × 10 14 cm −2.
And the phosphorus ion implantation amount is 2 × 10 14 cm −2 . Next, a SiO 2 film having a thickness d 4 of 200 ° is formed on the entire surface of the Si substrate having the source 8a, the drain 8b and the side wall insulating film 30.
After the film 12 is formed and a polysilicon layer having a thickness of 2000 mm is stacked thereon, etching is performed using a resist mask (not shown) to form a CG 13 (see FIG. 7). At this time, as described above, the sidewall spacer 11a in FIG. 6 is etched simultaneously with the polysilicon layer having a thickness of 2,000 mm to form the FG 11a. At the time of this etching, the side wall spacer 11b is removed by RIE.
May be removed.
【００１８】図２にこの実施例のメモリセルの等価回路
を示す。図２の等価回路において、ソース８ａ、ドレイ
ン８ｂ、ＡＧ４、ＣＧ１３にそれぞれ印加される電圧を
Ｖs , Ｖd ，Ｖag，Ｖcgとして、たとえば、表１のよう
な電圧を印加することにより動作させることができる。FIG. 2 shows an equivalent circuit of the memory cell of this embodiment. In the equivalent circuit shown in FIG. 2, the source 8a, the drain 8b, AG4, CG13 to voltage V s applied respectively, V d, V ag, as V cg, for example, operation by applying a voltage as shown in Table 1 Can be done.
【００１９】[0019]
【表１】 [Table 1]
【００２０】表１において、書き込み時は、ＣＧ１３に
高電圧を印加してＦＧ１１ａの直下の部分を強い反転状
態にしておき、ＡＧ４にしきい値電圧Ｖth程度の電圧
（２ボルト) を印加すると、ＦＧ１１ａのソース側から
ＦＧ１１ａへホットエレクトロンが注入される。消去時
は、ＦＧ１１ａからドレイン８ｂへのＦ／Ｎトンネル電
流により電子が引き抜かれる。In Table 1, at the time of writing, a high voltage is applied to the CG 13 so that the portion immediately below the FG 11a is in a strong inversion state, and a voltage (about 2 volts) about the threshold voltage V th is applied to the AG 4. Hot electrons are injected into the FG 11a from the source side of the FG 11a. At the time of erasing, electrons are extracted by the F / N tunnel current from the FG 11a to the drain 8b.
【００２１】図８にはＡＧ電圧Ｖagの関数として、プロ
グラムされるメモリセルのしきい値電圧Ｖthが描かれて
いる。図９は異なる電圧( Ｖd ) に対するプログラム時
間の関数として、プログラムされるメモリセルのしきい
値シフト( スレッショルドシフト) を示す。図１０は本
発明のメモリセルを複数個配列したメモリセルアレイの
第１の実施例を示す。図１０から、一方向に配列される
一つのメモリセルのソース領域とそれの一方に隣接する
一方のメモリセルのドレイン領域とを連続形成するよう
にメモリセルが配置され( メモリセルＣ１１のソースと
Ｃ１１に隣接するＣ１２のドレインとが接続されてい
る) 、Ｓｉ基板の表面に平行で、これらメモリセルの上
記配列方向とは直交する方向にＡＧが連続して形成さ
れ、ＡＧがそれぞれ接続されている方向と平行にソース
領域／ドレイン領域が接続されていることが分かる。FIG. 8 illustrates the threshold voltage Vth of the memory cell to be programmed as a function of the AG voltage Vag . FIG. 9 shows the threshold shift (threshold shift) of the memory cell being programmed as a function of the programming time for different voltages (V d ). FIG. 10 shows a first embodiment of a memory cell array according to the present invention in which a plurality of memory cells are arranged. From FIG. 10, the memory cells are arranged so as to continuously form the source region of one memory cell arranged in one direction and the drain region of one memory cell adjacent to one of the memory cells (the source region of the memory cell C11 and AG is connected to the drain of C12 adjacent to C11), and AGs are formed continuously in a direction parallel to the surface of the Si substrate and orthogonal to the arrangement direction of these memory cells. It can be seen that the source / drain regions are connected in parallel to the direction in which they are located.
【００２２】図１０に示されるメモリセルＣ１１とＣ１
２の構造の概略を図１１に示す。メモリセルＣ１１とメ
モリセルＣ１２とは、図１１に示すように、メモリセル
Ｃ１１のＡＧ４のＦＧ１１ａが存在しない不純物拡散層
６８側にはメモリセルＣ１２のＡＧ４のＦＧ１１ａがメ
モリセルＣ１１のＡＧ４と不純物拡散層６８を介して隣
接するように配置されている。この不純物拡散層６８は
メモリセルＣ１１に対してはソースとして機能し、メモ
リセルＣ１２に対してはドレインとして機能する。Memory cells C11 and C1 shown in FIG.
FIG. 11 schematically shows the structure of No. 2. As shown in FIG. 11, the memory cell C11 and the memory cell C12 are different from the memory cell C11 in that the FG11a of the memory cell C12 does not have the FG11a of the memory cell C11. It is arranged so as to be adjacent via the layer 68. This impurity diffusion layer 68 functions as a source for the memory cell C11 and functions as a drain for the memory cell C12.
【００２３】以下、製造方法について説明する。まず、
図１２に示すようにｐ型Ｓｉ基板１上に、レジストパタ
ーン３を用いて第１絶縁膜２、ＡＧ４及びＳｉＯ2 膜５
を形成する（図３と同一工程）。続いて、図１３に示す
ようにレジストパターン３を除去し、マスク６を形成
し、ソース領域にＡｓイオン７を注入する（図４と同一
工程）。Hereinafter, the manufacturing method will be described. First,
As shown in FIG. 12, a first insulating film 2, an AG 4 and an SiO 2 film 5 are formed on a p-type Si substrate 1 by using a resist pattern 3.
Is formed (same process as FIG. 3). Subsequently, as shown in FIG. 13, the resist pattern 3 is removed, a mask 6 is formed, and As ions 7 are implanted into the source region (the same step as FIG. 4).
【００２４】続いて、図１４に示すようにマスク６を除
去し、全面にＳｉＯ2 膜を積層した後エッチバックをお
こなって側壁絶縁膜３０を形成する（図５と同一工
程）。続いて、図１５に示すように熱酸化で膜厚ｄ2 が
８０ÅのＳｉＯ2 のトンネル膜９、膜厚ｄ13が１５０Å
のＳｉＯ2 膜２ａを形成したのち、図１６に示すように
全面に４０００Å厚のポリシリコン層を積層した後エッ
チバックをおこなってＡＧ４の両側壁にポリシリコンの
サイド ウォール スペーサー１１ａ，１１ｂを形成す
る。このサイドウォールスペーサー１１ａは図１９でＣ
Ｇ１３を形成するときに同時にエッチングされ、セルフ
アラインでＦＧ１１ａとして形成され機能する。Subsequently, as shown in FIG. 14, the mask 6 is removed, an SiO 2 film is laminated on the entire surface, and then etch-back is performed to form a sidewall insulating film 30 (the same step as FIG. 5). Subsequently, as shown in FIG. 15, the SiO 2 tunnel film 9 having a film thickness d 2 of 80 ° by thermal oxidation and a film thickness d 13 of 150 °
After the formation of the SiO 2 film 2a, as shown in FIG. 16, a polysilicon layer having a thickness of 4000 ° is laminated on the entire surface and then etched back to form polysilicon sidewall spacers 11a and 11b on both side walls of the AG4. . This side wall spacer 11a is C in FIG.
It is etched at the same time when G13 is formed, and is formed and functions as FG11a in a self-aligned manner.
【００２５】更に図１７に示すようにＡｓイオン７，Ｐ
イオン２０をＳｉ基板１上のドレイン領域に注入する。
この際、図１６で形成されたサイド ウォール スペー
サー１１ａ，１１ｂのうち、不要なサイド ウォール
スペーサー１１ｂを除去しても良い。図１１はサイド
ウォール スペーサー１１ｂを除去した時の実施例であ
る。また、サイド ウォール スペーサー１１ｂの除去
の時期はＡｓやリンのイオン注入の前でも上述したよう
にイオン注入の後でもどちらでも良い。以上の図１５か
ら図１７までの工程は図６と同一工程である。Further, as shown in FIG.
Ions 20 are implanted into the drain region on the Si substrate 1.
At this time, of the side wall spacers 11a and 11b formed in FIG.
The spacer 11b may be removed. Figure 11 is the side
This is an embodiment when the wall spacer 11b is removed. The removal of the side wall spacer 11b may be performed before the ion implantation of As or phosphorus or after the ion implantation as described above. The steps from FIG. 15 to FIG. 17 are the same as those in FIG.
【００２６】次に、図１８に示すように全面に膜厚ｄ4
が２００ÅのＳｉＯ2 の第２絶縁膜１２を形成したの
ち、図１９に示すように２０００Å厚のポリシリコン層
を積層した後ＣＧ１３をパターン形成する。以上の図１
８から図１９までの工程は図６から図７までの工程と同
一である。このように上記第１の実施例では、図１０に
示すように、一方向（たとえばＸ方向）に相互に隣接す
るメモリセルＣ１１、Ｃ１２で、一つのメモリセルＣ１
２のソースと、隣接するメモリセルＣ１１のドレインと
を連続して形成し、又、同じく一方向（たとえばＸ方
向）に相互に隣接するメモリセルＣ２１、Ｃ２２で、一
つのメモリセルＣ２２のソースと、隣接するメモリセル
Ｃ２１のドレインとを連続して形成し、かつメモリセル
Ｃ１１とメモリセルＣ２１のそれぞれ上記（ソース、ド
レイン）がＹ方向に延びる埋め込み拡散層で接続され、
又、メモリセルＣ１２とメモリセルＣ２２のそれぞれ上
記（ソース、ドレイン）がＹ方向に延びる埋め込み拡散
層で接続された構造のメモリセルアレイを提供できる。Next, the film thickness d 4 on the entire surface as shown in FIG. 18
After forming the second insulating film 12 of SiO 2 having a thickness of 200 °, a CG 13 is formed by patterning after laminating a polysilicon layer having a thickness of 2000 ° as shown in FIG. Figure 1 above
The steps from 8 to 19 are the same as the steps from FIG. 6 to FIG. As described above, in the first embodiment, as shown in FIG. 10, the memory cells C11 and C12 adjacent to each other in one direction (for example, the X direction) form one memory cell C1.
2 and the drain of the adjacent memory cell C11 are continuously formed. Similarly, the memory cells C21 and C22 which are adjacent to each other in one direction (for example, the X direction) are connected to the source of one memory cell C22. , The drain of the adjacent memory cell C21 is formed continuously, and the above (source and drain) of the memory cell C11 and the memory cell C21 are connected by a buried diffusion layer extending in the Y direction.
Further, it is possible to provide a memory cell array having a structure in which the above-mentioned (source and drain) of the memory cell C12 and the memory cell C22 are connected by a buried diffusion layer extending in the Y direction.
【００２７】さらに図１０に示すように、ＡＧ１がＹ方
向に配列されたメモリセルＣ１１とメモリセルＣ２１に
接続され、ＡＧ２がＹ方向に配列されたメモリセルＣ１
２とメモリセルＣ２２に接続されている。又、ＣＧ１は
Ｘ方向に配列されたメモリセルＣ１１とメモリセルＣ１
２に接続され、ＣＧ２がＸ方向に配列されたメモリセル
Ｃ２１とメモリセルＣ２２に接続されている。Further, as shown in FIG. 10, AG1 is connected to memory cells C11 and C21 arranged in the Y direction, and AG2 is connected to memory cell C1 arranged in the Y direction.
2 and the memory cell C22. CG1 is a memory cell C11 and a memory cell C1 arranged in the X direction.
2 and CG2 is connected to the memory cells C21 and C22 arranged in the X direction.
【００２８】その結果、第１の実施例ではソース、ドレ
インとして機能する不純物拡散層と金属等の配線層とを
接続するためのコンタクト領域を形成する必要がないの
で、メモリセルアレイの面積を縮小でき、素子の高集積
化を可能にできる。上記第１の実施例では、一つのメモ
リセルＣ１２のソースと、隣接するメモリセルＣ１１の
ドレインとを連接して形成した場合を示したが、第２の
実施例に示すように、一つのメモリセルのソースと、隣
接するメモリセルのソースとを連接して形成したり、一
つのメモリセルのドレインと、隣接するメモリセルのド
レインとを連接して形成することも可能である。As a result, in the first embodiment, it is not necessary to form a contact region for connecting an impurity diffusion layer functioning as a source and a drain to a wiring layer such as a metal, so that the area of the memory cell array can be reduced. Thus, high integration of the device can be realized. In the first embodiment, the case where the source of one memory cell C12 and the drain of the adjacent memory cell C11 are connected to each other is described. However, as shown in the second embodiment, one memory cell C12 is connected to one memory cell C12. The source of a cell and the source of an adjacent memory cell can be connected to each other, or the drain of one memory cell and the drain of an adjacent memory cell can be connected to each other.
【００２９】図２０は本発明のメモリセルを複数個配列
したメモリセルアレイの第２の実施例を示す。図２０に
おいて、一方向、例えばＸ方向にメモリセルＣ１１，メ
モリセルＣ１２，メモリセルＣ１３，．．．が配列され
ている。メモリセルＣ１２のソース領域とそれに隣接す
るメモリセルＣ１３のソース領域とが連続形成されてお
り、メモリセルＣ１１のドレイン領域とそれに隣接する
メモリセルＣ１２のドレイン領域とが連続形成されてい
る。この際、メモリセルＣ１３はメモリセルＣ１２を介
してメモリセルＣ１１とは反対側に配置されている。Ａ
ＧはＸ方向に直交するＹ方向に接続されている。すなわ
ち、メモリセルＣ１１とメモリセルＣ２１はＡＧ１で接
続され、メモリセルＣ１２とメモリセルＣ２２はＡＧ２
で接続され、メモリセルＣ１３とメモリセルＣ２３はＡ
Ｇ３で接続されている。しかもＡＧ１が接続されている
方向と平行にメモリセルＣ１１とメモリセルＣ２１の各
ソース領域とドレイン領域とが平行に配列されており、
ＡＧ２及びＡＧ３でも同様である。FIG. 20 shows a second embodiment of the memory cell array according to the present invention in which a plurality of memory cells are arranged. In FIG. 20, the memory cells C11, C12, C13,. . . Are arranged. The source region of the memory cell C12 and the source region of the memory cell C13 adjacent thereto are continuously formed, and the drain region of the memory cell C11 and the drain region of the memory cell C12 adjacent thereto are continuously formed. At this time, the memory cell C13 is arranged on the opposite side of the memory cell C11 via the memory cell C12. A
G is connected in the Y direction orthogonal to the X direction. That is, the memory cell C11 and the memory cell C21 are connected by AG1, and the memory cell C12 and the memory cell C22 are connected by AG2.
And the memory cell C13 and the memory cell C23 are connected by A
It is connected by G3. Moreover, the source region and the drain region of the memory cell C11 and the memory cell C21 are arranged in parallel with the direction in which the AG1 is connected.
The same applies to AG2 and AG3.
【００３０】図２１は図２０のメモリセルＣ１２，メモ
リセルＣ１３の配列構造を示す。図２１において、メモ
リセルＣ１２，メモリセルＣ１３は一方向、例えばＸ方
向に配列され、それぞれのＡＧ４の両側壁のうち一方に
ＦＧ１１ａを有する。しかもメモリセルＣ１２，メモリ
セルＣ１３のソース８ａは共有して設けられ、かつＸ方
向に配列されるメモリセルＣ１１，メモリセルＣ１２の
ドレイン８ｂは共有して設けられている。FIG. 21 shows the arrangement of the memory cells C12 and C13 in FIG. In FIG. 21, the memory cells C12 and C13 are arranged in one direction, for example, the X direction, and each of the AG4 has an FG 11a on one of both side walls. Moreover, the sources 8a of the memory cells C12 and C13 are provided in common, and the drains 8b of the memory cells C11 and C12 arranged in the X direction are provided in common.
【００３１】以下、製造方法について説明する。まず、
図２２に示すようにｐ型Ｓｉ基板１上に、レジストパタ
ーン３を用いてＳｉＯ2 の第１絶縁膜２、ＡＧ４及びＳ
ｉＯ2 膜５を形成する（図３の時と同一工程である）。
続いて、図２３に示すようにレジストパターン３を除去
し、マスク６を形成し、ソース領域にＡｓイオン７を注
入する。Hereinafter, the manufacturing method will be described. First,
On the p-type Si substrate 1 as shown in FIG. 22, the resist pattern 3 first insulating film 2 of SiO 2 using, AG4 and S
An iO 2 film 5 is formed (the same process as in FIG. 3).
Subsequently, as shown in FIG. 23, the resist pattern 3 is removed, a mask 6 is formed, and As ions 7 are implanted into the source region.
【００３２】続いて、図２４に示すようにマスク６を除
去し、全面にＳｉＯ2 膜を積層した後エッチバックをお
こなって側壁絶縁膜３０を形成する（図５と同一工
程）。この際、メモリセルＣ１２，Ｃ１３はソース８ａ
によつて共通接続される。続いて、図２５に示すよう
に、熱酸化で膜厚ｄ2 が８０ÅのＳｉＯ2 のトンネル絶
縁膜９、膜厚ｄ13が１５０ÅのＳｉＯ2 膜２ａを形成し
たのち、図２６に示すように全面に４０００Å厚のポリ
シリコン層を積層した後エッチバックを行ってＡＧ４の
側壁にポリシリコンのサイド ウォール スペーサー１
１ａ，１１ｂを形成し、最終的にＣＧ１３の形成時に最
終的にそのうちのサイド ウォールスペーサー１１ａを
ＦＧとする。この際、もう一つのサイド ウォール ス
ペーサー１１ｂは除去しても良い（図２１参照）。Subsequently, as shown in FIG. 24, the mask 6 is removed, an SiO 2 film is laminated on the entire surface, and then etch-back is performed to form the sidewall insulating film 30 (the same step as FIG. 5). At this time, the memory cells C12 and C13 are connected to the source 8a.
Are connected in common. Subsequently, as shown in FIG. 25, a SiO 2 tunnel insulating film 9 having a thickness d 2 of 80 ° and a SiO 2 film 2a having a thickness d 13 of 150 ° are formed by thermal oxidation, as shown in FIG. After stacking a 4000-nm thick polysilicon layer on the entire surface, etch-back is performed to form a polysilicon sidewall spacer 1 on the side wall of AG4.
1a and 11b are formed, and finally, when the CG 13 is formed, the sidewall spacer 11a is finally made FG. At this time, another side wall spacer 11b may be removed (see FIG. 21).
【００３３】続いて、図２７に示すようにマスク３１と
サイド ウォール スペーサー１１ａを用いてドレイン
領域にＡｓイオン７、Ｐイオン２１を注入する。続い
て、図２８に示すように、マスク３１を除去したのち全
面に膜厚ｄ4 が２００ÅのＳｉＯ2 の第２絶縁膜１２を
形成したのち、２０００Å厚のポリシリコン層を積層し
た後ＣＧ１３をパターニングする。この際、サイド ウ
ォール スペーサー１１ａが２０００Å厚のポリシリコ
ン層と同時にエッチングされてＦＧ１１ａが形成され
る。Subsequently, As ions 7 and P ions 21 are implanted into the drain region by using the mask 31 and the side wall spacer 11a as shown in FIG. Subsequently, as shown in FIG. 28, after removing the mask 31, a second insulating film 12 of SiO 2 having a film thickness d 4 of 200 ° is formed on the entire surface. Perform patterning. At this time, the sidewall spacers 11a are etched simultaneously with the polysilicon layer having a thickness of 2000 mm to form FGs 11a.
【００３４】このような上記第１の実施例及び第２の実
施例で示されるメモリセルアレイを動作させるためには
表２のような電圧をメモリセルＣ１２に印加すれば良
い。In order to operate the memory cell arrays shown in the first and second embodiments, a voltage as shown in Table 2 may be applied to the memory cell C12.
【００３５】[0035]
【表２】 [Table 2]
【００３６】表２のような電圧を図１０及び図２０で上
述したメモリセルアレイのメモリセルＣ１２に印加すれ
ば、書き込み，消去，読み出しを達成できる。このよう
に上記第１，第２の各実施例では、メモリセルアレイに
コンタクト領域を形成する必要がなく、メモリセルアレ
イの面積を縮小できる。更に、上記第２の実施例では、
以下の（１）（２）のことから上記第１の実施例よりも
メモリセルアレイ面積を縮小できる。When a voltage as shown in Table 2 is applied to the memory cell C12 of the memory cell array described above with reference to FIGS. 10 and 20, writing, erasing, and reading can be achieved. As described above, in each of the first and second embodiments, it is not necessary to form a contact region in the memory cell array, and the area of the memory cell array can be reduced. Further, in the second embodiment,
From the following (1) and (2), the area of the memory cell array can be reduced as compared with the first embodiment.
【００３７】（１）上記第２の実施例では、例えば図２
１に示すように、ＡＧ４−ＡＧ４間のソース領域８ａ上
にサイド ウォール スペーサー１１ｂを形成する必要
がないため、ＡＧ４−ＡＧ４間の幅を狭くすることがで
きる。 （２）また、ソース領域８ａを形成するためのＡｓイオ
ン７の注入において（図１３、図２３参照）、少なくと
もＦＧ形成予定領域をレジストマスク６で覆うが、第１
の実施例では図１３に示すように、ソース領域形成のた
めのイオン７の注入領域がレジストマスク６で定義され
ているため、マスク合わせ余裕を必要とするが、第２の
実施例では、ＡＧ４−ＡＧ４間のソース領域８ａ上には
ＦＧ１１ａが存在しない（図２８参照）ため、図２３に
示すように、ＡＧ４をマスクとしてイオン７の注入を行
うことができ、そのため上述のマスク合わせ余裕をとる
必要がなくなり、ＡＧ４−ＡＧ４間の幅を狭くできる。(1) In the second embodiment, for example, FIG.
As shown in FIG. 1, since there is no need to form the sidewall spacer 11b on the source region 8a between the AG4 and the AG4, the width between the AG4 and the AG4 can be reduced. (2) In addition, in the implantation of As ions 7 for forming the source region 8a (see FIGS. 13 and 23), at least the region where the FG is to be formed is covered with the resist mask 6;
In the second embodiment, as shown in FIG. 13, a region for implanting ions 7 for forming a source region is defined by a resist mask 6, so that a mask alignment margin is required. In the second embodiment, AG4 is used. Since the FG 11a does not exist on the source region 8a between -AG4 (see FIG. 28), the ions 7 can be implanted using the AG4 as a mask, as shown in FIG. This eliminates the need, and the width between AG4 and AG4 can be reduced.
【００３８】図１０、図２０において、読み出し時に
は、メモリセルＣ１２のＡＧ２，ＢＬ１に電圧を印加す
ると、メモリセルＣ２２のＡＧ，ドレインにも電圧が印
加されるため、メモリセルＣ２２のＡＧトランジスタも
オン状態となり、もし、メモリセルＣ２２が過剰消去
（オーバー・イレーズ：ＯＶＥＲ ＥＲＡＳＥ）の状態
であると、図１０ではＢＬ１−ＢＬ２の間でリークを生
じるおそれがあり、図２０ではＢＬ１−Ｓ２の間でリー
クを生じるおそれがある。In FIGS. 10 and 20, at the time of reading, when a voltage is applied to AG2 and BL1 of the memory cell C12, a voltage is also applied to the AG and drain of the memory cell C22, so that the AG transistor of the memory cell C22 is also turned on. If the memory cell C22 is in an over-erased state (OVER ERASE), a leak may occur between BL1 and BL2 in FIG. 10, and between BL1 and S2 in FIG. Leakage may occur.
【００３９】このような問題を解決するために、図２
９、図３０に示すように、ＡＧ線（ＡＧライン）とドレ
イン線（ドレインライン）とを直交させたり、ＡＧ線
（ＡＧライン）とソース線（ソースライン）とを直交さ
せたりする構成とし、読み出しを行うメモリセル以外の
メモリセルのＡＧとドレイン（又はソース）とに同時に
電圧が印加されないようにしてリークをる防止すること
ができるこの発明の第３，第４実施例を以下に提供す
る。To solve such a problem, FIG.
9. As shown in FIG. 30, the AG line (AG line) and the drain line (drain line) are made orthogonal, or the AG line (AG line) and the source line (source line) are made orthogonal, The third and fourth embodiments of the present invention which can prevent a leak by preventing a voltage from being simultaneously applied to the AG and the drain (or source) of a memory cell other than the memory cell from which reading is performed are provided below. .
【００４０】図２９はドレイン線とＡＧ線とを直交させ
たこの発明の第３の実施例を示す。図３０はソース線と
ＡＧ線とを直交させたこの発明の第４の実施例を示す。
図３９はドレイン側コンタクトを備えたこの発明の第３
の実施例のメモリセルアレイを示す。図３９から、ＡＧ
線４はＳｉ基板１の表面に平行にドレイン線９３に直交
していることが分かる。FIG. 29 shows a third embodiment of the present invention in which the drain line and the AG line are orthogonal to each other. FIG. 30 shows a fourth embodiment of the present invention in which the source lines and the AG lines are orthogonal to each other.
FIG. 39 shows a third embodiment of the present invention having a drain side contact.
3 shows the memory cell array of the embodiment of FIG. From FIG.
It can be seen that the line 4 is perpendicular to the drain line 93 parallel to the surface of the Si substrate 1.
【００４１】図４８はソース側コンタクトを備えたこの
発明の第４の実施例のメモリセルアレイを示す。図４８
から、ＡＧ線４はＳｉ基板１の表面に平行にソース線３
１に直交していることが分かる。ＦＧ１１ａはＡＧ４の
両側壁の一方にサイド ウォール スペーサーとして備
わっている。このＦＧ１１ａはドレイン８ｂの側にだけ
設けられており、ＡＧ４の両側壁の他方のソース８ａの
側にはサイド ウォール スペーサーは設けられていな
い。FIG. 48 shows a memory cell array according to a fourth embodiment of the present invention having a source side contact. FIG.
Therefore, the AG line 4 is parallel to the surface of the Si substrate 1 and the source line 3
It can be seen that it is orthogonal to 1. The FG 11a is provided as a side wall spacer on one of both side walls of the AG4. The FG 11a is provided only on the side of the drain 8b, and no side wall spacer is provided on the side of the other source 8a on both side walls of the AG 4.
【００４２】なお、ソース８ａの側にもサイド ウォー
ル スペーサー１１ｂを残しておいても良い。この実施
例は図５７に示されている。図５７はソース８ａとソー
ス線３１を接続するためのコンタクトパッドとしてＡＧ
４の両側壁の他方のソース８ａの側にサイド ウォール
スペーサー１１ｂが使用されているこの発明の第５の
実施例を示す。The side wall spacer 11b may be left on the side of the source 8a. This embodiment is shown in FIG. FIG. 57 shows AG as a contact pad for connecting source 8a and source line 31.
5 shows a fifth embodiment of the present invention in which a side wall spacer 11b is used on the side of the other source 8a on both side walls of No. 4;
【００４３】以下製造方法について説明する。まず、最
初にこの発明の第３の実施例の製造方法について図３１
〜図３９を用いて説明する。図３１〜図３７までは図２
２〜図２８と同じ工程である。なお、この第３の実施例
において、図２１のように、サイド ウォール スペー
サー１１ｂは、勿論、除去しておいても良い。Hereinafter, the manufacturing method will be described. First, a manufacturing method according to the third embodiment of the present invention will be described with reference to FIG.
This will be described with reference to FIGS. FIGS. 31 to 37 show FIG.
2 to FIG. 28. In the third embodiment, the side wall spacer 11b may be removed as shown in FIG.
【００４４】図３７において、ＣＧ１３がパターン形成
される。続いて、ドレイン領域８ｂ上のＣＧ１３及びＳ
ｉＯ2 膜１２をマスク８９を用いて除去し、ドレイン側
コンタクト９１が形成される（図３８参照）。次に、図
３９に示すように、１５００Å厚のＮＳＧ膜及び５００
０Å厚のＢＰＳＧ膜を順次積層して層間絶縁膜３４を形
成する。続いて、マスク（図示せず）を用いてドレイン
領域８ｂ上の層間絶縁膜３４をＳｉ基板１が露出するま
で除去する。その結果、開口９２が形成され、続いてド
レイン線９３が形成される（図３９参照）。In FIG. 37, the CG 13 is patterned. Subsequently, CG13 and S on the drain region 8b
The iO 2 film 12 is removed using the mask 89, and a drain-side contact 91 is formed (see FIG. 38). Next, as shown in FIG.
An interlayer insulating film 34 is formed by sequentially laminating a 0 ° thick BPSG film. Subsequently, the interlayer insulating film 34 on the drain region 8b is removed using a mask (not shown) until the Si substrate 1 is exposed. As a result, an opening 92 is formed, and subsequently, a drain line 93 is formed (see FIG. 39).
【００４５】このように本実施例では、ＡＧ線４はＳｉ
基板１の表面に平行にドレイン線９３に直交（図２９参
照）したメモリセルアレイを提供できる。As described above, in this embodiment, the AG line 4 is
A memory cell array that is parallel to the surface of the substrate 1 and orthogonal to the drain lines 93 (see FIG. 29) can be provided.
【００４６】[0046]
【表３】 [Table 3]
【００４７】[0047]
【表４】 [Table 4]
【００４８】上記表４は、書き込み時、消去時及び読み
出し時の特性を示す。表４において、書き込み時には、
メモリセルＣ２２のドレイン（Ｄ２）８ｂを２ボルト
に、メモリセルＣ２２のＡＧ２を５ボルトに、メモリセ
ルＣ２２のＣＧ２を５ボルトにそれぞれ設定する。その
結果、バーチャル グラウンド（ＶＩＲＴＵＡＬ ＧＲ
ＯＵＮＤ）のメモリセルにて発生した問題点、すなわ
ち、メモリセルが過剰消去の状態にあると、ＢＬ間でリ
ークを生じるという不都合を回避できる。Table 4 shows characteristics at the time of writing, erasing, and reading. In Table 4, at the time of writing,
The drain (D2) 8b of the memory cell C22 is set to 2 volts, the AG2 of the memory cell C22 is set to 5 volts, and the CG2 of the memory cell C22 is set to 5 volts. As a result, the virtual ground (VIRTUAL GR)
OUND) can be avoided, that is, if the memory cell is in an over-erased state, a problem of causing a leak between the BLs can be avoided.
【００４９】次に、この発明の第４の実施例の製造方法
について図４０〜図４８を用いて説明する。図４０〜図
４６までは図２２〜図２８（図３１〜図３７）と同じ工
程である。図４６において、ＣＧ１３がパターン形成さ
れる。続いて、ソース領域８ａ上のＣＧ１３、ＳｉＯ2
膜１２及びサイド ウォール スペーサー１１ｂを除去
してソース側コンタクト領域３３を形成する（図４７参
照）。この際、符号９１はソース領域８ａ上のＣＧ１
３、ＳｉＯ2 膜１２を除去して形成されたＣＧ１３の開
孔９１である。Next, a manufacturing method according to a fourth embodiment of the present invention will be described with reference to FIGS. 40 to 46 are the same steps as in FIGS. 22 to 28 (FIGS. 31 to 37). In FIG. 46, the CG 13 is patterned. Subsequently, CG13 on the source region 8a, SiO 2
The film 12 and the side wall spacer 11b are removed to form the source side contact region 33 (see FIG. 47). At this time, reference numeral 91 denotes CG1 on the source region 8a.
3. An opening 91 of the CG 13 formed by removing the SiO 2 film 12.
【００５０】次に、図４８に示すように、１５００Å厚
のＮＳＧ膜及び５０００Å厚のＢＰＳＧ膜を順次積層し
て層間絶縁膜３４を形成する。続いて、マスク（図示せ
ず）を用いてソース領域８ａ上の層間絶縁膜３４をＳｉ
基板１が露出するまで除去する。その結果、開口が形成
され、続いてソース線３１が形成される（図４８参
照）。図４８において、符号１００はソースコンタクト
を示す。Next, as shown in FIG. 48, a 1500-nm thick NSG film and a 5000-nm thick BPSG film are sequentially laminated to form an interlayer insulating film 34. Subsequently, using a mask (not shown), the interlayer insulating film 34 on the source region 8a is
It is removed until the substrate 1 is exposed. As a result, an opening is formed, and then the source line 31 is formed (see FIG. 48). In FIG. 48, reference numeral 100 indicates a source contact.
【００５１】このように、ＡＧ（第１電極）４の側壁に
ポリシリコンのサイド ウォールスペーサー１１ａを備
えたメモリセルからなるメモリセルアレイを形成でき
る。図３０から、ＡＧ線（ＡＧ１，ＡＧ２，ＡＧ３）は
Ｓｉ基板の表面に平行にソース線（Ｓ１，Ｓ２，Ｓ３）
に直交していることが分かる。表３は、書き込み時、消
去時及び読み出し時の特性を示す。In this manner, a memory cell array composed of memory cells having the polysilicon sidewall spacers 11a on the side walls of the AG (first electrode) 4 can be formed. From FIG. 30, the AG lines (AG1, AG2, AG3) are parallel to the source lines (S1, S2, S3) parallel to the surface of the Si substrate.
It can be seen that it is orthogonal to. Table 3 shows characteristics at the time of writing, erasing, and reading.
【００５２】表３において、書き込み時には、メモリセ
ルＣ２２のドレイン（Ｄ１）８ｂを２ボルトに、メモリ
セルＣ２２のＡＧ２を５ボルトに、メモリセルＣ２２の
ＣＧ２を５ボルトに、メモリセルＣ１１，Ｃ１２，Ｃ１
３のソース（Ｓ１）８ａを２ボルトに、メモリセルＣ３
１，Ｃ３２，Ｃ３３のソース（Ｓ３）８ａを２ボルトに
それぞれ設定すれば良い。In Table 3, during writing, the drain (D1) 8b of the memory cell C22 is set to 2 volts, the AG2 of the memory cell C22 is set to 5 volts, the CG2 of the memory cell C22 is set to 5 volts, and the memory cells C11, C12,. C1
3 source (S1) 8a to 2 volts, memory cell C3
The sources (S3) 8a of C1, C32 and C33 may be set to 2 volts.
【００５３】最後に、この発明の第５の実施例の製造方
法について図４９〜図５７を用いて説明する。図４９〜
図５２までは図２２〜図２５（図４０〜図４３）と同じ
工程である。図５３において、４０００Å厚のポリシリ
コン層９１を積層する。続いて、エッチバックを行って
ＡＧ４の両側壁にポリシリコンのサイド ウォール ス
ペーサー１１ａ，１１ｂを形成する（図５４参照）。Finally, a manufacturing method according to a fifth embodiment of the present invention will be described with reference to FIGS. FIG.
The steps up to FIG. 52 are the same as those in FIGS. 22 to 25 (FIGS. 40 to 43). In FIG. 53, a polysilicon layer 91 having a thickness of 4000 is laminated. Subsequently, etch back is performed to form sidewall spacers 11a and 11b of polysilicon on both side walls of AG4 (see FIG. 54).
【００５４】この際、ＡＧ４−ＡＧ４間の間隔Ｒが８０
００Å以下であれば、ＡＧ４−ＡＧ４間のソース領域８
ａ上のサイド ウォール スペーサー１１ｂは相互に接
して配置され、これによりソース領域８ａ上のＡＧ４−
ＡＧ４間がポリシリコンで埋め込まれることになる。そ
のため、以後に形成されるソース線３１に直接接続する
パッド状のサイド ウォール スペーサー１１ｂが形成
される。なお、このサイド ウォール スペーサー１１
ｂは相互に接して配置されなくても良く、離れて存在し
ても良い。間隔Ｒが８０００Å以上であれば、ＡＧ４−
ＡＧ４間のソース領域８ａ上のサイド ウォール スペ
ーサー１１ｂは相互に離れて配置される。At this time, the interval R between AG4 and AG4 is 80
If it is less than 00 °, the source area 8 between AG4 and AG4
The side wall spacers 11b on the source region 8a are arranged in contact with each other.
The space between AG4 is filled with polysilicon. Therefore, a pad-shaped sidewall spacer 11b that is directly connected to a source line 31 to be formed later is formed. In addition, this side wall spacer 11
b does not have to be arranged in contact with each other and may be apart from each other. If the interval R is 8000 ° or more, AG4-
The side wall spacers 11b on the source region 8a between the AGs 4 are arranged apart from each other.
【００５５】次に、Ａｓイオン７，Ｐイオン２０をマス
ク８３を用いてドレイン形成領域Ｋに注入する（図５５
参照）。マスク８３を除去した後２００Å厚のＳｉＯ2
膜１２及び２０００Å厚のポリシリコン層１３を順次積
層する（図５６参照）。続いて、マスク（図示せず）を
用いてソース８ａ上のポリシリコン層１３、ＳｉＯ2 膜
１２を除去し、ＣＧ１３の開孔９１を形成し（図５７参
照）、さらに図５７に示すように、１５００Å厚のＮＳ
Ｇ膜及び５０００Å厚のＢＰＳＧ膜を順次積層して層間
絶縁膜３４を形成した後マスク（図示せず）を用いてソ
ース領域８ａ上の層間絶縁膜３４を除去し、その結果、
開口８１を形成する。最後に、開口８１を含む層間絶縁
膜３４上にソース線３１を形成する（図５７参照）。さ
らに、開口８１を形成する際に、サイド ウォール ス
ペーサー１１ｂの存在により開口部の深さを浅くでき
る。Next, As ions 7 and P ions 20 are implanted into the drain formation region K using the mask 83 (FIG. 55).
reference). After removing the mask 83, a SiO 2 layer 200
A film 12 and a 2000-thick polysilicon layer 13 are sequentially stacked (see FIG. 56). Subsequently, using a mask (not shown), the polysilicon layer 13 and the SiO 2 film 12 on the source 8a are removed to form an opening 91 of the CG 13 (see FIG. 57), and as shown in FIG. NS of 1500mm thick
A G film and a BPSG film having a thickness of 5000 ° are sequentially stacked to form an interlayer insulating film 34, and then the interlayer insulating film 34 on the source region 8a is removed using a mask (not shown).
An opening 81 is formed. Finally, the source line 31 is formed on the interlayer insulating film 34 including the opening 81 (see FIG. 57). Further, when the opening 81 is formed, the depth of the opening can be reduced by the presence of the side wall spacer 11b.
【００５６】この実施例でも、ＡＧ線４はＳｉ基板１の
表面に平行にソース線３１に直交したメモリセルアレイ
を提供できる。図５９はこの発明の第３，第４及び第５
の実施例を示す。図５９から、ＡＧ線４と、ＣＧ１３の
開孔９１内に形成されるソース線３１（又はドレイン線
９３）が平面的に直交しいることが分かる。Also in this embodiment, it is possible to provide a memory cell array in which the AG lines 4 are parallel to the surface of the Si substrate 1 and are orthogonal to the source lines 31. FIG. 59 shows third, fourth and fifth embodiments of the present invention.
The following shows an example. FIG. 59 shows that the AG line 4 and the source line 31 (or the drain line 93) formed in the opening 91 of the CG 13 are orthogonal to each other in a plane.
【００５７】上記第３の実施例では、ドレイン領域８ｂ
上に開口９２が形成されている（図３９参照）。また、
第４及び第５の各実施例では、それぞれ開口３３，開口
８１がソース領域８ａ上に形成されている（図４７，図
５７参照）。図４８、図５７に示すように、ソース線３
１がソース側コンタクト１００を介してソース領域８ａ
に接続されている。In the third embodiment, the drain region 8b
An opening 92 is formed thereon (see FIG. 39). Also,
In the fourth and fifth embodiments, the openings 33 and 81 are formed on the source region 8a, respectively (see FIGS. 47 and 57). As shown in FIGS. 48 and 57, the source line 3
1 is the source region 8a via the source side contact 100
It is connected to the.
【００５８】図５８はこの発明の第４及び第５の各実施
例を示す。図５８からＣＧ１３が少なくともＦＧ１１ａ
及びドレイン領域８ｂを覆うようにパターン形成されて
いることが分かる。図５８において、ＣＧ１３の存在す
る領域は点線で囲まれる領域の内側の領域である。そし
て、コンタクト１０２を介してＣＧライン１０１と接続
し、電位が供給される。又、ソース線３１がソース領域
８ａ上でソース側コンタクト１００を介してソース領域
８ａに接続されていることが分かる。FIG. 58 shows the fourth and fifth embodiments of the present invention. From FIG. 58, CG13 is at least FG11a.
It can be seen that the pattern is formed so as to cover the drain region 8b. In FIG. 58, the area where the CG 13 exists is the area inside the area surrounded by the dotted line. Then, it is connected to the CG line 101 via the contact 102, and the potential is supplied. Further, it can be seen that the source line 31 is connected to the source region 8a via the source side contact 100 on the source region 8a.
【００５９】なお、図５８、図５９において、符号１３
３は活性領域を示す。58 and 59, reference numeral 13
3 indicates an active region.
【００６０】[0060]
【発明の効果】以上のようにこの発明によれば、第１電
極（補助ゲート）の側壁に側壁ポリシリコン電極をフロ
ーティングゲートとして用いた、ソース側注入型フラッ
シュＥＥＰＲＯＭを提供できるものである。これにより
書き込み効率を向上でき、５ボルト以下の単一供給電圧
で、かつ１μｓの速さで書き込みを行うことができ、し
かも単一のパワーソースで満たされた不揮発性メモリを
得ることができる。As described above, according to the present invention, it is possible to provide a source side injection type flash EEPROM using a side wall polysilicon electrode as a floating gate on the side wall of a first electrode (auxiliary gate). As a result, writing efficiency can be improved, writing can be performed with a single supply voltage of 5 volts or less, at a speed of 1 μs, and a nonvolatile memory filled with a single power source can be obtained.
【００６１】また、メモリセルの面積の縮小を図ること
ができる。更に、１０μＡ程度の低いプログラム電流の
高電圧発生回路の作成が容易に実現できる。Further, the area of the memory cell can be reduced. Further, it is possible to easily realize a high voltage generating circuit having a low program current of about 10 μA.
【図１】この発明によるメモリセルを示す構成説明図で
ある。FIG. 1 is an explanatory diagram showing a configuration of a memory cell according to the present invention.
【図２】上記メモリセルの等価回路図である。FIG. 2 is an equivalent circuit diagram of the memory cell.
【図３】上記メモリセルの製造方法の第１ステップを示
す構成説明図である。FIG. 3 is a structural explanatory view showing a first step of the method of manufacturing the memory cell.
【図４】上記メモリセルの製造方法の第２ステップを示
す構成説明図である。FIG. 4 is a configuration explanatory view showing a second step of the method for manufacturing a memory cell;
【図５】上記メモリセルの製造方法の第３ステップを示
す構成説明図である。FIG. 5 is a configuration explanatory view showing a third step of the memory cell manufacturing method.
【図６】上記メモリセルの製造方法の第４ステップを示
す構成説明図である。FIG. 6 is a configuration explanatory view showing a fourth step of the memory cell manufacturing method.
【図７】上記メモリセルの製造方法の第５ステップを示
す構成説明図である。FIG. 7 is a structural explanatory view showing a fifth step of the method for manufacturing a memory cell;
【図８】上記メモリセルのプログラム及び消去における
ＡＧ電圧Ｖagと、しきい値電圧Ｖthとの間の関係を示す
特性図である。FIG. 8 is a characteristic diagram showing a relationship between an AG voltage V ag and a threshold voltage V th in programming and erasing of the memory cell.
【図９】上記メモリセルのプログラムにおけるしきい値
電圧Ｖthと、プログラム時間との間の関係を異なる電圧
( Ｖd ) に対応させて示す特性図である。FIG. 9 shows the relationship between the threshold voltage V th and the programming time in programming the memory cell, which are different voltages.
FIG. 4 is a characteristic diagram corresponding to (V d ).
【図１０】この発明の第１実施例における隣接するメモ
リセル間でドレイン、ソースを共有するメモリセルアレ
イを示す等価回路図である。FIG. 10 is an equivalent circuit diagram showing a memory cell array sharing a drain and a source between adjacent memory cells in the first embodiment of the present invention.
【図１１】上記第１実施例における隣接するメモリセル
間でドレイン、ソースを共有するメモリセルアレイを示
す構成説明図である。FIG. 11 is a configuration explanatory view showing a memory cell array sharing a drain and a source between adjacent memory cells in the first embodiment.
【図１２】上記第１実施例におけるメモリセルアレイの
製造方法の第１ステップを示す構成説明図である。FIG. 12 is a structural explanatory view showing a first step of a method for manufacturing a memory cell array in the first embodiment.
【図１３】上記第１実施例におけるメモリセルアレイの
製造方法の第２ステップを示す構成説明図である。FIG. 13 is a structural explanatory view showing a second step of the method of manufacturing the memory cell array in the first embodiment.
【図１４】上記第１実施例におけるメモリセルアレイの
製造方法の第３ステップを示す構成説明図である。FIG. 14 is a structural explanatory view showing a third step of the method for manufacturing the memory cell array in the first embodiment.
【図１５】上記第１実施例におけるメモリセルアレイの
製造方法の第４ステップを示す構成説明図である。FIG. 15 is a structural explanatory view showing a fourth step of the method for manufacturing the memory cell array in the first embodiment.
【図１６】上記第１実施例におけるメモリセルアレイの
製造方法の第５ステップを示す構成説明図である。FIG. 16 is a structural explanatory view showing a fifth step of the method for manufacturing the memory cell array in the first embodiment.
【図１７】上記第１実施例におけるメモリセルアレイの
製造方法の第６ステップを示す構成説明図である。FIG. 17 is a structural explanatory view showing a sixth step of the method for manufacturing the memory cell array in the first embodiment.
【図１８】上記第１実施例におけるメモリセルアレイの
製造方法の第７ステップを示す構成説明図である。FIG. 18 is a structural explanatory view showing a seventh step of the method for manufacturing the memory cell array in the first embodiment.
【図１９】上記第１実施例におけるメモリセルアレイの
製造方法の第８ステップを示す構成説明図である。FIG. 19 is a structural explanatory view showing an eighth step of the method for manufacturing the memory cell array in the first embodiment.
【図２０】この発明の第２実施例における隣接するメモ
リセル間でドレイン−ドレイン、ソース−ソースを共有
するメモリセルアレイを示す等価回路図である。FIG. 20 is an equivalent circuit diagram showing a memory cell array in which a drain-drain and a source-source are shared between adjacent memory cells according to the second embodiment of the present invention.
【図２１】上記第２実施例における隣接するメモリセル
間でドレイン−ドレイン、ソース−ソースを共有するメ
モリセルアレイを示す構成説明図である。FIG. 21 is a configuration explanatory view showing a memory cell array in which a drain-drain and a source-source are shared between adjacent memory cells in the second embodiment.
【図２２】上記第２実施例におけるメモリセルアレイの
製造方法の第１ステップを示す構成説明図である。FIG. 22 is a structural explanatory view showing a first step of a method for manufacturing a memory cell array in the second embodiment.
【図２３】上記第２実施例におけるメモリセルアレイの
製造方法の第２ステップを示す構成説明図である。FIG. 23 is a structural explanatory view showing a second step of the method of manufacturing the memory cell array in the second embodiment.
【図２４】上記第２実施例におけるメモリセルアレイの
製造方法の第３ステップを示す構成説明図である。FIG. 24 is a structural explanatory view showing a third step of the method for manufacturing the memory cell array in the second embodiment.
【図２５】上記第２実施例におけるメモリセルアレイの
製造方法の第４ステップを示す構成説明図である。FIG. 25 is a structural explanatory view showing a fourth step of the method for manufacturing the memory cell array in the second embodiment.
【図２６】上記第２実施例におけるメモリセルアレイの
製造方法の第５ステップを示す構成説明図である。FIG. 26 is an explanatory diagram showing a fifth step of the method of manufacturing the memory cell array in the second embodiment.
【図２７】上記第２実施例におけるメモリセルアレイの
製造方法の第６ステップを示す構成説明図である。FIG. 27 is an explanatory view showing a sixth step of the method for manufacturing the memory cell array in the second embodiment.
【図２８】上記第２実施例におけるメモリセルアレイの
製造方法の第７ステップを示す構成説明図である。FIG. 28 is a structural explanatory view showing a seventh step of the method for manufacturing the memory cell array in the second embodiment.
【図２９】この発明の第３実施例におけるドレイン線と
ＡＧ線とを直交させたメモリセルアレイを示す等価回路
図である。FIG. 29 is an equivalent circuit diagram showing a memory cell array in which drain lines and AG lines are orthogonal to each other in a third embodiment of the present invention.
【図３０】この発明の第４、第５実施例におけるソース
線とＡＧ線とを直交させたメモリセルアレイを示す等価
回路図である。FIG. 30 is an equivalent circuit diagram showing a memory cell array in which source lines and AG lines are orthogonal to each other in the fourth and fifth embodiments of the present invention.
【図３１】上記第３実施例におけるメモリセルアレイの
製造方法の第１ステップを示す構成説明図である。FIG. 31 is a structural explanatory view showing a first step of a method for manufacturing a memory cell array in the third embodiment.
【図３２】上記第３実施例におけるメモリセルアレイの
製造方法の第２ステップを示す構成説明図である。FIG. 32 is an explanatory diagram showing a second step of the method of manufacturing the memory cell array in the third embodiment.
【図３３】上記第３実施例におけるメモリセルアレイの
製造方法の第３ステップを示す構成説明図である。FIG. 33 is an explanatory diagram showing a third step of the method for manufacturing the memory cell array in the third embodiment.
【図３４】上記第３実施例におけるメモリセルアレイの
製造方法の第４ステップを示す構成説明図である。FIG. 34 is a structural explanatory view showing a fourth step of the method for manufacturing the memory cell array in the third embodiment.
【図３５】上記第３実施例におけるメモリセルアレイの
製造方法の第５ステップを示す構成説明図である。FIG. 35 is a structural explanatory view showing a fifth step of the method for manufacturing the memory cell array in the third embodiment.
【図３６】上記第３実施例におけるメモリセルアレイの
製造方法の第６ステップを示す構成説明図である。FIG. 36 is an explanatory diagram showing a sixth step of the method for manufacturing the memory cell array in the third embodiment.
【図３７】上記第３実施例におけるメモリセルアレイの
製造方法の第７ステップを示す構成説明図である。FIG. 37 is an explanatory diagram showing a seventh step of the method of manufacturing the memory cell array in the third embodiment.
【図３８】上記第３実施例におけるメモリセルアレイの
製造方法の第８ステップを示す構成説明図である。FIG. 38 is an explanatory diagram showing an eighth step of the method for manufacturing the memory cell array in the third embodiment.
【図３９】上記第３実施例におけるメモリセルアレイの
製造方法の第９ステップを示す構成説明図である。FIG. 39 is an explanatory diagram showing a ninth step of the method for manufacturing a memory cell array in the third embodiment.
【図４０】上記第４実施例におけるメモリセルアレイの
製造方法の第１ステップを示す構成説明図である。FIG. 40 is an explanatory diagram showing the first step of the method for manufacturing the memory cell array in the fourth embodiment.
【図４１】上記第４実施例におけるメモリセルアレイの
製造方法の第２ステップを示す構成説明図である。FIG. 41 is an explanatory diagram showing a second step of the method of manufacturing the memory cell array in the fourth embodiment.
【図４２】上記第４実施例におけるメモリセルアレイの
製造方法の第３ステップを示す構成説明図である。FIG. 42 is a structural explanatory view showing a third step of the method for manufacturing the memory cell array in the fourth embodiment.
【図４３】上記第４実施例におけるメモリセルアレイの
製造方法の第４ステップを示す構成説明図である。FIG. 43 is an explanatory diagram showing a fourth step of the method for manufacturing the memory cell array in the fourth embodiment.
【図４４】上記第４実施例におけるメモリセルアレイの
製造方法の第５ステップを示す構成説明図である。FIG. 44 is an explanatory diagram showing a fifth step of the method of manufacturing the memory cell array in the fourth embodiment.
【図４５】上記第４実施例におけるメモリセルアレイの
製造方法の第６ステップを示す構成説明図である。FIG. 45 is a structural explanatory view showing a sixth step of the method for manufacturing the memory cell array in the fourth embodiment.
【図４６】上記第４実施例におけるメモリセルアレイの
製造方法の第７ステップを示す構成説明図である。FIG. 46 is a structural explanatory view showing a seventh step of the method for manufacturing the memory cell array in the fourth embodiment.
【図４７】上記第４実施例におけるメモリセルアレイの
製造方法の第８ステップを示す構成説明図である。FIG. 47 is an explanatory diagram showing a configuration of an eighth step of the method of manufacturing the memory cell array in the fourth embodiment.
【図４８】上記第４実施例におけるメモリセルアレイの
製造方法の第９ステップを示す構成説明図である。FIG. 48 is a structural explanatory view showing a ninth step of the method for manufacturing a memory cell array in the fourth embodiment.
【図４９】上記第５実施例におけるソースとソース線を
接続するためのコンタクトパッドとしてＡＧの両側壁の
他方のソースの側にサイド ウォール スペーサーが使
用されているメモリセルアレイの製造方法の第１ステッ
プを示す構成説明図である。FIG. 49 is a first step of a method of manufacturing a memory cell array in which a side wall spacer is used as a contact pad for connecting a source to a source line in the fifth embodiment on the other source side on both side walls of the AG. FIG.
【図５０】上記第５実施例におけるメモリセルアレイの
製造方法の第２ステップを示す構成説明図である。FIG. 50 is a configuration explanatory diagram showing a second step of the method for manufacturing the memory cell array in the fifth embodiment;
【図５１】上記第５実施例におけるメモリセルアレイの
製造方法の第３ステップを示す構成説明図である。FIG. 51 is a structural explanatory view showing a third step of the method for manufacturing the memory cell array in the fifth embodiment.
【図５２】上記第５実施例におけるメモリセルアレイの
製造方法の第４ステップを示す構成説明図である。FIG. 52 is a structural explanatory view showing a fourth step of the method for manufacturing the memory cell array in the fifth embodiment;
【図５３】上記第５実施例におけるメモリセルアレイの
製造方法の第５ステップを示す構成説明図である。FIG. 53 is a structural explanatory view showing a fifth step of the method for manufacturing the memory cell array in the fifth embodiment;
【図５４】上記第５実施例におけるメモリセルアレイの
製造方法の第６ステップを示す構成説明図である。FIG. 54 is a structural explanatory view showing a sixth step of the method for manufacturing the memory cell array in the fifth embodiment.
【図５５】上記第５実施例におけるメモリセルアレイの
製造方法の第７ステップを示す構成説明図である。FIG. 55 is a structural explanatory view showing a seventh step of the method for manufacturing the memory cell array in the fifth embodiment;
【図５６】上記第５実施例におけるメモリセルアレイの
製造方法の第８ステップを示す構成説明図である。FIG. 56 is an explanatory diagram showing the eighth step of the method for manufacturing the memory cell array in the fifth embodiment;
【図５７】上記第５実施例におけるメモリセルアレイの
製造方法の第９ステップを示す構成説明図である。FIG. 57 is a structural explanatory view showing a ninth step of the method for manufacturing a memory cell array in the fifth embodiment;
【図５８】上記第４，第５各実施例におけるメモリセル
アレイを示す構成説明図である。FIG. 58 is a configuration explanatory view showing a memory cell array in each of the fourth and fifth embodiments.
【図５９】上記第３，第４及び第５各実施例におけるメ
モリセルアレイを示す構成説明図である。FIG. 59 is a configuration explanatory view showing a memory cell array in each of the third, fourth, and fifth embodiments.
１ Ｓｉ基板 ２ ゲート酸化膜（第１絶縁膜） ４ 補助ゲート（第１電極） ８ａ ソース（第１不純物拡散層） ８ｂ ドレイン（第２不純物拡散層） ９ トンネル絶縁膜 １１ａ フローティングゲート １２ 第２絶縁膜 １３ 制御ゲート（第２電極） Reference Signs List 1 Si substrate 2 Gate oxide film (first insulating film) 4 Auxiliary gate (first electrode) 8a Source (first impurity diffusion layer) 8b Drain (second impurity diffusion layer) 9 Tunnel insulating film 11a Floating gate 12 Second insulation Film 13 Control gate (second electrode)
フロントページの続き (56)参考文献 特開 平４−44365（ＪＰ，Ａ) 特開 昭61−239497（ＪＰ，Ａ) 特開 昭59−121980（ＪＰ，Ａ) 特開 昭63−142680（ＪＰ，Ａ) 特開 昭62−43179（ＪＰ，Ａ) 特開 平３−3274（ＪＰ，Ａ) 特開 平２−143464（ＪＰ，Ａ) 特開 平２−128477（ＪＰ，Ａ) 特開 昭63−226059（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 H01L 29/788 H01L 29/792Continuation of the front page (56) References JP-A-4-44365 (JP, A) JP-A-61-239497 (JP, A) JP-A-59-121980 (JP, A) JP-A-63-142680 (JP) JP-A-62-43179 (JP, A) JP-A-3-3274 (JP, A) JP-A-2-143464 (JP, A) JP-A-2-128477 (JP, A) 63-226059 (JP, A) (58) Fields investigated (Int. Cl. 6 , DB name) H01L 21/8247 H01L 29/788 H01L 29/792
Claims (17)
とドレイン領域としての第２の不純物拡散層とが所定間
隔離れて形成された半導体基板と、 これら第１，第２の不純物拡散層間で、かつ第１の不純
物拡散層側の半導体基板上に配設される第１絶縁膜と、 第１，第２の不純物拡散層間で、かつ第１絶縁膜に隣接
するとともに第２の不純物拡散層側の半導体基板上に配
設されるトンネル絶縁膜と、 第１絶縁膜上に形成される第１電極と、 トンネル絶縁膜上に形成され、かつ第１電極の側壁のみ
に絶縁膜を介して形成されるフローティングゲートと、 第２絶縁膜を介して少なくともフローティングゲート上
に配設され、それによってフローティングゲートの電位
を制御しうる第２電極とからなるメモリセルを備え、 第１電極下に形成され、第１電極によって制御される反
転層からチャネルホットエレクトロンがフローティング
ゲートへ注入されることを可能とする不揮発性メモリ。 1. A first impurity diffusion layer as a source region
Between a predetermined distance and the second impurity diffusion layer as the drain region.
A first insulating film provided between the first and second impurity diffusion layers and on the semiconductor substrate on the first impurity diffusion layer side; Between the impurity diffusion layers and adjacent to the first insulating film
And on the semiconductor substrate on the second impurity diffusion layer side.
A tunnel insulating film provided, a first electrode formed on the first insulating film, and formed on the tunnel insulating film and formed only on the side wall of the first electrode via the insulating film. A memory cell comprising: a floating gate; and a second electrode provided at least on the floating gate via the second insulating film and thereby controlling the potential of the floating gate. A non-volatile memory that allows channel hot electrons to be injected into a floating gate from an inversion layer controlled by one electrode.
を介して第２の不純物拡散層と一部重なり合って形成さ
れている請求項１による不揮発性メモリ。2. The nonvolatile memory according to claim 1, wherein the floating gate is formed so as to partially overlap the second impurity diffusion layer via the tunnel insulating film.
にセルフアラインで形成されている請求項１による不揮
発性メモリ。3. The nonvolatile memory according to claim 1, wherein the floating gate is formed on the side wall of the first electrode in a self-aligned manner.
とドレイン領域としての第２の不純物拡散層とが所定間
隔離れて形成された半導体基板と、 これら第１，第２の不純物拡散層間で、かつ第１の不純
物拡散層側の半導体基板上に配設される第１絶縁膜と、 第１，第２の不純物拡散層間で、かつ第１絶縁膜に隣接
するとともに第２の不純物拡散層側の半導体基板上に配
設されるトンネル絶縁膜と、 第１絶縁膜上に形成される第１電極と、 トンネル絶縁膜上に形成され、かつ第１電極の側壁のみ
に絶縁膜を介して形成されるフローティングゲートと、 第２絶縁膜を介して少なくともフローティングゲート上
に配設され、それによってフローティングゲートの電位
を制御しうる第２電極とからなるメモリセルを備え、 上記メモリセルが複数個一方向に連設され、かつ１つの
メモリセルの第１の不純物拡散層とこの１つのメモリセ
ルの一方に隣接する一方のメモリセルの第２の不純物拡
散層とが連続して形成されてなる不揮発性メモリ。4. A first impurity diffusion layer as a source region
Between a predetermined distance and the second impurity diffusion layer as the drain region.
A first insulating film provided between the first and second impurity diffusion layers and on the semiconductor substrate on the first impurity diffusion layer side; Between the impurity diffusion layers and adjacent to the first insulating film
And on the semiconductor substrate on the second impurity diffusion layer side.
A tunnel insulating film provided, a first electrode formed on the first insulating film, and formed on the tunnel insulating film and formed only on the side wall of the first electrode via the insulating film. A memory cell comprising a floating gate and a second electrode provided at least on the floating gate with a second insulating film interposed therebetween, whereby the potential of the floating gate can be controlled. A non-volatile memory in which a first impurity diffusion layer of one memory cell and a second impurity diffusion layer of one memory cell adjacent to one of the one memory cell are continuously formed. .
が、半導体基板表面に平行で、かつ上記一方向と直交す
る他方向に配設され、しかも上記他方向に沿って隣接す
るメモリセルの各不純物拡散層同志が、拡散層によって
接続されている請求項４による不揮発性メモリ。5. A plurality of memory cells connected in one direction in a direction parallel to the surface of the semiconductor substrate and in another direction orthogonal to the one direction, and adjacent in the other direction. 5. The nonvolatile memory according to claim 4, wherein the respective impurity diffusion layers are connected by a diffusion layer.
にセルフアラインで同時形成されている請求項４による
不揮発性メモリ。6. The nonvolatile memory according to claim 4, wherein the floating gate is formed simultaneously on the side wall of the first electrode in a self-aligned manner.
メモリセルの第２不純物拡散層からフローティングゲー
ト、第１電極、並びに第１の不純物拡散層に至る領域
上、さらにこの１つのメモリセルの一方に隣接する一方
のメモリセルの第２の不純物拡散層からフローティング
ゲート、第１電極、並びに第１の不純物拡散層に至る領
域上まで第２絶縁膜を介して延設されている請求項４に
よる不揮発性メモリ。7. The second electrode of one memory cell is provided on a region from the second impurity diffusion layer of one memory cell to the floating gate, the first electrode, and the first impurity diffusion layer, and the one memory The memory cell extends from the second impurity diffusion layer of one of the memory cells adjacent to one of the cells to the floating gate, the first electrode, and a region extending to the first impurity diffusion layer via the second insulating film. Item 4. A nonvolatile memory according to Item 4.
メモリセルの第１電極と一方のメモリセルのフローティ
ングゲートとが隣り合うようにして対向して配設されて
いる請求項４による不揮発性メモリ。8. The non-volatile memory according to claim 4, wherein a first electrode of one of the memory cells adjacent to each other and a floating gate of one of the memory cells are arranged to face each other so as to be adjacent to each other. memory.
とドレイン領域としての第２の不純物拡散層とが所定間
隔離れて形成された半導体基板と、 これら第１，第２の不純物拡散層間で、かつ第１の不純
物拡散層側の半導体基板上に配設される第１絶縁膜と、 第１，第２の不純物拡散層間で、かつ第１絶縁膜に隣接
するとともに第２の不純物拡散層側の半導体基板上に配
設されるトンネル絶縁膜と、 第１絶縁膜上に形成される第１電極と、 トンネル絶縁膜上に形成され、かつ第１電極の側壁のみ
に絶縁膜を介して形成されるフローティングゲートと、 第２絶縁膜を介して少なくともフローティングゲート上
に配設され、それによってフローティングゲートの電位
を制御しうる第２電極とからなるメモリセルを備え、 上記メモリセルが複数個一方向に連設され、かつ一つの
メモリセルの第１の不純物拡散層とこの一つのメモリセ
ルの一方に隣接する一方のメモリセルの第１の不純物拡
散層とを共有して設けると共に、一つのメモリセルの第
２の不純物拡散層とこの一つのメモリセルのもう一方に
隣接する他方のメモリセルの第２の不純物拡散層とを共
有して設けてなる不揮発性メモリ。9. A first impurity diffusion layer as a source region
Between a predetermined distance and the second impurity diffusion layer as the drain region.
A first insulating film provided between the first and second impurity diffusion layers and on the semiconductor substrate on the first impurity diffusion layer side; Between the impurity diffusion layers and adjacent to the first insulating film
And on the semiconductor substrate on the second impurity diffusion layer side.
A tunnel insulating film provided, a first electrode formed on the first insulating film, and formed on the tunnel insulating film and formed only on the side wall of the first electrode via the insulating film. A memory cell comprising a floating gate and a second electrode provided at least on the floating gate with a second insulating film interposed therebetween, whereby the potential of the floating gate can be controlled. A first impurity diffusion layer of one memory cell is provided so as to be shared with a first impurity diffusion layer of one memory cell adjacent to one of the one memory cells, and one memory cell And a second impurity diffusion layer of the other memory cell adjacent to the other of the one memory cell.
壁にセルフアラインで同時形成されている請求項９によ
る不揮発性メモリ。10. The nonvolatile memory according to claim 9, wherein the floating gate is formed simultaneously on the side wall of the first electrode in a self-aligned manner.
モリセルの一方に隣接する一方のメモリセルにおいて、
各第１電極が第２の不純物拡散層側にフローティングゲ
ートを有するとともに、共有する第１の不純物拡散層側
の各第１電極間が上記フローティングゲートと同時に形
成されるサイドウォールスペーサを有し、そのサイドウ
ォールスペーサによって埋め込まれている請求項９によ
る不揮発性メモリ。11. In one memory cell and one memory cell adjacent to one of the one memory cells,
Each first electrode has a floating gate on the side of the second impurity diffusion layer, and a side wall spacer formed between the first electrodes on the side of the shared first impurity diffusion layer at the same time as the floating gate; 10. The non-volatile memory according to claim 9, wherein the non-volatile memory is embedded by the sidewall spacer.
が、半導体基板表面に平行で、かつ上記一方向と直交す
る他方向に配設され、しかも上記他方向に沿って隣接す
るメモリセルの各不純物拡散層同志が、拡散層によって
接続されている請求項９による不揮発性メモリ。12. A memory cell comprising a plurality of memory cells connected in one direction in a direction parallel to a surface of a semiconductor substrate and in another direction orthogonal to the one direction, and adjacent in the other direction. 10. The nonvolatile memory according to claim 9, wherein the respective impurity diffusion layers are connected by a diffusion layer.
層とこの一つのメモリセルの一方に隣接する一方のメモ
リセルの第２の不純物拡散層とを共通に設けてなると共
に、両者のメモリセルが、一つのメモリセルのフローテ
ィングゲートと一方のメモリセルのフローティングゲー
トとを隣り合うようにして配設され、さらに、一つのメ
モリセルの第１の不純物拡散層とこの一つのメモリセル
のもう一方に隣接する他方のメモリセルの第１の不純物
拡散層とを共通に設けてなると共に、両者のメモリセル
が、一つのメモリセルの第１電極と一方のメモリセルの
第１電極とを隣り合うようにして配設されている請求項
９による不揮発性メモリ。13. A memory device comprising: a second impurity diffusion layer of one memory cell and a second impurity diffusion layer of one memory cell adjacent to one of the one memory cell provided in common; A cell is disposed with the floating gate of one memory cell and the floating gate of one memory cell adjacent to each other, and further includes a first impurity diffusion layer of one memory cell and another floating gate of the one memory cell. A first impurity diffusion layer of the other memory cell adjacent to one is commonly provided, and both memory cells are adjacent to the first electrode of one memory cell and the first electrode of one memory cell. 10. The non-volatile memory according to claim 9, which is arranged to fit.
層とドレイン領域としての第２の不純物拡散層とが所定
間隔離れて形成された半導体基板と、 これら第１，第２の不純物拡散層間で、かつ第１の不純
物拡散層側の半導体基板上に配設される第１絶縁膜と、 第１，第２の不純物拡散層間で、かつ第１絶縁膜に隣接
するとともに第２の不純物拡散層側の半導体基板上に配
設されるトンネル絶縁膜と、 第１絶縁膜上に形成される第１電極と、 トンネル絶縁膜上に形成され、かつ第１電極の側壁のみ
に絶縁膜を介して形成されるフローティングゲートと、 第２絶縁膜を介して少なくともフローティングゲート上
に配設され、それによってフローティングゲートの電位
を制御しうる第２電極とからなるメモリセルを備え、 このメモリセルが複数個をマトリックス状に配列され、 上記マトリックス状のＹ方向に配列したメモリセルの第
１電極がＹ方向に連続形成され、上記マトリックス状の
Ｘ方向に配列したメモリセルがこの一つのメモリセルの
第１の不純物拡散層とこの一つのメモリセルの一方に隣
接する一方のメモリセルの第１の不純物拡散層とを共有
して形成するとともに、一つのメモリセルの第２の不純
物拡散層とこの一つのメモリセルのもう一方に隣接する
他方のメモリセルの第２の不純物拡散層とを連続して形
成し、第１の不純物拡散層又は第２の不純物拡散層のど
ちらか一方がＸ方向に接続されて配線され、他方がＹ方
向に接続されて配線されている不揮発性メモリ。14. A first impurity diffusion as a source region.
Layer and a second impurity diffusion layer as a drain region are predetermined
A semiconductor substrate formed at an interval; a first insulating film disposed between the first and second impurity diffusion layers and on the semiconductor substrate on the first impurity diffusion layer side; Between the impurity diffusion layers and adjacent to the first insulating film
And on the semiconductor substrate on the second impurity diffusion layer side.
A tunnel insulating film provided, a first electrode formed on the first insulating film, and formed on the tunnel insulating film and formed only on the side wall of the first electrode via the insulating film. A memory cell comprising: a floating gate; and a second electrode disposed at least on the floating gate via a second insulating film and capable of controlling the potential of the floating gate. The first electrodes of the memory cells arranged in the matrix Y direction are continuously formed in the Y direction, and the memory cells arranged in the matrix X direction are the first impurity diffusion layers of the one memory cell. The layer and the first impurity diffusion layer of one memory cell adjacent to one of the one memory cells are formed in common, and the second impurity of one memory cell is formed. An object diffusion layer and a second impurity diffusion layer of the other memory cell adjacent to the other of the one memory cell are formed continuously, and either the first impurity diffusion layer or the second impurity diffusion layer is formed. A nonvolatile memory in which one is connected and wired in the X direction and the other is connected and wired in the Y direction.
壁にセルフアラインで形成されている請求項１４による
不揮発性メモリ。15. The nonvolatile memory according to claim 14, wherein the floating gate is formed in a self-aligned manner on a side wall of the first electrode.
２の不純物拡散層から引き出される第１配線がＸ方向に
接続され、Ｙ方向に連設されたメモリセルの各第１の不
純物拡散層が拡散層を用いてＹ方向に接続されてなる請
求項１４による不揮発性メモリ。16. A first wiring extending from each second impurity diffusion layer of a memory cell connected in the X direction is connected in the X direction, and each first impurity of a memory cell connected in the Y direction is connected. 15. The nonvolatile memory according to claim 14, wherein the diffusion layer is connected in the Y direction using the diffusion layer.
１の不純物拡散層から引き出される第２配線がＸ方向に
接続され、Ｙ方向に連設されたメモリセルの各第２の不
純物拡散層が拡散層を用いてＹ方向に接続されてなり、 かつフローティングゲートと同時に第１電極の側壁に形
成されるサイドウォールスペーサを有し、そのサイドウ
ォールスペーサを第１の不純物拡散層と第２配線との間
のコンタクトパッドとして用いる請求項１４による不揮
発性メモリ。17. A second wiring extending from each first impurity diffusion layer of a memory cell connected in the X direction is connected in the X direction, and each second impurity of a memory cell connected in the Y direction is connected. The diffusion layer is connected in the Y direction using the diffusion layer, and has a side wall spacer formed on the side wall of the first electrode at the same time as the floating gate. 15. The nonvolatile memory according to claim 14, which is used as a contact pad between two wirings.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10684892A JP2862434B2 (en) | 1991-06-07 | 1992-04-24 | Non-volatile memory |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13680091 | 1991-06-07 | ||
| JP21453291 | 1991-07-30 | ||
| JP3-214532 | 1991-07-30 | ||
| JP3-136800 | 1991-07-30 | ||
| JP10684892A JP2862434B2 (en) | 1991-06-07 | 1992-04-24 | Non-volatile memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05152579A JPH05152579A (en) | 1993-06-18 |
| JP2862434B2 true JP2862434B2 (en) | 1999-03-03 |
Family
ID=27310848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10684892A Expired - Lifetime JP2862434B2 (en) | 1991-06-07 | 1992-04-24 | Non-volatile memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2862434B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8390052B2 (en) | 2008-04-02 | 2013-03-05 | Sharp Kabushiki Kaisha | Nonvolatile semiconductor memory device |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5753953A (en) * | 1995-09-11 | 1998-05-19 | Matsushita Electronics Corporation | Semiconductor storage device and method of driving the same |
| KR100554833B1 (en) * | 1999-10-11 | 2006-02-22 | 주식회사 하이닉스반도체 | Nonvolatile memory device and method for manufacturing the same |
| JP4117998B2 (en) | 2000-03-30 | 2008-07-16 | シャープ株式会社 | Nonvolatile semiconductor memory device, reading, writing and erasing methods thereof, and manufacturing method thereof |
| JP3558580B2 (en) * | 2000-04-11 | 2004-08-25 | シャープ株式会社 | Cell array, its operation method and its manufacturing method |
| JP4083975B2 (en) | 2000-12-11 | 2008-04-30 | 株式会社ルネサステクノロジ | Semiconductor device |
| JP2007200545A (en) * | 2001-01-12 | 2007-08-09 | Renesas Technology Corp | Nonvolatile semiconductor memory device |
| JP4424886B2 (en) | 2002-03-20 | 2010-03-03 | 富士通マイクロエレクトロニクス株式会社 | Semiconductor memory device and manufacturing method thereof |
| US7652320B2 (en) * | 2005-03-03 | 2010-01-26 | Macronix International Co., Ltd. | Non-volatile memory device having improved band-to-band tunneling induced hot electron injection efficiency and manufacturing method thereof |
| JP2008118040A (en) | 2006-11-07 | 2008-05-22 | Sharp Corp | Nonvolatile semiconductor storage device, manufacturing method thereof, and information writing method using the same |
-
1992
- 1992-04-24 JP JP10684892A patent/JP2862434B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8390052B2 (en) | 2008-04-02 | 2013-03-05 | Sharp Kabushiki Kaisha | Nonvolatile semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05152579A (en) | 1993-06-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5338952A (en) | Non-volatile memory | |
| JP4262314B2 (en) | NAND-type nonvolatile memory device, manufacturing method and driving method thereof | |
| JP3573691B2 (en) | Nonvolatile semiconductor memory device and method of manufacturing the same | |
| US5877054A (en) | Method of making nonvolatile semiconductor memory | |
| JP3397903B2 (en) | Manufacturing method of nonvolatile semiconductor memory device | |
| US20050162926A1 (en) | Split-gate type nonvolatile memory devices and methods for fabricating the same | |
| US20110136312A1 (en) | Semiconductor device and its manufacture method | |
| US5946240A (en) | Nonvolatile semiconductor memory device and method of manufacturing the same | |
| US6168994B1 (en) | Method of making memory device with an element splitting trench | |
| JP2002368144A (en) | Non-volatile semiconductor memory device and production method therefor | |
| JPH10223867A (en) | Semiconductor device and manufacture thereof | |
| US5976934A (en) | Method of manufacturing a nonvolatile semiconductor memory device with select gate bird's beaks | |
| JP2855518B2 (en) | Structure and manufacturing method of flash memory | |
| US5414286A (en) | Nonvolatile memory, method of fabricating the same, and method of reading information from the same | |
| JP2862434B2 (en) | Non-volatile memory | |
| JP2807304B2 (en) | Nonvolatile semiconductor device | |
| JP2819975B2 (en) | Nonvolatile semiconductor memory device and method of manufacturing the same | |
| JP2658907B2 (en) | Nonvolatile semiconductor memory device and method of manufacturing the same | |
| KR20000011256A (en) | Non-volatile memory device and fabrication method thereof | |
| JP2006310562A (en) | Semiconductor memory device and its manufacturing method | |
| JPH0897304A (en) | Non-volatile semiconductor memory and its manufacture | |
| JPH09321255A (en) | Manufacturing nonvolatile semiconductor memory device | |
| JP2882389B2 (en) | Nonvolatile semiconductor memory device and method of manufacturing the same | |
| JPH04307974A (en) | Electrically erasable nonvolatile semiconductor storage device | |
| JPH10107166A (en) | Nonvolatile semiconductor memory and its manufacture |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071211 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081211 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091211 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091211 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101211 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101211 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111211 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121211 Year of fee payment: 14 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121211 Year of fee payment: 14 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121211 Year of fee payment: 14 |