JP2857810B2 - Clock transfer circuit for asynchronous data - Google Patents

Clock transfer circuit for asynchronous data

Info

Publication number
JP2857810B2
JP2857810B2 JP3159364A JP15936491A JP2857810B2 JP 2857810 B2 JP2857810 B2 JP 2857810B2 JP 3159364 A JP3159364 A JP 3159364A JP 15936491 A JP15936491 A JP 15936491A JP 2857810 B2 JP2857810 B2 JP 2857810B2
Authority
JP
Japan
Prior art keywords
circuit
output
outputs
clock
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP3159364A
Other languages
Japanese (ja)
Other versions
JPH0575584A (en
Inventor
正日子 大野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NIPPON DENKI ENJINIARINGU KK
Original Assignee
NIPPON DENKI ENJINIARINGU KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NIPPON DENKI ENJINIARINGU KK filed Critical NIPPON DENKI ENJINIARINGU KK
Priority to JP3159364A priority Critical patent/JP2857810B2/en
Publication of JPH0575584A publication Critical patent/JPH0575584A/en
Application granted granted Critical
Publication of JP2857810B2 publication Critical patent/JP2857810B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Synchronisation In Digital Transmission Systems (AREA)

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明はデータ受信回路のクロッ
ク乗せ替え回路に関し、特にジッタのある受信データか
ら得たアラーム信号を装置クロックに同期させるクロッ
ク乗せ替え回路に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock transfer circuit for a data receiving circuit, and more particularly to a clock transfer circuit for synchronizing an alarm signal obtained from jittery received data with a device clock.

【0002】[0002]

【従来の技術】従来は受信データについて伝送誤りを検
出すると、結果を装置にアラーム信号としてそのまま通
報していた。承知のように受信回路は受信データから抽
出したクロックで動作するのでこのアラーム信号も抽出
クロックに同期したタイミングである。装置ではアラー
ム信号を監視することにより回線の伝送品質や障害等を
判断していた。
2. Description of the Related Art Conventionally, when a transmission error is detected in received data, the result is reported to an apparatus as it is as an alarm signal. As is well known, the receiving circuit operates on the clock extracted from the received data, so that the alarm signal is also synchronized with the extracted clock. The device determines the transmission quality of the line, a failure, and the like by monitoring the alarm signal.

【0003】[0003]

【発明が解決しようとする課題】従来のクロック乗せ替
え回路では回線から受信するデータにジッタが発生する
と、抽出クロックにもジッタが生ずる。従って装置へ送
信するアラーム信号にもジッタが生じて、装置に正確に
通報できなくなる欠点があった。例えばAMI符号での
伝送で、受信データにバイポーラバイオレーションエラ
ーが発生し、受信回路でそのエラーを検出し、1ビット
エラーに対して1ビット幅のアラーム信号として装置に
転送する場合を想定すると、装置クロックにはジッタが
無く周波数,位相が固定なのに対し、アラーム信号は周
波数,位相とも変動するので、装置クロックで正確に検
出できない場合があった。例えば装置クロックの立上り
又は立下りタイミングの一方でアラーム信号を読取る場
合に、偶然、アラーム信号の変化点と読取タイミングと
が重なると読取り出力は不定となり、又、ジッタのため
アラーム信号のパルス幅が広がり、そのパルス幅の期間
に読取タイミングが2回含まれると二重読取が起り、逆
に狭くなって読取タイミングが1回も含まれないと読取
りできない欠点があった。
In the conventional clock transfer circuit, when jitter occurs in data received from a line, jitter occurs in an extracted clock. Accordingly, there is a disadvantage that the alarm signal transmitted to the device also has a jitter and cannot be accurately reported to the device. For example, suppose that a bipolar violation error occurs in received data in transmission with an AMI code, the error is detected by a receiving circuit, and a 1-bit error is transferred to a device as a 1-bit width alarm signal. While the device clock has no jitter and the frequency and phase are fixed, the alarm signal fluctuates in both frequency and phase, so that the device clock sometimes cannot be detected accurately. For example, when reading the alarm signal at either the rising or falling timing of the device clock, if the change point of the alarm signal and the reading timing coincide with each other, the reading output becomes indefinite, and the pulse width of the alarm signal is reduced due to jitter. When the read timing is included twice during the period of the pulse width, double reading occurs. On the contrary, the read becomes narrow and the read cannot be performed unless the read timing is included even once.

【0004】本発明の目的は、同一アラーム信号の二重
カウント、カウントもれ,カウントミスを防止する非同
期データのクロック乗せ替え回路を提供することにあ
る。
SUMMARY OF THE INVENTION An object of the present invention is to provide a clock switching circuit for asynchronous data which prevents double counting of the same alarm signal, counting omission, and counting error.

【0005】[0005]

【課題を解決するための手段】本発明の非同期データの
クロック乗せ替え回路は、2系統のクロックで真偽2値
を書込み,読出しする論理回路において、書込みクロッ
クで入力データをラッチする第1のラッチ回路と、読出
しクロックの立上りと立下りのタイミングにそれぞれ同
期した2相クロックを発生する2相クロック発生回路
と、前記第1のラッチ回路の出力を前記2相クロック発
生回路の出力でそれぞれラッチする第2,第3のラッチ
回路と、前記2相クロックを入力して前記第2,第3の
ラッチ回路の出力を監視し、第2,第3のラッチ回路の
出力の一方が真のとき自己復旧し監視を解除すると共に
前記第1のラッチ回路をリセットするリセット信号発生
回路と、前記第2,第3のラッチ回路の出力の一方と所
定の遅延量を付与しこの一方のタイミングに同期させた
他方の出力との論理和を出力データとするデータ出力手
段と、この前記第2,第3のラッチ回路の出力の一方と
所定の遅延量が付与された他方の出力との論理積が
「真」となる回数を計数し、この両出力の論理和が
「偽」となる期間にこの計数値が初期値に戻るまで出力
データを「真」に置き替えると共に置き替えた回数だけ
計数値を減少させるカウンタとを有する。
According to a first aspect of the present invention, there is provided a clock switching circuit for asynchronous data, which is a logic circuit for writing and reading binary data with two clocks and for latching input data with a write clock. A latch circuit, a two-phase clock generation circuit for generating a two-phase clock synchronized with the rising and falling timings of the read clock, and latching the output of the first latch circuit with the output of the two-phase clock generation circuit Input the two-phase clock and monitor the outputs of the second and third latch circuits. When one of the outputs of the second and third latch circuits is true, A reset signal generating circuit for resetting the first latch circuit while self-restoring and canceling the monitoring, and providing a predetermined delay amount with one of the outputs of the second and third latch circuits. A data output means that outputs the logical sum of the other output synchronized with one of the two timings as output data, and one of the outputs of the second and third latch circuits and the other output provided with a predetermined delay amount. Count the number of times the logical product with the output becomes "true", and replace and place the output data into "true" until the count returns to the initial value during the period when the logical sum of these outputs is "false". A counter for reducing the count value by the number of times of replacement.

【0006】[0006]

【実施例】次に本発明について図面を参照して説明す
る。
DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.

【0007】図1は本発明の一実施例を示す回路ブロッ
ク図であり、書込みクロックで入力データをラッチする
第1のラッチ回路11と、読出しクロックの立上りと立
下りのタイミングにそれぞれ同期した2相クロックを発
生する2相クロック発生回路30と、第1のラッチ回路
の出力を2相クロック発生回路30の出力でそれぞれラ
ッチする第2,第3のラッチ回路12,13と、2相ク
ロックを入力して第2,第3のラッチ回路12,13の
出力を監視し、第2,第3のラッチ回路12,13の出
力の一方が「真」のとき自己復旧し監視を解除すると共
に第1のラッチ回路11をリセットするリセット信号発
生回路20と、第2,第3のラッチ回路12,13の出
力の一方と所定の遅延量を付与し(遅延回路14)この
一方のタイミングに同期させた他方の出力との論理和を
出力データとするOR回路17と、第2,第3のラッチ
回路12,13の出力の一方と所定の遅延量を付与しこ
の一方のタイミングに同期させた他方の出力の両出力の
論理積が「真」となる回数を計数し、両出力の論理和が
「偽」となる期間にこの計数値が初期値に戻るまで出力
データを「真」に置き替えると共に置き替えた回数だけ
計数値を減少させるカウンタ40とから構成する。
FIG. 1 is a circuit block diagram showing one embodiment of the present invention. A first latch circuit 11 for latching input data by a write clock and two latches synchronized with the rising and falling timings of a read clock are shown. A two-phase clock generation circuit 30 for generating a two-phase clock; a second and third latch circuits 12 and 13 for respectively latching the output of the first latch circuit with the output of the two-phase clock generation circuit 30; It monitors the outputs of the second and third latch circuits 12 and 13 by inputting, and when one of the outputs of the second and third latch circuits 12 and 13 is "true", self-recovers and cancels the monitoring and A reset signal generation circuit 20 for resetting one latch circuit 11 and one of the outputs of the second and third latch circuits 12 and 13 are given a predetermined delay amount (delay circuit 14). A predetermined delay amount is added to one of the outputs of the OR circuit 17 and the output of the second and third latch circuits 12 and 13 for synchronizing with the timing of one of the outputs of the OR circuit 17 and the output of the OR circuit 17 and the other of the synchronized outputs. Count the number of times the logical product of both outputs of the other output becomes “true”, and set the output data to “true” until the counted value returns to the initial value during the period when the logical sum of both outputs is “false”. And a counter 40 for reducing the count value by the number of times of replacement.

【0008】リセット信号発生回路20は第2のラッチ
回路12,第3のラッチ回路13の出力の一方が「1」
になった直後に自己復帰するパルスを発生し、この信号
により第1のラッチ回路11をリセットし出力を「0」
に戻す。このリセット信号は、第2のラッチ回路12,
第3のラッチ回路13の出力が「1」の継続となる場合
でも、毎回の「1」毎に発生する。そのため第1のラッ
チ回路12,第3のラッチ回路13がともに同一な1ビ
ットのアラーム信号を取込むことはない。なぜなら一方
が取込んだら他方が取込む前に第1のラッチ回路11を
リセットするからである。
The reset signal generating circuit 20 outputs one of the outputs of the second latch circuit 12 and the third latch circuit 13 to "1".
The self-recovery pulse is generated immediately after the signal becomes, and the first latch circuit 11 is reset by this signal to set the output to "0".
Return to This reset signal is supplied to the second latch circuit 12,
Even when the output of the third latch circuit 13 is a continuation of “1”, it occurs every time of “1”. Therefore, neither the first latch circuit 12 nor the third latch circuit 13 takes in the same 1-bit alarm signal. This is because the first latch circuit 11 is reset when one of them takes in before the other takes in.

【0009】次に第2のラッチ回路12と第3のラッチ
回路13は互いに逆相クロックで動作しているので位相
を合わせるため一方に遅延回路14を付加する。この遅
延回路14は、読出しクロックでリタイミングすること
で実現する。図1では第3のラッチ回路13に付加して
いるがどちらでも同じである。この遅延回路14の出力
と第2のラッチ回路12の出力は位相が一致しており、
どちらかが「1」のときOR回路17を通してデータ出
力端子18に「1」の信号が発生する。これは入力デー
タの「1」を書込クロックで書込んで、読出しクロック
で出力データ「1」を読出したことになる。入力データ
が「0」のときは当然出力データを「0」となる。
Next, since the second latch circuit 12 and the third latch circuit 13 operate with clocks having opposite phases to each other, a delay circuit 14 is added to one of them to adjust the phase. This delay circuit 14 is realized by retiming with a read clock. In FIG. 1, it is added to the third latch circuit 13, but both are the same. The output of the delay circuit 14 and the output of the second latch circuit 12 have the same phase.
When either of them is “1”, a signal of “1” is generated at the data output terminal 18 through the OR circuit 17. This means that "1" of the input data is written by the write clock and output data "1" is read by the read clock. When the input data is "0", the output data is naturally "0".

【0010】次に入力データの周波数がジッタのため遅
くなる場合を考えると、本クロック乗替回路に入力した
「1」の数だけ出力に「1」が発生することとなる。そ
れは上述のように、入力データの「1」を二重読みせ
ず、かつ取りこぼしもないからである。しかし、入力デ
ータ「1」のパルス幅がジッタで広くなっているため、
第1のラッチ回路12,第2のラッチ回路13の一方が
入力データ「1」を読込むと、直ちに第1のラッチ回路
11をリセットするので、次に第2のラッチ回路12,
第3のラッチ回路13の他方が入力を読込むときまでに
新しく入力データ「1」が第1のラッチ回路11に取込
まれていない場合が生じ、このときは第2のラッチ回路
12と遅延後の第3のラッチ回路13の出力はともに
「0」となる。当然ながらアラーム信号は「1」の数だ
け、つまりビットエラーの数だけを正確に通知すればよ
いので、「0」が出力されても何ら支障はない。
Next, considering the case where the frequency of the input data becomes slow due to jitter, "1" is generated in the output by the number of "1" input to the clock transfer circuit. This is because, as described above, the input data “1” cannot be double-read and cannot be missed. However, since the pulse width of the input data "1" is wide due to jitter,
When one of the first latch circuit 12 and the second latch circuit 13 reads the input data “1”, the first latch circuit 11 is immediately reset.
By the time the other of the third latch circuits 13 reads the input, there may be a case where the input data “1” is not newly taken into the first latch circuit 11. The outputs of the subsequent third latch circuits 13 both become “0”. As a matter of course, only the number of "1", that is, only the number of bit errors, needs to be accurately notified to the alarm signal, so that "0" is output without any problem.

【0011】逆にジッタのため入力データの周波数が速
くなる場合には、入力データの「1」のパルス幅が狭く
なっているので、第2のラッチ回路12,第3のラッチ
回路13とが連続して「1」を読込む場合が生ずる。そ
れはどちらかが「1」を読込み、直ちに第1のラッチ回
路11がリセットされても、次に第2のラッチ回路1
2,第3のラッチ回路13に動作クロックが入力する前
に第1のラッチ回路11に新しい入力データ「1」が書
込まれる場合があるからである。この場合、出力データ
として「1」を発生させるが、当然「1」の数は出力デ
ータの方が入力データの方より小さいこととなる。読出
クロックが相対的に書込みクロックより遅いため、読出
しが間に合わないからである。しかしながらこのときは
第2のラッチ回路12と遅延後の第3のラッチ回路13
の出力がともに「1」であるため、その回数をカウンタ
でカウントアップしておいて、ジッタが逆方向になった
とき、つまり入力データ周波数が遅くなる期間まで待て
ば、今度は逆に読出クロックが相対的に書込クロックよ
り速くなるので、上述したように第2のラッチ回路12
と遅延後の第2のラッチ回路13の出力がともに「0」
となる期間が生じる。このとき今まで出力できなかった
「1」の数(この数はカウンタに記録されている数に必
然的に一致する。なぜなら「1」を出力できなかったの
は第2のラッチ回路12と遅延後の第2のラッチ回路1
3の出力がともに「1」の場合で、その都度カウンタ値
を1づつ増加させているからである)だけ「1」を3入
力OR回路17を介してデータ出力端子18に発生させ
る。そのたびに、カウンタを1づつカウントダウンさ
せ、カウント値が初期値に戻るまで、つまり出力できな
かった「1」をすべて出力し終えるまで続ける。
Conversely, when the frequency of the input data is increased due to jitter, the pulse width of the input data "1" is narrowed, so that the second latch circuit 12 and the third latch circuit 13 are connected. There is a case where "1" is continuously read. That is, even if either one reads “1” and the first latch circuit 11 is immediately reset, the second latch circuit 1
Second, new input data “1” may be written to the first latch circuit 11 before the operation clock is input to the third latch circuit 13. In this case, “1” is generated as output data, but the number of “1” is naturally smaller in the output data than in the input data. This is because the read clock is relatively slower than the write clock, so that the read cannot be made in time. However, in this case, the second latch circuit 12 and the delayed third latch circuit 13
Since both outputs are "1", the number of times is counted up by a counter, and when the jitter becomes in the opposite direction, that is, when waiting for a period in which the input data frequency is slowed down, the read clock is inverted. Is relatively faster than the write clock, so that the second latch circuit 12
And the output of the second latch circuit 13 after the delay is both "0".
A period occurs. At this time, the number of “1” s that could not be output until now (this number necessarily matches the number recorded in the counter. Subsequent second latch circuit 1
3 are both "1" and the counter value is incremented by one each time) (1) is generated at the data output terminal 18 via the 3-input OR circuit 17. Each time, the counter is decremented by one until the count value returns to the initial value, that is, until all the “1” s that could not be output have been output.

【0012】図2は本発明の一実施例を示す回路図であ
り、リセット信号発生回路20は、フリップフロップ2
1,22、OR回路23で、2相クロック発生回路30
は、遅延回路31、インバータおよびAND回路34,
35で、カウンタ40は、アップダウンカウンタ41、
コンパレータ42、AND回路43でそれぞれ構成して
いる。
FIG. 2 is a circuit diagram showing one embodiment of the present invention.
1, 22, the OR circuit 23 and the two-phase clock generation circuit 30
Are a delay circuit 31, an inverter and an AND circuit 34,
At 35, the counter 40 becomes an up-down counter 41,
It is composed of a comparator 42 and an AND circuit 43.

【0013】図2を用いて詳細に説明すると、まず2相
クロック発生回路30は、呼出しクロック端子3に入力
された読出しクロックRCとその遅延回路31の出力と
の論理演算により図3に示すように、2相クロックRC
0とRC1とを発生させる。クロックRC0が読出クロ
ックRCの立上りに、クロックRC1が立下りにそれぞ
れ同期している。
Referring to FIG. 2, the two-phase clock generation circuit 30 performs a logical operation on the read clock RC input to the call clock terminal 3 and the output of the delay circuit 31 as shown in FIG. Two-phase clock RC
0 and RC1 are generated. The clock RC0 is synchronized with the rise of the read clock RC, and the clock RC1 is synchronized with the fall.

【0014】次に、データ入力端子1に入力された入力
データDIを書込んでから読取るまでの一連の動作を図
4を参照して説明する。図4(a)は入力データを第1
のラッチ回路11が読取る場合であり、クロックRC0
に同期して動作する。図4(b)は第3のラッチ回路1
3が読取る場合であり、クロックRC1に同期して動作
し最後に読出クロックRCでリタイミングされて所定の
遅延が付加され、遅延回路14からクロックRC0に同
期して読出される。
Next, a series of operations from writing to reading of the input data DI input to the data input terminal 1 will be described with reference to FIG. FIG. 4A shows the input data as the first data.
Of the clock RC0.
Works in sync with. FIG. 4B shows the third latch circuit 1.
3 is read, and operates in synchronization with the clock RC1 and is finally retimed by the read clock RC to add a predetermined delay, and is read from the delay circuit 14 in synchronization with the clock RC0.

【0015】第1のラッチ回路11は、第2のラッチ回
路12、第3のラッチ回路13が「1」を読取った直後
にそれぞれリセット信号発生回路20のフリップフロッ
プ21,22,OR回路23により生成されたリセット
信号でリセットされる。フリップフロップ21,22の
出力は、それぞれ自身のリセット入力として使われ自己
復帰する。そのため第1のラッチ回路11は、次の入力
データを取込めるようにリセットが解除される。このリ
セットのタイミングは2相クロックを使用しているた
め、第1のラッチ回路11の出力期間の前半で行なわれ
るので、第1のラッチ回路11が次の入力データを書込
むまでにはリセットは解除されている。2相クロックR
C0,RC1を遅延回路31を用いて発生させているの
で同時に「1」にならず、一方の立下りで、リセット信
号が発生するので、他方が次に立上るまでにはすでに第
1のラッチ回路11はリセットを終了しており、同一入
力データを第2のラッチ回路12,第3のラッチ回路1
3がともに取込むことはない。2相クロック発生回路3
0の遅延回路31は、例えばバッファゲートを数段直列
接続して作ることができる。
Immediately after the second latch circuit 12 and the third latch circuit 13 read "1", the first latch circuit 11 uses the flip-flops 21, 22, and the OR circuit 23 of the reset signal generation circuit 20, respectively. It is reset by the generated reset signal. The outputs of the flip-flops 21 and 22 are used as their own reset inputs and self-return. Therefore, the reset of the first latch circuit 11 is released so that the next input data can be taken. Since the reset timing uses a two-phase clock, the reset is performed in the first half of the output period of the first latch circuit 11. Therefore, the reset is not performed until the first latch circuit 11 writes the next input data. Has been released. Two-phase clock R
Since C0 and RC1 are generated by using the delay circuit 31, they do not become "1" at the same time. Since a reset signal is generated at one falling, the first latch has already been generated before the other rises next. The circuit 11 has finished resetting and outputs the same input data to the second latch circuit 12 and the third latch circuit 1.
3 will not take in together. Two-phase clock generation circuit 3
The zero delay circuit 31 can be made, for example, by connecting several stages of buffer gates in series.

【0016】次に、カウンタ40のアップダウンカウン
タ41の出力を、コンパレータ42でしきい値「0」と
比較する。しきい値「0」はアップダウンカウンタ41
の初期値に等しい。コンパレータ42は、1以上を検出
すると、出力を「1」に保ったままであり、NOR回路
16の出力が「1」になる毎、AND回路43を経由し
て「1」を出力データとして発生させる。「1」を発生
するたびにアップダウンカウンタ41のカウントダウン
入力端子DにAND回路43の出力を帰還させ1づつカ
ウントダウンさせる。AND回路15が「1」を出力す
る毎に、アップダウンカウンタ41のカウントアップ端
子Uに入力して1づつカウントアップする。
Next, the output of the up / down counter 41 of the counter 40 is compared with a threshold value "0" by a comparator 42. The threshold “0” is the up / down counter 41
Equal to the initial value of. When the comparator 42 detects 1 or more, the output is kept at “1”, and every time the output of the NOR circuit 16 becomes “1”, “1” is generated as output data via the AND circuit 43. . Every time "1" is generated, the output of the AND circuit 43 is fed back to the countdown input terminal D of the up / down counter 41 to count down one by one. Each time the AND circuit 15 outputs “1”, it is input to the count-up terminal U of the up-down counter 41 and counts up one by one.

【0017】次に入力データにジッタのある場合を図5
を用いて説明する。まずデータ入力端子1に「1」が連
続して入力するとして、便宜上それら「1」にa,b,
c,…,jと記号をつける。入力データ幅が狭い場合は
(図5の左側)、入力データは読込めるが、出力が詰ま
って図5のbなる「1」の出力を発生できない場合が生
じ、このときカウンタ値が1となる。次に再び図5のf
なる「1」を発生できずカウンタ値が2となる。それ以
外のa,c,d,eなる「1」は、データ出力端子DO
から出力される。
FIG. 5 shows a case where input data has jitter.
This will be described with reference to FIG. First, assuming that "1" is continuously input to the data input terminal 1, a, b, and
Add symbols c,..., j. When the input data width is narrow (the left side in FIG. 5), the input data can be read, but the output may be blocked and the output of “1” shown in FIG. 5B may not be generated. At this time, the counter value becomes 1. . Next, f of FIG.
Cannot be generated, and the counter value becomes 2. Other “1” s a, c, d, and e are data output terminals DO.
Output from

【0018】入力データパルス幅が広くなると余裕が生
じ(図5の右側)、今まで出力データに「1」が詰まっ
ていたため出力できなかったb,fなる「1」をNOR
回路16の出力が「1」となる期間に出力させ、その都
度カウンタ値を減少させる。結果として入力データの
a,b,…,jなる10個の「1」を全て出力データと
して発生する。このようにジッタがあっても入力した
「1」の数と完全に等しい数だけ出力に「1」を発生さ
せる。
When the input data pulse width is widened, a margin occurs (right side in FIG. 5), and "1" which is b and f which could not be output because "1" has been blocked in the output data until now is NOR.
It is output during the period when the output of the circuit 16 is "1", and the counter value is decreased each time. As a result, all ten "1" s a, b,..., J of the input data are generated as output data. In this way, even if there is a jitter, "1" s are generated in the output by the number completely equal to the number of "1s" inputted.

【0019】[0019]

【発明の効果】以上説明したように本発明は、ジッタの
あるアラーム信号を取込んで装置クロックに乗せ替えて
出力するので、装置での同一アラーム信号の二重カウン
トや、カウントもれ、カウントミスを防止できる効果が
ある。(ここで、乗せ替えとは読出クロックに同期させ
ることをいう。)更にFIFO(First In F
irst Out)回路を使用せずにジッタ耐力を有す
るので、例えば±128クロックのジッタ耐力を持たせ
ようとすると、FIFOならば128×2=256ビッ
トのメモリが必要となるが、本発明の回路では高々7ビ
ット(128=27 )のカウンタで済む利点がある。当
然ながらアラームの種類が多く、ジッタ量の多い用途で
は、特にハード規模の削減効果が著しい。また入力デー
タをアラーム信号に限定する必要はなく、「1」の数を
正確に転送するだけでよい信号ならば、すべて本発明の
回路で扱うことが可能である。受信回線と装置との間の
データ伝送には、クロック乗せ替えが必要なため、本発
明の応用範囲は広い。
As described above, according to the present invention, the alarm signal with jitter is fetched, replaced with the device clock and output, so that the same alarm signal in the device can be double-counted, counted out, and counted. This has the effect of preventing mistakes. (Here, the transfer means synchronizing with the read clock.) Further, FIFO (First In F)
Since the device has a jitter tolerance without using an (first Out) circuit, for example, if a jitter tolerance of, for example, ± 128 clocks is to be provided, a FIFO of 128 × 2 = 256 bits is required for a FIFO. Thus, there is an advantage that a counter of at most 7 bits (128 = 2 7 ) is sufficient. Naturally, in applications where there are many types of alarms and a large amount of jitter, the effect of reducing the hardware scale is particularly remarkable. Further, it is not necessary to limit the input data to the alarm signal, and any signal for which only the number of “1” needs to be accurately transferred can be handled by the circuit of the present invention. Since the data transmission between the receiving line and the device requires a clock change, the application range of the present invention is wide.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of the present invention.

【図2】図1に示したブロック図の具体的な回路構成の
一例を示すブロック図である。
FIG. 2 is a block diagram showing an example of a specific circuit configuration of the block diagram shown in FIG. 1;

【図3】図2の入力データ取込みタイミングチャートで
ある。
FIG. 3 is a timing chart for fetching input data of FIG. 2;

【図4】図2に示した2相クロック発生回路のタイミン
グチャートで、(a)は入力データを第1のラッチ回路
11が読取る場合を示し、(b)は第3のラッチ回路1
3が読取る場合を示す図である。
4A is a timing chart of the two-phase clock generation circuit shown in FIG. 2, wherein FIG. 4A shows a case where input data is read by a first latch circuit 11, and FIG.
3 is a diagram illustrating a case where reading is performed.

【図5】図2の動作を説明するタイミングチャートであ
る。
FIG. 5 is a timing chart for explaining the operation of FIG. 2;

【符号の説明】[Explanation of symbols]

1 データ入力端子 2 書込クロック端子 3 読出しクロック端子 11 第1のラッチ回路 12 第2のラッチ回路 13 第3のラッチ回路 14 遅延回路 15 AND回路 16 NOR回路 17 OR回路 18 データ出力端子 20 リセット信号発生回路 21,22 フリップフロップ 23 OR回路 30 2相クロック発生回路 31 遅延回路 32,33 インバータ 34,35 AND 40 カウンタ 41 アップダウンカウンタ 42 コンパレータ 43 AND回路 1 Data Input Terminal 2 Write Clock Terminal 3 Read Clock Terminal 11 First Latch Circuit 12 Second Latch Circuit 13 Third Latch Circuit 14 Delay Circuit 15 AND Circuit 16 NOR Circuit 17 OR Circuit 18 Data Output Terminal 20 Reset Signal Generation circuit 21, 22 Flip-flop 23 OR circuit 30 Two-phase clock generation circuit 31 Delay circuit 32, 33 Inverter 34, 35 AND 40 Counter 41 Up / down counter 42 Comparator 43 AND circuit

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 2系統のクロックで真偽2値を書込み,
読出しする論理回路において、書込みクロックで入力デ
ータをラッチする第1のラッチ回路と、読出しクロック
の立上りと立下りのタイミングにそれぞれ同期した2相
クロックを発生する2相クロック発生回路と、前記第1
のラッチ回路の出力を前記2相クロック発生回路の出力
でそれぞれラッチする第2,第3のラッチ回路と、前記
2相クロックを入力して前記第2,第3のラッチ回路の
出力を監視し、第2,第3のラッチ回路の出力の一方が
真のとき自己復旧し監視を解除すると共に前記第1のラ
ッチ回路をリセットするリセット信号発生回路と、前記
第2,第3のラッチ回路の出力の一方と所定の遅延量を
付与しこの一方のタイミングに同期させた他方の出力と
の論理和を出力データとするデータ出力手段と、この前
記第2,第3のラッチ回路の出力の一方と所定の遅延量
が付与された他方の出力との論理積が「真」となる回数
を計数し、この両出力の論理和が「偽」となる期間にこ
の計数値が初期値に戻るまで出力データを「真」に置き
替えると共に置き替えた回数だけ計数値を減少させるカ
ウンタとを有することを特徴とする非同期データのクロ
ック乗せ替え回路。
A true / false binary value is written by two clocks,
A logic circuit for reading, a first latch circuit for latching input data with a write clock, a two-phase clock generation circuit for generating two-phase clocks synchronized with rising and falling timings of the read clock, respectively,
Second and third latch circuits for respectively latching the output of the latch circuit with the output of the two-phase clock generation circuit, and monitoring the outputs of the second and third latch circuits by inputting the two-phase clock. A reset signal generating circuit for self-restoring when one of the outputs of the second and third latch circuits is true, canceling monitoring, and resetting the first latch circuit; A data output means for outputting the logical sum of one of the outputs and the other output provided with a predetermined delay amount and synchronized with the one of the outputs, and one of the outputs of the second and third latch circuits; The number of times the logical product of the output and the other output provided with the predetermined delay amount is “true” is counted, and until the counted value returns to the initial value during the period when the logical sum of these outputs is “false”. Replace output data with "true" and place Clock resynchronization circuit of asynchronous data, characterized in that it comprises a counter for reducing the count number of times was e.
JP3159364A 1991-07-01 1991-07-01 Clock transfer circuit for asynchronous data Expired - Fee Related JP2857810B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3159364A JP2857810B2 (en) 1991-07-01 1991-07-01 Clock transfer circuit for asynchronous data

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3159364A JP2857810B2 (en) 1991-07-01 1991-07-01 Clock transfer circuit for asynchronous data

Publications (2)

Publication Number Publication Date
JPH0575584A JPH0575584A (en) 1993-03-26
JP2857810B2 true JP2857810B2 (en) 1999-02-17

Family

ID=15692228

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3159364A Expired - Fee Related JP2857810B2 (en) 1991-07-01 1991-07-01 Clock transfer circuit for asynchronous data

Country Status (1)

Country Link
JP (1) JP2857810B2 (en)

Also Published As

Publication number Publication date
JPH0575584A (en) 1993-03-26

Similar Documents

Publication Publication Date Title
US6963220B2 (en) Methods and circuitry for implementing first-in first-out structure
US6075392A (en) Circuit for the glitch-free changeover of digital signals
US4920540A (en) Fault-tolerant digital timing apparatus and method
US7180336B2 (en) Glitch-free clock switching apparatus
US5128970A (en) Non-return to zero synchronizer
US5534805A (en) Synchronized clock generating apparatus
US6031886A (en) Digital phase alignment apparatus in consideration of metastability
US7219250B2 (en) Status indication detection and device and method
US5157673A (en) Comparison circuit for masking transient differences
US5047658A (en) High frequency asynchronous data synchronizer
US6075833A (en) Method and apparatus for counting signal transitions
US6973155B2 (en) Highly scalable glitch-free frequency divider
JP2000261296A (en) Synchronizing element for converting asynchronous pulse signal to synchronous pulse signal
US5642387A (en) Bit synchronization method and circuit
JP2857810B2 (en) Clock transfer circuit for asynchronous data
US5898640A (en) Even bus clock circuit
US6195769B1 (en) Failsafe asynchronous data transfer corruption indicator
US7696801B2 (en) Reset method for clock triggering digital circuit and related signal generating apparatus utilizing the reset method
US5491438A (en) Synchronized clock generating apparatus
JP2570933B2 (en) Synchronous clock generator
JP3093583B2 (en) Memory control circuit
US4327442A (en) Clock recovery device
US4818894A (en) Method and apparatus for obtaining high frequency resolution of a low frequency signal
US6222893B1 (en) Synchronizing circuit
KR960006466B1 (en) Data retiming circuit of transmission system

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19981020

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees