JP2855940B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、主にメモリカード，Ｉ
Ｃカード等に用いる薄型構造の半導体装置に関する。
【０００２】
【従来の技術】近年、メモリカード，ＩＣカード等に搭
載するために薄型構造の半導体装置に対する要請が高ま
っている。図２（ａ）は、その従来の一例の縦断面図で
ある。凹部２１０を持つ黒色アルミナベース２０２上に
ガラスＡｇペースト，Ａｌペースト等のロー材２０７
で、紫外線消去型半導体素子２０６を固着し、透光アル
ミナキャップ２０１をかぶせ、低融点ガラス２０４で気
密封止し、パッケージボディ厚１．３〜１．５ｍｍの薄
型化を実現している。また、別の従来の一例として、図
２（ｂ）に示すように透光アルミナキャップ２０１の封
止面に溝２０９を設ける、あるいは、封止面を粗面にす
る例がある。この例では、透光アルミナキャップ２０１
と低融点ガラス２０４の接触面積を増やして、キャップ
と低融点ガラスの接合強度を高め、パッケージ強度を向
上している。さらに別の従来の一例で封止部の改善をし
た例がある。図２（ｃ）に縦断面図を示す。この例で
は、透光アルミナキャップ２０１と低融点ガラス２０４
の境界部に高融点ガラス２０５の層が設けられている。
高融点ガラス２０５は透光アルミナキャップ２０１上に
スクリーン印刷された後、高温で焼成される。高温で処
理されるとガラスはセラミック表面の凹凸に十分に浸透
していくため、強固な接合が得られる。一方、高融点ガ
ラス２０５と低融点ガラス２０４はガラス同士のため、
なじみやすく、十分な接合強度が得られる。
【０００３】以上のべたようなキャップと低融点ガラス
の接合強度を高めたパッケージボディ厚１．３〜１．５
ｍｍの半導体装置があった。
【０００４】
【発明が解決しようとする課題】上述した従来技術を用
いてパッケージボディ厚を１．３ｍｍ以下に薄型化した
場合、次のような３つの問題点が発生する。
【０００５】 ベースクラック ベース剥離 キャップクラック これはパッケージボディ厚を薄くすると機械的強度が弱
まり、外力に耐えられないためであるが、特に気密パッ
ケージ特有の気密性テスト前のヘリウムガス加圧（通常
４〜６ｋｇｆ／ｃｍ2 ）が最もパッケージに加わる外力
が大きく、これでパッケージ破壊が多発する。その理由
は、ヘリウム加圧時にパッケージは、周囲から高圧で押
されるため、図３に示すようにキャップとベースの中央
部にへこみを生ずる。この変形により、 （Ａ）ベース底部 （Ｂ）ベースと低融点ガラス境界部
（Ｃ）キャップ上部（Ｄ）キャップと低融点ガラス境
界部 上記の４ケ所に高応力が発生し、各々、ベースクラッ
ク，ベース剥離，キャップクラック，キャップ剥離を引
き起こす。一方、従来技術による紫外線消去型半導体装
置の上記４ケ所におけるパッケージ強度は、（Ｄ）キャ
ップと低融点ガラス境界部の接合強度を除き、非常に弱
い。第一に、ベース部については、 ・凹形状であるため、中央の薄肉部は強度が低いこと ・材料の黒アルミナは、Ａｌ2 Ｏ3 純度が９０〜９２％
と低く、ＳｉＯ2 ，ＭｇＯ等の低強度のガラス成分を含
むため、ガラス部分から破壊しやすいこと などの影響により、強度が低下している。第二にベース
と低融点ガラスの境界部については、 ・ベース厚が薄くなると変形量が増加し、境界部の負担
が増大するが、ベースと低融点ガラスの接合強度の向上
対策がなされていないことから、強度は低下している。
第三に、キャップ部については、 ・材料の透光アルミナの粒径が１０〜３０μｍ平均粒径
１５μｍと粗く、結晶間隔が広いため、空孔が多く、こ
の空孔がクラックの起点になりやすい ことから、強度が低下している。以上のことから、前述
した３点の不具合点が、従来の半導体装置にある。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、 ベースを平板形状にしている。
【０００７】 ベース材料に高純度アルミナを用いて
いる ベースの封止面に溝を設ける、または、粗面化処理
を施している キャップ材料に結晶を微細化した透光アルミナを用
いている 以上４点の特徴を備えている。
【０００８】なお、にかわり ベースと低融点ガラスの境界部に高融点ガラス層を
設ける または、 ベースの封止面にＡｌ蒸着膜を設ける こともよい。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。図１（ａ）は本発明の半導体装置の一実施例の紫外
線消去型メモリーＩＣの断面図である。紫外線消去型半
導体素子１０６を平板形状の高純度アルミナベース１０
２にロー材１０７を介して固着されている。紫外線消去
型半導体装置１０６の電極はワイヤ１０８を介してリー
ド１０３により外部へ導出されている。透光アルミナキ
ャップ１０１が紫外線消去型半導体素子１０６全体を覆
い、低融点ガラス１０４により、高純度アルミナベース
１０２とリード１０３と透光アルミナキャップ１０１と
が気密封止されている。高純度アルミナベース１０２の
封止面には溝１０９が設けられている。また、透光アル
ミナキャップ１０１と低融点ガラス１０４の境界部には
高融点ガラス１０５が設けられている。本実施例ではパ
ケージボディ厚を１．２７ｍｍとするため、各部品厚を
紫外線消去型半導体素子１０６を０．３ｍｍ、透光アル
ミナキャップ１０１を０．２５ｍｍ高純度アルミナベー
ス１０２を０．２５ｍｍ、リード１０３を０．１２７ｍ
ｍとした。
【００１０】高純度アルミナベース１０２としては、Ａ
ｌ2 Ｏ3 純度９９．５％のものを用いた。高純度アルミ
ナは、Ａｌ2 Ｏ3 純度が高く、ＳｉＯ2 がＭｇＯ等のガ
ラス成分をほとんど含んでいない。低強度のガラス成分
が少ないため、ガラス成分の破断が生じにくい。Ａｌ2
Ｏ3 自体は非常に高強度であるため、材料強度は、黒色
アルミナの３０〔ｋｇｆ／ｍｍ2 〕に対し、高純度アル
ミナは５０〔ｋｇｆ／ｍｍ2 〕と大幅に向上する。さら
に、ベースを平板形状にしたため、中央部の板厚が増
し、この部分の強度が他の部分と同等になっている。そ
の結果、ベース強度は大幅に向上した。また、ベースの
封止部については、高純度アルミナベース１０２の封止
面に溝１０９を設け、低融点ガラス１０４との接触面積
を増やし、両者の接合強度を高めた。キャップ材料の透
光アルミナは、結晶粒径１０μｍ以下平均粒径５μｍの
微細なものを使用した。粒径が微細になると緻密な構造
になり、空孔が減少し、クラックが発生しなくなる。そ
のため、本実施例の透光アルミナは、図４に示すように
従来よりも１５％強度が向上した。（図４は、三点曲げ
試験の破壊荷重と透光アルミナの粒径の関係を示す。試
験片寸法は２０×１１．０×０．１８）以上に説明した
ように、本実施例ではヘリウム加圧等に高応力が発生す
る部分の強度を向上させ、パッケージボディ厚１．３ｍ
ｍ以下の薄型化を実現した。なお、高純度アルミナベー
ス１０２の封止面に溝ではなく、粗面加工を施した場合
も強固な接合強度が得られる。
【００１１】図１（ｂ）は本発明の他の実施例の断面図
である。本実施例と第一の実施例との違いは、本実施例
では、低融点ガラス１０４と高純度アルミナベース１０
２の境界部に高融点ガラス１０５の層を設けている点の
みで、他の部分は同様である。また、ベースの封止面
に、Ａｌ蒸着膜を設けてもよい。高融点ガラス１０５に
より、高純度アルミナベース１０２と低融点ガラス１０
４の接合強度を高めた。第一の実施例の溝タイプよりも
本実施例の高融点ガラスタイプのものの方が高純度アル
ミナベースと低融点ガラスの接合強度が高い。寸法２０
ｍｍ×１１ｍｍ×０．２５ｍｍの高純度アルミナベース
を低融点ガラスで封止（中央部１３ｍｍ×８ｍｍは低融
点ガラスなし）した試験片の剪断強度を測定したとこ
ろ、封止面に幅０．４ｍｍ深さ０．０５ｍｍの溝を設け
たサンプルの剪断強度が４０．８ｋｇｆであるのに対
し、高融点ガラス層を設けたサンプルの剪断強度は５
６．４ｋｇｆと大幅に向上している。そのため、パッケ
ージ強度が高く、更に薄型化が可能である。
【００１２】
【発明の効果】以上説明したように本発明は、気密試験
におけるヘリウム加圧時に高応力が発生する部分の強度
を大幅に向上させたため、パッケージボディ厚１．３ｍ
ｍ以下の薄型化を可能とした。図２（ｃ）の従来構造と
図１（ｂ）の本発明の第二の実施例との気密性を比較評
価した結果を以下に述べる。評価には、外形寸法が２０
ｍｍ×１１ｍｍ，パッケージボディ厚１．０ｍｍで、キ
ャップ層・ベース厚がともに０．２５ｍｍのものに、寸
法７ｍｍ×１０．５ｍｍ×０．３ｍｍのシリコンチップ
を搭載したサンプルを用いた。ただし、従来構造品には
ベースに０．０７ｍｍのチップ搭載用の凹部を設けてい
る。評価方法は、ヘリウムガス加圧を順次３，４，５，
６，７ｋｇｆ／ｃｍ2 （１時間保持）上げてゆき、各々
の圧力における気密不良（１×１０-8ａｔｍ・ｃｃ／ｓ
ｅｃ以上のリーク品を不良とした）の発生率を調べた。
【００１３】その結果、図５のように従来構造品は、圧
力４ｋｇｆ／ｃｍ2 でベースクラック，５ｋｇｆ／ｃｍ
2 でキャップクラックとベース剥れが発生し始めるのに
対し、本発明品は６ｋｇｆ／ｃｍ2 でも気密不良が全く
発生せず、パッケージ強度がきわめて高いことが判明し
た。現在の製造技術では、高純度アルミナベース，透光
アルミナキャップは０．１ｍｍ厚が薄型化の限界であ
り、そのため、パッケージボディ厚の薄型化は０．５ｍ
ｍ厚が限界になっている。この範囲内の組合わせで高強
度なものを選択することが望ましい。
【図面の簡単な説明】
【図１】（ａ）本発明の第一の実施例の断面図 （ｂ）
本発明の第二の実施例の断面図。
【図２】３種類の従来例の断面図。
【図３】ヘリウム加圧時の変形状態と高応力発生状態説
明図。
【図４】本発明と従来の透光アルミナキャップの強度比
較図。
【図５】本発明と従来の半導体装置との気密性比較図。
【符号の説明】
１０１，２０１ 透光アルミナキャップ １０２ 高純度アルミナベース １０３，２０３ リード １０４，２０４ 低融点ガラス １０５，２０５ 高融点ガラス １０６，２０６ 紫外線消去型半導体素子 １０７，２０７ ロー材 １０８，２０８ ワイヤ １０９，２０９ 溝 ２０２ 黒色アルミナベース ２１０ 凹部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−101957（ＪＰ，Ａ) 特開 昭60−186042（ＪＰ，Ａ) 特開 昭59−92552（ＪＰ，Ａ) 特開 昭63−242964（ＪＰ，Ａ) 特開 平３−285865（ＪＰ，Ａ) 実開 平１−160860（ＪＰ，Ｕ) 実開 平２−96739（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 23/02,23/04,23/08

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体素子を搭載するベースと、前記半
    導体素子を覆うように前記ベースに対して装着されたキ
    ャップと、前記ベースと前記キャップとの間に挾持され
    て外部に延長し、かつ前記半導体素子に電気的に接続さ
    れたリードとを有し、前記キャップと前記リードと前記
    ベースとを低融点ガラスで一体に気密封止した構造を持
    つ半導体装置において、前記ベースがＡｌ 2 Ｏ 3 純度が９
    ９．５％である高純度アルミナで形成され、前記キャッ
    プが透光アルミナで形成されることを特徴とする半導体
    装置。
  2. 【請求項２】 請求項１記載の半導体装置において、前
    記ベースが平板構造であることを特徴とする半導体装
    置。
  3. 【請求項３】 請求項１記載の半導体装置において、前
    記ベースの封止面に溝を設けたことを特徴とする半導体
    装置。
  4. 【請求項４】 請求項１記載の半導体装置において、前
    記ベースの封止面を粗面にしていることを特徴とする半
    導体装置。
  5. 【請求項５】 請求項１記載の半導体装置において、前
    記ベースと前記低融点ガラスの境界部に高融点ガラス層
    を設けていることを特徴とする半導体装置。
  6. 【請求項６】 請求項１記載の半導体装置において、前
    記ベースの封止面にＡｌ蒸着膜を設けていることを特徴
    とする半導体装置。
  7. 【請求項７】 請求項１記載の半導体装置において、前
    記透光アルミナの結晶粒の大きさが１０μｍ以下である
    ことを特徴とする半導体装置。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW238419B (ja) * 1992-08-21 1995-01-11 Olin Corp
JPH06232423A (ja) * 1993-02-04 1994-08-19 Mitsubishi Electric Corp 半導体圧力センサ
JP3515141B2 (ja) * 1993-05-18 2004-04-05 株式会社東芝 半導体パッケージ
US5760466A (en) * 1995-04-20 1998-06-02 Kyocera Corporation Semiconductor device having improved heat resistance
US6730991B1 (en) * 1996-06-11 2004-05-04 Raytheon Company Integrated circuit chip package
US6949822B2 (en) * 2000-03-17 2005-09-27 International Rectifier Corporation Semiconductor multichip module package with improved thermal performance; reduced size and improved moisture resistance
US7012315B1 (en) * 2000-11-01 2006-03-14 Micron Technology, Inc. Frame scale package using contact lines through the elements
JP2003086723A (ja) * 2001-09-14 2003-03-20 Nec Schott Components Corp 薄型金属パッケージ
US6991969B2 (en) * 2003-02-19 2006-01-31 Octavian Scientific, Inc. Methods and apparatus for addition of electrical conductors to previously fabricated device
US20080165257A1 (en) * 2007-01-05 2008-07-10 Micron Technology, Inc. Configurable pixel array system and method
US7812869B2 (en) * 2007-05-11 2010-10-12 Aptina Imaging Corporation Configurable pixel array system and method
US20100066395A1 (en) 2008-03-13 2010-03-18 Johnson Morgan T Wafer Prober Integrated With Full-Wafer Contacter

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5992552A (ja) * 1982-11-19 1984-05-28 Hitachi Ltd 半導体装置
JPS60101957A (ja) * 1983-11-07 1985-06-06 Sumitomo Electric Ind Ltd Ｉｃ用リ−ドフレ−ム
JPS61194750A (ja) * 1985-02-22 1986-08-29 Nec Corp 混成集積回路
JPH0793390B2 (ja) * 1987-01-16 1995-10-09 日本電気株式会社 Ｉｃカード等のための薄型構造の紫外線透過型半導体装置パッケージ
JPH01160860A (ja) * 1987-12-18 1989-06-23 Toshiba Corp 酸化物超電導焼結体の製造方法
JPH01160860U (ja) * 1988-04-12 1989-11-08
JPH0296739A (ja) * 1988-10-04 1990-04-09 Brother Ind Ltd カラー画像記録装置
JPH02174144A (ja) * 1988-12-26 1990-07-05 Sumitomo Electric Ind Ltd 半導体装置用パッケージ
JPH0348446A (ja) * 1989-07-17 1991-03-01 Nec Corp 半導体装置
JPH046857A (ja) * 1990-04-24 1992-01-10 Nec Corp 紫外線消去型メモリ集積回路及びその製造方法

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