JP2855607B2 - Matrix type liquid crystal display - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は液晶表示装置に係り、特に、強誘電性液晶を
利用してなるマトリックス型液晶表示装置に関する。 〔従来技術〕 従来、この種のマトリックス型液晶表示装置において
は、強誘電性液晶の従来のネマチック液晶にない高速応
答性及び記憶特性を有効に活用して、一表示画面におけ
るON表示画素及びOFF表示画素をダイナミック駆動して
マトリックス表示するようにしたものがある。なお、上
述したON表示画素とは、これに対応した強誘電性液晶部
分を含む表示領域であって光を透過させる表示領域をい
う。一方、上述したOFF表示画素とは、これに対応した
強誘電性液晶部分を含む表示領域であって光を透過させ
ない表示領域をいう。 〔発明が解決しようとする問題点〕 ところで、このような構成において、ダイナミック駆
動を行う上で強誘電性液晶の重要な特性とされる閾値特
性において、強誘電性液晶の分子（以下、液晶分子とい
う）が自発分極と印加電界との直接相互作用で動くため
に、明確な閾値が介在しないという現象が観察される。 このような明確な閾値を有しない場合には、マトリッ
クス駆動における非選択期間で印加される保持電圧で液
晶が応答してしまい、コントラストが低下するという問
題がある。 これに対しては、ダイナミック駆動上必要とされる閾
値を確保するために、駆動パルス幅の制御、強誘電性液
晶の応答速度の電圧依存性、負の誘電異方性をもつ強誘
電性液晶のスイッチング異常現象等を利用して駆動パル
スのパルス波形に工夫を凝らし、かつ次の線順次走査ま
での時間の間、高周波重畳による安定化効果により非選
択時における液晶の高速応答を防止して、マトリックス
表示を行うものがある。 また、特開昭62−173436号公報には、非選択期間で印
加される保持電圧により液晶が応答しないように、走査
信号、データ信号を４パルスにして駆動する４パルス駆
動法が提案されている。 しかしながら、上記したいずれの駆動法においても強
誘電性液晶に明確な閾値特性がないため、駆動回路を複
雑な構成にせざるを得ないという問題がある。 そこで、本発明者等は、鋭意検討を行い、強誘電性液
晶の配向橇に工夫を凝らすことによって、強誘電性液晶
に明確な閾値が表れることを見い出した。この点につい
ては後述する実施例の中で詳細に説明する。 従って、本発明は、強誘電性液晶の明確な閾値特性を
利用して、高コントラストのマトリックス表示を行うこ
とを目的とする。 また、強誘電性液晶の明確な閾値特性に適した、駆動
回路を用いることを目的とする。 （問題点を解決するための手段） 上記目的を達成するため、本発明は、ｎ条の行電極と
ｍ条の列電極とを互いに格子状に対向させるように並設
した第１、第２の電極基板（11、12）間に強誘電性液晶
を封入してmn個の表示画素を形成する液晶セル（10）
と、 前記ｎ条の凝電極に選択信号と非選択信号とからなる
走査信号を所望の走査期間を時間的な基準として付与す
る行動回路（40）と、 前記ｍ条の列電極にデータ信号を付与する列駆動回路
（50）とを備え、前記走査信号と前記データ信号の合成
信号を前記mn個の表示画素に印加して、前記mn個の表示
画素によりマトリックス表示を行うようにしたマトリッ
クス型液晶表示装置において、 前記強誘電性液晶の液晶分子には、前記第１、第２の
電極基板の相対向する面に対してプレティルト角が与え
られ、前記第１の電極基板に与えられたプレティルト角
と前記第２の電極基板に与えられたプレティルト角とが
逆傾斜の関係を有しており、 前記液晶セルは、前記第１、第２の電極基板間の印加
電圧に対し一方極性側、他方極性側において、絶対値が
所定の電圧以上で光透過率が変化し始める閾値を有する
印加電圧−光透過率特性を有しており、 各表示画素に印加される前記走査信号と前記データ信
号との合成信号は、いずれの走査期間においても、第１
の時間幅（to）の信号と、この第１の時間幅の２倍の時
間幅である第２の時間幅（2to）の信号との組み合わせ
で構成され、かつ極性反転する回数が２回以下になるよ
うに設定されており、 前記選択信号と前記データ信号との合成信号は、前記
第２の時間幅の信号であって前記表示画素の光透過状態
を決定する信号を有していることを特徴としている。 （作用効果） 上記構成において、強誘電性液晶の液晶分子に、第
１、第２の電極基板の相対向する面に対してプレティル
ト角を与え、第１の電極基板に与えられたプレティルト
角と第２の電極基板に与えられたプレティルト角とが逆
傾斜の関係を有することによって、強誘電性液晶に明確
な閾値特性が現れる。その結果、液晶セルは、電極基板
間の印加電圧に対し一方極性側、他方極性側において、
絶対値が所定の電圧以上で光透過率が変化し始める閾値
を有する印加電圧−光透過特性率を有することになる。 このような印加電圧−光透過率特性を利用することに
より、選択信号を印加する期間において決定された表示
画素の光透過状態を、非選択信号を印加する期間におい
ても容易に維持することができ、高コントラストの表示
を行うことができる。 また、本発明では、走査信号とデータ信号との合成信
号、すなわち各表示画素人印加される電圧を、いずれの
走査期間においても極性反転する回数が２回以下になる
ように設定している。 液晶表示装置においては、各表示画素への印加電圧が
極性反転するときに大きな充放電電流が流れる。この充
放電電流が流れる回数が大きいと消費電流が大きくな
る。従って、各表示画素への印加電圧の極性反転が少な
い駆動波形とするのが好ましい。しかしながら、従来の
駆動法として、例えば誘電性液晶のスイッチング以上現
象等を利用した駆動法あるいは４パルス駆動法において
は、強誘電性液晶に明確な閾値特性がないため、１走査
期間において、各表示画素への印加電圧を少なくとも３
回以上極性が反転する駆動波形としなければ、非選択期
間での液晶の応答をなくすようにすることができない。 これに対し、本発明では、１走査期間において、各表
示画素に印加される電圧の極性判定回数が２回以下とな
る駆動波形としても、強誘電性液晶が明確な閾値特性を
有しているため、非選択期間での液晶の応答をなくすこ
とができ、消費電流を少なくすることができる。 さらに、本発明においては、各表示画素に印加される
走査信号とデータ信号との合成信号を、いずれの走査期
間においても、第１の時間幅（to）の信号と、この第１
の時間幅の２倍の時間幅である第２の時間幅（2to）の
信号との組み合わせで構成し、さらに選択信号とデータ
信号との合成信号を、第２の時間幅の信号であって表示
画素の光透過状態を決定する信号を有するものとしてい
る。 この種のマトリックス型液晶表示装置において大画面
化を目指した場合、行電極数が増えるため１走査期間を
短くせざるを得ないが、本発明では、１走査期間におけ
る走査信号とデータ信号との合成信号を、第２の時間幅
の信号と、この第２の時間幅の信号より時間幅の小さい
第１の時間幅の信号との組み合わせで構成しているか
ら、第２の時間幅の信号だけで構成した場合に比べて１
走査期間を短くすることができる。この場合、表示画素
の光透過状態を決定する信号を、時間幅の大きい第２の
時間幅の信号としているから、表示画素への書込み時間
を十分確保することができる。従って、本発明によれ
ば、大画面化を目指した場合の１走査期間の時間短縮と
書込み時間の確保の両立を図ることができる。 さらに、本発明では、上記した第１、第２の時間幅の
信号において、第２の時間幅を第１の時間幅の２倍とし
ているから、走査信号、データ信号を作成する行駆動回
路（40）、列駆動回路（50）を簡単な構成にすることが
できる。 なお、後述する実施例において、１走査期間とは、選
択信号を付与する期間（5to）を意味し、この走査期間
を時間的な基準として、走査信号およびデータ信号が作
成されている。そして、選択信号とONデータ信号が印加
される期間においては、極性反転回数が２回であり（図
11（Ａ）参照）、選択信号とOFFデータ信号が印加され
る期間においては、極性反転回数が１回である（図11
（Ｃ）参照）。また、非選択信号とデータが印加される
各期間においては、極性反転回数が１回である（図11
（Ａ）、（Ｃ）参照）。従って、いずれの走査期間にお
いても極性反転回数が２回以下の駆動波形となってい
る。 （実施例） 以下、本発明の一実施例を図面により説明すると、第
１図は本発明に係るマトリックス型液晶表示装置の全体
構成を示している。この液晶表示装置は、マトリックス
型液晶セル10を備えており、この液晶セル10は、第１図
及び第２図に示すごとく、一対の電極基板11,12を、例
えば、１〜４（μｍ）のギャップを介し互いに平行に配
設し、これら各電極基板11,12間にフェニールピリミジ
ン系級誘電性液晶13を密封し、かつ各電極基板11,12に
互いに偏光軸を直交させてなる各偏光板14,15をそれぞ
れ外方から添着して構成されている。 電極基板11は、第１図及び第２図に示すごとく、透明
状のガラス板11aにその内表面に沿い酸化インジウム或
いは酸化スズからなる透明状の導電膜11bを形成し、か
つこの導電膜11bの内表面にｎ状の行電極X1,X2,・・・,
Xnを第１図にて図示上下方向に互いに間隔を付与すると
ともに同図示左右方向に互いに平行に突設形成して構成
されている。一方、電極基板12は、第１図及び第２図に
示すごとく、透明状のガラス板12aにその内表面に沿い
酸化インジウム或いは酸化スズからなる透明状の導電膜
12bを形成し、かつこの導電膜12bの内表面にｍ状の列電
極Y1,Y2,・・・、Ymを第１図にて図示左右方向に互いに
間隔を付与するとともに各行電極X1,X2,・・・,Xnに共
に直交するように突設形成して構成されている。 また、導電膜11bの内表面には、一酸化けい素からな
る蒸着膜16が、両導電膜11b,12bに対する法線Ｐ（第２
図参照）と蒸着角度θａ（＝80（度）〜85（度））をな
すように斜方蒸着法により蒸着されている。一方、導電
膜12bの内表面には、一酸化けい素からなる蒸着膜17
が、法線Ｐと蒸着角度θｂをなすように斜方蒸着法によ
り蒸着されている。これにより、強誘電性液晶13の各液
晶分子13aがプレテイルト角θｐ＝５（度）〜35（度）
を与えられるように強誘電性液晶13が配向処理されるこ
ととなる。 かかる場合、液晶セル10内への強誘電性液晶13の密封
にあっては、まず、両蒸着膜16,17の各蒸着方位（即
ち、各蒸着角度θa,θｂ）が、両導電膜、11b,12bの各
内表面間間隔の中心を通り両導電膜11b,12bに平行（即
ち、法線Ｐに垂直）となる中心線に対し線対象をなすよ
うに両電極基板11,12を平行に組合せる。然る後、強誘
電性液晶13を加熱して等方性液体相とし、毛細管現象を
利用して両電極基板11,12間に注入し、かつ液晶セル10
全体を毎分１（度）程度にて徐冷することにより強誘電
性液晶13をスメクチックＣ^＊相になるまで冷却する。 このような冷却の結果、スメクチック層となった強誘
電性液晶13の各液晶分子13aが、両蒸着膜16,17の各蒸着
方位及び凹凸に沿い前記中心線に線対称をなすように配
向することとなる。かかる場合、各液晶分子13aのプレ
ティルト角θｐは、前記中心線から各蒸着膜16,17に近
ずくにつれて前記中心線に線対称的に増大するようにな
っている。換言すれば、強誘電性液晶13のスメクチック
層が、第２図に示すごとく、前記中心線に対し、線対称
的に各蒸着膜16,17により断面湾曲状に曲げ変形を与え
られることとなる。 しかして、このように構成した液晶セル10の両電極基
板11,12間に電圧を印加すると、強誘電性液晶13の前記
中心線の一側に位置する各液晶分子13a（以下、一側液
晶分子という）の回転方向が、強誘電液晶13の前記中心
線の他側に位置する各液晶分子13a（以下他側液晶分子
という）の回転方向と逆になる。このため、前記一側液
晶分子が前記中心線上近傍にて前記他側液晶分子とぶつ
かり合うこととなり、その結果、強誘電性液晶13のエネ
ルギー損失が、前記一側液晶分子が前記他側液晶分子と
同一に回転する場合に比べ、大幅に増大する。換言すれ
ば、強誘電性液晶13の各液晶分子13aは、両電極基板11,
12間への印加電圧が低い場合には回転せず、所定の高印
加電圧でもって初めて回転し始めることとなる。このこ
とは、強誘電性液晶13が明確な閾値をもつに至ったこと
を意味する。 因みに、上述のように配向処理した強誘電性液晶13に
おける印加電圧と光透過率との関係を実験により確認し
たところ、第３図に示すように曲線Ｘとして得られた。
なお、印加電圧は、強誘電性液晶13が応答する応答時間
以上の十分な時間、印加した電圧であり、光透過率は、
相対的な光透過率である。また、上述のような配向処理
を伴なわない従来の配向処理方法による強誘電性液晶に
おける印加電圧と光透過率との関係を実験により確認し
たところ、第３図に示すように曲線Ｙとして得られた。
これら両曲線X,Yを比較すれば容易に理解されるとお
り、曲線Ｘによれば、強誘電性液晶13の光透過率が、印
加電圧10（Ｖ）以下で零（％）を維持し、印加電圧10
（Ｖ）〜20（Ｖ）にて急増し、かつ印加電圧約20（Ｖ）
以上にて100（％）を維持する一方、曲線Ｙによれば、
強誘電性液晶の光透過率が、印加電圧（Ｖ）から約７
（ｖ）にかける40（％）から100（％）に増大し、かつ
印加電圧約７（Ｖ）以上にて100（％）を維持する。そ
の結果、曲線Ｘによる特性をもつ強誘電性液晶13が、曲
線Ｙによる特性をもつ従来の強誘電性液晶に比べて、非
常に明確な閾値特性を有することが認識できる。なお、
第３図に示す印加電圧と光透過率の特性は、印加電圧の
正極性側について所定電圧以上のとき光透過率が増大し
始めるものを示しているが、強誘電性液晶13はメモリー
性を有するので、正極性側の電圧印加から負極性側に所
定電圧以上の電圧を印加したときに光透過率が低下し始
めることになる。 また、各行電極X1〜Xnと各列電極Y1〜Ymとの各交叉部
に存在する各強誘電性液晶部分と共にそれぞれ各表示画
素（1,1），・・・，（1,m），（2,1）・・・，（n,m）
を構成する（第１図参照）。行電極と列電極との間に一
極性の適性な電圧が印加されたとき強誘電性液晶がとり
得る分子配列状態にて表示画素が光を透過させる状態
（即ち、ON表示状態）となり、一方、行電極と列電極と
の間に逆極性の適性な電圧が印加されたとき強誘電性液
晶がとり得る分子配列状態にて表示画素が光を透過させ
ない状態（即ち、OFF表示状態）となるように、各偏光
板14,15の偏光軸が強誘電性液晶の分子配向軸との関係
で定められている。なお、偏光板14の背後には、同偏光
板14に投光する光源が配置されている。また、前記強誘
電性液晶はその電圧印加解除前の状態を同解除後も保持
する。 また、液晶表示装置は、第１図に示すごとく、線順次
走査回路20と、この線順次走査回路20に接続した基準信
号発生回路30と、線順次走査回路20及び基準信号発生回
路30に接続した行駆動回路40及び列駆動回路50とを備え
ており、線順次走査回路20は、ROM21と、このROM21に接
続したコントローラ22により構成されている。ROM21
は、液晶セル10に表示されるための所定の表示内容を表
わす表示データを予め記憶しており、この表示データ
は、液晶セル10の各行電極のいずれかに入力する行電極
表示データと、液晶セル10の各列電極に入力する列電極
表示データとにより構成されている。コントローラ22
は、基準クロックパルスａ（第７図参照）を順次発生
し、同期パルスｂ（第７図参照）を順次発生し、シフト
クロックパルスｑを順次発生し、ROM21からの行電極表
示データをデータパルスPxとして順次発生し、かつROM2
1からの列電極表示データをデータパルスPyとして順次
発生する。 基準信号発生回路30は、第１図及び第４図に示すごと
く、コントローラ22に接続したインバータ31と、このイ
ンバータ31に接続したインバータ32と、コントローラ22
及びインバータ32に接続したバイナリカウンタ33を備え
ており、インバータ31はコントローラ22からの各同期パ
ルスｂを順次反転させて反転パルスとして発生する。イ
ンバータ32はインバータ31からの各反転パルスを順次反
転させて反転パルス（即ち、同期パルスｂ）として発生
する。バイナリカウンタ33は、インバータ32からの各同
期パルスｂにより繰返しリセットされて、各リセット後
にコントローラ22からの各基準クロックパルスａを反転
させながら計数しその各計数結果を出力端子Q2からの二
進パルスｅ（第７図参照）として順次発生する。 また、基準信号発生回路30は、インバータ32及びバイ
ナリカウンタ33に接続したORゲート34と、バイナリカウ
ンタ33に接続したインバータ35を備えており、ORゲート
34は、インバータ32からの同期パルスｂの立上りに応答
してハイレベルにてゲートパルスC1（第７図参照）を発
生した後、バイナリカウンタ33からの各二進パルスｅ及
びインバータ32からの各同期パルスｂに順次応答して各
二進パルスｅの立上り毎にゲートパルスC2（第７図参
照）をハイレベルにて発生する。また、ORゲート34から
の各ゲートパルスC1,C2はインバータ32からの各同期パ
ルスｂの立下りに応答してローレベルになる。インバー
タ35は、バイナリカウンタ33からの各二進パルスｅを順
次反転させて反転パルスとして発生する。 行駆動回路40は、コントローラ22に接続したシフトレ
ジスタ40Aと、基準信号発生回路30及びシフトレジスタ4
0Aに接続した各論理回路40B1,40B2,・・・,40Bnを有し
ており、シフトレジスタ40Aは、コントローラ22からの
各同期パルスｂを順次シフトパルスとして受け、これら
各シフトパルスに同期して、コントローラ22からの各デ
ータパルスPxを、各論理回路40B1〜40Bnのいぜらかに論
理回路40B1から論理回路40Bnにかけて順次シフトさせて
データパルスｈ（第７図参照）として付与する。 論理回路40B1は、第１図及び第４図及び第５図に示す
ごとく、基準信号発生回路30のインバータ32及びシフト
レジスタ40Aに接続したANDゲート41と、基準信号回路30
のインバータ35及びシフトレジスタ40Aに接続したNAND
ゲート42を備えており、ANDゲート41は、シフトレジス
タ40Aからのデータパルスｈのハイレベル中にインバー
タ32からの同期パルスｂに応答してハイレベルにてゲー
トパルスｊ（第７図参照）を発生する。また、ANDゲー
ト41からのゲートパルスｊはインバータ32からの同期パ
ルスｂの立下りに応答してローレベルになる。NANDゲー
ト42は、シフトレジスタ40Aからのデータパルスｈ及び
インバータ35からの反転パルスに応答して、データパ
ルスｈ及び反転パルスの両ハイレベル時にローレベル
にてゲートパルスｉ（第７図参照）を発生し、またこの
ゲートパルスｉを反転パルス或いはデータパルスｈの
ローレベル時にハイレベルにする。 また、論理回路40B1は、ANDゲート41及びNANDゲート4
2に接続したNORゲート43を備えており、NORゲート43
は、ANDゲート41及びNANDゲート42からの各ゲートパル
スj,iのローレベル時にのみハイレベルにてゲートパル
スｋ（第７図参照）を発生する。トランスミッションゲ
ート44は、ANDゲート41からのハイレベルのゲートパル
スｊに応答して、このゲートパルスｊを、定電圧回路44
aからの負の電圧（−2Vo）に基き、（−2Vo）のレベル
を有する走査信号S1（第８図参照）として各トランスミ
ッションゲート45,46との共通の出力端子47から発生し
液晶セル10の行電圧X1に付与する。なお、各トランスミ
ッションゲート44,45,46としては、例えば、（株）東芝
製TC4066型集積回路が採用される。 また、トランスミッションゲート46は、NORゲート43
からのゲートパルスｋに応答して、このゲートパルスｋ
を、ゲートパルスｊの立下り以後データパルスｈのハイ
レベル下にて定電圧回路46aからの正の定電圧（＋Vo）
までシフトし、このシフト結果を走査信号S2（第８図参
照）として出力端子＋47から発生し行電極X1に付与す
る。かかる場合、両走査信号S1,S2が行電極X1を選択す
るための選択信号（第８図参照）としてT/nの間機能す
る。但し、符号Ｔは一画面表示時間を表わす（第９図参
照）。また、トランスミッションゲート45は、NANDゲー
ト42からのハイレベルのゲートパルスｉを、データパル
スｈの立下り以後において零レベル（即ち、接地レベ
ル）までシフトし、このシフト結果を走査信号S3（第８
図参照）として出力端子47から発生し行電極X1に付与す
る。かかる場合、走査信号S3が、行電極X1を非選択とす
るための非選択信号（第８図参照）としてT/nの間機能
する。 残余の論理回路40B2〜40Bnは、共に、論理回路40B1と
同様に構成されてり、これら各論理回路40B2〜40Bnは、
シフトレジスタ40Aからの各データパルスｈ並びに基準
信号発生回路30からの同期パルスｂ及びゲートパルスｅ
に応答して、論理回路40B1と同様に、各走査信号S1,S2
及びS3をそれぞれ生じる。しかして、論理回路40B2から
の両走査信号S1,S2及び走査信号S2は、選択信号及び非
選択信号としてそれぞれ液晶セル10の行電極X2に付与さ
れ、論理回路40B3からの両走査信号S1,S2及び走査信号S
3は、選択信号及び非選択信号としてそれぞれ液晶セル1
0の行電極X3に付与され、・・・、また論理回路40Bnか
らの両走査信号S1,S2及び走査信号S3は、選択信号及び
非選択信号としてそれぞれ液晶セル10の行電極Xnに付与
される。 列駆動回路50は、コントローラ22に接続したシフトレ
ジスタ50A及びラッチ50Bと、基準信号発生回路30及びラ
ッチ50Bに接続した各論理回路50C1,50C2,・・・,50Cmを
有しており、シフトレジスタ50Aは、コントローラ22か
らの各データパルスPyを、同コントローラ22からのシフ
トクロックパルスｑに応答して順次入力されて、パラレ
ルなｍ個のデータパルスに繰返し変換しラッチ50Bに付
与するラッチ50Bは、シフトレジスタ50Aからの各ｍ個の
データパルスをコントローラ22からの各同期パルスｂに
順次応答し繰返しラッチしてデータパルスｄ（第７図参
照）として各論理回路50C1,50C2,・・・,50Cmにそれぞ
れ付与する。 論理回路50C1は、第１図、第４図及び第６図に示すご
とく、ラッチ50Bに接続したインバータ51と、ラッチ50B
及び基準信号発生回路30のORゲート34に接続したANDゲ
ート52と、インバータ51及び基準信号発生回路30のイン
バータ35に接続したANDゲート53と、両ANDゲート52,53
に接続したNORゲート54を備えており、インバータ51は
ラッチ50Bからのラッチデータパルスを反転させて反転
データパルスを生じる。ANDゲート52は、ラッチ50Bから
のラッチデータパルスｄのハイレベル中のORゲート34か
らの各ゲートパルスc1,c1に順次応答してハイレベルに
て各ゲートパルスを発生し、またラッチデータパルスｄ
のローレベル時にローレベルにてゲートパルスを発生す
る。 ANDゲート53は、インバータ51からの反転データパル
スのローレベル時にローレベルにてゲートパルスを発生
し、また同反転データパルスのハイレベル中にインバー
タ35からの各反転パルスに順次応答してハイレベルに
て各ゲートパルスを発生する。NORゲート54は、両ANDゲ
ート52,53からの各ゲートパルスに応答して、ラッチデ
ータパルスｄのハイレベル中に各ゲートパルスf1（第７
図参照）を発生し、またラッチデータパルスｄのローレ
ベル中に各ゲートパルスf2（第７図参照）を順次発生す
る。NORゲート55は基準信号発生回路30のインバータ32
からの各同期パルスｂ及びNORゲート54からの各ゲート
パルスf1,f2に応答してハイレベルにて各ゲートパルスg
1,g2（第７図参照）を順次発生する。 トランスミッションゲート56はインバータ32からの各
同期パルスｂに応答して各同期パルスｂを零レベル（即
ち、接地レベル）にシフトし各トランスミッションゲー
ト57,58との共通の出力端子59から各データ信号D1（第
８図参照）として生じ液晶セル10の列電極Y1に付与す
る。また、トランスミッションゲート57がNORゲート54
からゲートパルスf1を受けるとともに、トランスミッシ
ョンゲート58がNORゲート55からゲートパルスg1を受け
ると、トランスミッションゲート57がゲートパルスf1を
定電圧回路57aからの負の定電圧のレベル（−V1）まで
シフトするとともに、トランスミッションゲート58がゲ
ートパルスg1を定電圧回路58aからの正の定電圧のレベ
ル（＋V1）までシフトする。このため、このような両ト
ランスミッション57,58のシフト結果が合成されて出力
端子59から各交流的データ信号D2（第８図参照）が零レ
ベルを基準として発生し列電極Y1に付与される。かかる
場合、各データ信号D1,D2が、列電極Y1に対する各ONデ
ータ信号としてそれぞれT/nの間機能する（第８図参
照）。なお、各トランスミッションゲート56,57,58とし
ては、例えば、（株）東芝製TC4066型集積回路が採用さ
れる。 また、トランスミッションゲート57がNORゲート54か
ら各ゲートパルスf2を受けるとともに、トランスミッシ
ョンゲート58がNORゲート55から各ゲートパルスg2を受
けると、トランスミッションゲート57が、各ゲートパル
スf2を定電圧回路57aからの負の定電圧のレベル（−V
1）までシフトするとともに、トランスミッションゲー
ト58が各ゲートパルスg2を定電圧回路58aからの正の定
電圧のレベル（＋V1）までシフトする。このため、この
ような両トランスミッションゲート57,58のシフト結果
が合成されて出力端子59から各恐竜的データ信号D3（第
８図参照）が零レベルを基準として発生し列電極Y1に付
与される。かかる場合、各両データ信号D1,D3が、列電
極Y1に対する各OFFデータ信号としてT/nの間それぞれ機
能する（第８図参照）。 残余の論理回路50C2〜50Cmは、共に、論理回路50C1と
同様に構成されており、これら各論理回路50C2〜50Cm
は、ラッチ50Bからの各ラッチデータパルスｄ、並びに
基準信号発生回路30からの同期パルスｂ及び各ゲートパ
ルスc1,c2,に応答して、論理回路50C1と同様に、各デ
ータ信号D1,D2,D3を生じる。しかして、論理回路50C2か
らの両データ信号D1,D2及び両データ信号D1,D3は、ONデ
ータ信号及びOFFデータ信号としてそれぞれ液晶セル10
の列電極Y2に付与され、論理回路50C3からの両データ信
号D1,D2及び両データ信号D1,D3は、ONデータ信号及びOF
Fデータ信号としてそれぞれ液晶セル10の列電極Y3に付
与され、・・・、また、論理回路50Cmからの両データ信
号D1,D2及び両データ信号D1,D3は、ONデータ信号及びOF
Fデータ信号としてそれぞれ液晶セル10の列電極板Ymに
付与される。 ここにおいて、各定電圧回路44aからの定電圧（−2V
o）、定電圧回路46aからの定電圧（＋Vo）、定電圧回路
57aからの定電圧（−V1）、及び定電圧回路58aからの定
電圧（＋V1）の決定方法について説明する。OFF表示状
態にある表示画面（n,m）に電圧を印加してON表示状態
に変化させるとき表示画素（n,m）の光透過率が電圧印
加後90％に達する時間を強誘電性液晶13の応答時間と
し、データ信号D1又は走査信号S1の信号幅に対応する前
記応答時間を設定応答時間toとし、データ信号D2又は走
査信号S2の信号幅に対応する前記応答時間を4toとする
とき、曲線Ｘ（第３図参照）との関連にて、V₀＝15
（Ｖ）とし、かつV1＝7.5（Ｖ）とすれば、V₀＋V1＝22.
5（ｖ）、V₀−V1＝7.5（Ｖ）となり、V₀＋V1の電圧を印
加したときに光透過率が100％となり、V₀−V1の電圧を
印加したときに光透過率が０％になるため、強誘電性液
晶の閾値電圧を明確にできる。但し、設定応答時間t
_oは、V₀＋V1＝22.5（Ｖ）の電圧の印加時におる前記応
答時間をいう。 以上のように構成した本実施例において、線順次走査
回路20が、基準クロックパルスａ、同期パルスｂ、シフ
トクロックパルスｑ、データパルスPx及びデータパルス
Pyをそれぞれ順次発生し、基準発生回路30が、各基準ク
ロックパルスａ及び各同期パルスｂに順次応答して、各
同期パルスｂ、各ゲートパルスc1,c2,をそれぞれ第７
図に示すタイミングにて順次発生すると、行駆動回路０
が、線順次走査回路20からの各同期パルスｂ及びデータ
パルスPx並びに基準信号発生回路30からの同期パルス
ｂ、各ゲートパルスに応答して、選択信号（両走査信
号S1,S2）又は非選択信号（走査信号S3）を、液晶セル1
0の各行電極X1〜Xmのいずれかに行電極X1から行電極Xn
にかけるT/n毎にシフトさせながら付与し、一方、列駆
動回路50が、線順次走査回路20からの各同期パルスｂ、
各シフトクロックパルスｑ及び各データパルスPy並びに
基準信号発生回路30からの各同期パルスｂ、各ゲートパ
ルスc1,c2,に応答して、各ONデータ信号（データ信号
D1,D2）又は各OFFデータ信号（データ信号D1,D3）を、
液晶セル10の各列電極Y1〜Ymにそれぞれ繰返し付与する
（第９図参照）。 このような状態において、液晶セル10が行駆動回路40
及び列駆動回路50によりどのようにマトリックス駆動さ
れるかにつき、各表示画素（1,1）及び（1,2）を例にと
って説明する。例えば、行駆動回路40が行電極X1に選択
信号（両走査信号S1及びS2）を付与するとともに列駆動
回路50が列電極Y1にONデータ信号（両データ信号D1及び
D2）を付与すると、表示画素（1,1）がON表示画素（第1
0図参照）として機能する。かかる場合、行電極X1と列
電極Y1との間には、走査信号S1とデータ信号D1との合成
による消去信号E1（第11図（Ａ）参照）がtoの間付与さ
れるとともに、走査信号S2とデータ信号D2との合成によ
る書込信号W1（第11 図（Ａ）参照）が、4toの間付与されることになる。但
し、消去信号E1は、（2Vo）のレベルを有し、一方、書
込信号W1は、（Vo＋V1）のレベル及び（−V1）をレベル
を有する交流信号である。 しかして、表面画素（1,1）は消去信号E1のれ震（−2
Vo）及び設定応答時間toに対応する信号幅に基き一度OF
F表示状態となり、然る後、書込信号w1に対する強誘電
性液晶13の応答に応じ第11図（Ｂ）に示すごとく光透過
率を上昇させてON表示状態となる。T/nの後は、行駆動
回路40からの非選択信号及び列駆動介50からのONデータ
信号（或いは、OFFデータ信号）の合成による交流的保
持っ信号Ｈ（第11図（Ａ）参照）が表示画素（1,1）に
付与されてON表示情報を保持する。かかる場合、保持信
号Ｈの±V1のレベル変化及び信号幅のため、強誘電性液
晶13は殆ど応答せず表示画素（1,1）のON表示状態が確
保される。 また、行駆動回路40が行電極X1に選択信号（両走査信
号S1及びS2）を付与するとともに列駆動回路50が列電極
Y2にOFFデータ信号（両データ信号D1およびD3）を付与
すると、表示画素（12）がOFF表示画素（第10図にて図
示斜線部分参照）として機能する。かかる場合、行電極
X1と列電極Y1との間には、走査信号S1とデータ信号D1と
の合成による消去信号E2（第11図（Ｃ）参照）がtoの間
付与されるとともに、走査信号S2とデータ信号D3との合
成による書込信号W2（第11図（Ｃ）参照）が4toの間付
与されることとなる。但し、消去信号E2は（−2Vo）の
レベルを有し、一方書込信号W2は（V1−Vo）のレベル及
び（＋V1）のレベルを有する。 しかして、表示画素（1,2）は、消去信号E2のレベル
（−2Vo）及びtoに対応する信号幅に基き一度OFF表示状
態となり、然る後、書込信号w2の段階的変動に対する強
誘電性液晶13の非動作下にて、第11図（Ｄ）に示すごと
く光透過率をほぼ零に維持しOFF表示状態を実現する。
なお、その後のOFF表示状態の保持は、上述と同様に保
持信号Ｈによりなされる。（第11図（Ａ）（Ｃ）参
照）。また、他の表示画素も同様にして駆動され、その
結果、液晶セル10がマトリックス駆動されることとな
る。 以上説明したように、強誘電性液晶13が、第３図の曲
線Ｘで特定される光透過率−電圧特性をもつように、両
導電膜11b,12bの各内表面を各蒸着膜16,17の形成により
配向処理することによって、液晶セル10の各表示画素の
ON表示状態及びOFF表示状態を明確にすべくダイナミッ
ク駆動するにあたり、各行電極X1〜Xnに付与すべき走査
信号、及び各列電極Y1〜Ynに付与すべきデータ信号に、
前記光透過率一電圧特性との関連にて簡単な波形変化を
もたせるのみでよい。従って、強誘電性液晶13の明確な
閾値特性を前提として、この種表示装置の列駆動回路及
び行駆動回路の回路構成を大幅に簡単にしつつ表示コン
トラストの向上を図り得る。また、液晶セル10への印加
電圧が一画塩表示時間Ｔですべて相殺されて零となるの
で、強誘電性液晶の直流分による劣化をも未然に防止で
きる。 なお、本発明の実施にあたっては、両導電膜11b,12b
にそれぞれ蒸着膜16,17を形成するようにしたが、これ
に代えて、両導電膜11b,12bの一方にのみ蒸着膜16或い
は17を形成するようにして実施してもよい。 また、本発明の実施あたり、強誘電性液晶13のスネク
チック層に曲げ変形を与えるに必要な配向処理方法とし
ては、斜方蒸着法に限ることなく、例えば、SBE液晶の
配向に用いられるハイプレティルト用ポリイミド配向膜
LQ−1800（日立化成株式会社製）を各導電膜11b,12bに
塗布した後各蒸着膜16,17の蒸着方向にラビング方向を
合わせてラビングするように実施してもよい。 また、本発明の実施にあたっては、液晶セル10を透過
型に限ることなく反射型としてもよい。Description: BACKGROUND OF THE INVENTION The present invention relates to a liquid crystal display device, and more particularly to a liquid crystal display device.
The present invention relates to a matrix type liquid crystal display device used. [Prior art] Conventionally, in this type of matrix type liquid crystal display device,
Is faster than conventional nematic liquid crystal of ferroelectric liquid crystal.
Efficiently use response and memory characteristics to display on one display screen
ON and OFF display pixels
There is one that is displayed in a matrix. In addition, above
The ON display pixel described above is the corresponding ferroelectric liquid crystal part
Display area that contains light and transmits light.
U. On the other hand, the OFF display pixel described above corresponds to this.
A display area that contains a ferroelectric liquid crystal
No display area. [Problems to be Solved by the Invention] By the way, in such a configuration, the dynamic drive
Threshold characteristics, which are important characteristics of ferroelectric liquid crystal
In terms of characteristics, molecules of ferroelectric liquid crystal (hereinafter referred to as liquid crystal molecules)
) Moves by direct interaction between spontaneous polarization and applied electric field.
A phenomenon in which a clear threshold value does not intervene is observed. If you do not have such a definite threshold,
With the holding voltage applied during the non-selection period in
Crystal responds and the contrast decreases.
There is a title. To address this, the threshold required for dynamic driving
Control of the drive pulse width, ferroelectric
Dependence of crystal response speed, strong induction with negative dielectric anisotropy
Driving pulse using the switching abnormal phenomenon of conductive liquid crystal
Devising the pulse waveform of
Is not selected during the time at
Prevents high-speed response of the liquid crystal when selecting
Some display. Also, JP-A-62-173436 discloses a non-selection period.
Scan so that the liquid crystal does not respond due to the applied holding voltage.
4-pulse drive for driving signals and data signals into 4 pulses
A dynamic method has been proposed. However, in any of the driving methods described above,
Since the dielectric liquid crystal does not have a clear threshold characteristic,
There is a problem that the configuration must be complicated. Therefore, the present inventors have conducted intensive studies and found that a ferroelectric liquid
The ferroelectric liquid crystal is developed by devising the crystal orientation sled.
Found a clear threshold. About this point
This will be described in detail in an embodiment described later. Therefore, the present invention provides a clear threshold characteristic of the ferroelectric liquid crystal.
High-contrast matrix display
aimed to. In addition, the drive suitable for the clear threshold characteristics of ferroelectric liquid crystal
It is intended to use a circuit. (Means for Solving the Problems) To achieve the above object, the present invention provides an n-row electrode
The m column electrodes are juxtaposed to face each other in a grid.
Ferroelectric liquid crystal between the first and second electrode substrates (11, 12)
Liquid crystal cell that forms mn display pixels by enclosing
And a selection signal and a non-selection signal for the n-three electrodes.
A scanning signal is given with a desired scanning period as a temporal reference.
Action circuit (40), and a column driving circuit for applying a data signal to the m column electrodes
(50), and synthesizing the scanning signal and the data signal.
A signal is applied to the mn display pixels to display the mn display pixels.
Matrix that displays a matrix by pixels
In the liquid crystal display device, the first and second liquid crystal molecules of the ferroelectric liquid crystal are
Given the pretilt angle for the opposing surface of the electrode substrate
And a pretilt angle given to the first electrode substrate.
And the pretilt angle given to the second electrode substrate
The liquid crystal cell has an inversely inclined relationship, and the liquid crystal cell is applied between the first and second electrode substrates.
The absolute value of the voltage on one polarity side and the other
Has a threshold at which the light transmittance starts to change above a predetermined voltage
The scanning signal and the data signal applied to each display pixel have an applied voltage-light transmittance characteristic.
The combined signal with the first signal in any scanning period
Signal with a time width of (to) and twice this first time width
Combination with the signal of the second time width (2to)
And the number of polarity inversions is less than 2
The composite signal of the selection signal and the data signal is
A signal of a second time width, the light transmission state of the display pixel;
Is determined. (Operation and Effect) In the above configuration, the liquid crystal molecules of the ferroelectric liquid crystal
1. Pretil the opposing surfaces of the second electrode substrate
And the pretilt given to the first electrode substrate.
Angle is opposite to the pretilt angle given to the second electrode substrate
The ferroelectric liquid crystal is clearly defined by having a tilt relationship.
Threshold characteristics appear. As a result, the liquid crystal cell is
On one polarity side and the other polarity side with respect to the applied voltage between
The threshold value at which the light transmittance starts to change when the absolute value is equal to or higher than a predetermined voltage.
Has the applied voltage-light transmission characteristic ratio of Utilizing such applied voltage-light transmittance characteristics
Display determined during the period of applying the selection signal
The light transmission state of the pixel changes during the period when the non-selection signal is applied.
High contrast display that can be easily maintained
It can be performed. Further, in the present invention, a combined signal of a scanning signal and a data signal is provided.
Signal, that is, the voltage applied to each display pixel
The number of times of polarity inversion becomes 2 or less even in the scanning period
Is set as follows. In a liquid crystal display device, the voltage applied to each display pixel is
A large charge / discharge current flows when the polarity is reversed. This charge
If the number of times the discharge current flows is large, the current consumption will increase.
You. Therefore, the polarity inversion of the voltage applied to each display pixel is small.
It is preferable that the driving waveform be as small as possible. However, conventional
As a driving method, for example, switching of dielectric liquid crystal
In the driving method using the elephant or the four-pulse driving method
Indicates that one scan is performed because the ferroelectric liquid crystal does not have a definite threshold characteristic.
In the period, the voltage applied to each display pixel is at least 3
If the drive waveform does not reverse the polarity more than once,
It is not possible to eliminate the response of the liquid crystal between them. In contrast, in the present invention, each table
The number of polarity determinations of the voltage applied to the display pixel is 2 or less.
, The ferroelectric liquid crystal has a clear threshold characteristic.
To eliminate liquid crystal response during the non-selection period.
Therefore, current consumption can be reduced. Furthermore, in the present invention, it is applied to each display pixel.
The combined signal of the scanning signal and the data signal
Between the first time width (to) signal and the first time width (to) signal.
Of the second time width (2to), which is twice the time width of
Combined with signals, select signals and data
A signal synthesized with the signal is displayed as a signal having a second time width.
Have a signal to determine the light transmission state of the pixel
You. Large screens in this type of matrix type liquid crystal display
In order to increase the number of row electrodes, one scanning period
Although it must be shortened, according to the present invention, one scan period is required.
The combined signal of the scanning signal and the data signal is divided into a second time width
And a signal having a time width smaller than that of the signal having the second time width.
Whether the signal is configured in combination with the signal of the first time width
Therefore, compared with the case where only the signal of the second time width is used,
The scanning period can be shortened. In this case, the display pixel
The signal for determining the light transmission state of the second
Since the time width signal is used, the writing time to the display pixel
Can be secured sufficiently. Therefore, according to the present invention,
For example, when aiming for a large screen, it is
The writing time can be ensured at the same time. Furthermore, in the present invention, the first and second time widths
In the signal, the second time width is twice the first time width.
Row drive circuit to create scanning signals and data signals.
The road (40) and the column drive circuit (50) can be simplified.
it can. In the embodiment described later, one scanning period is selected.
The period (5to) during which the selection signal is applied, and this scanning period
Scan signal and data signal
Has been established. And select signal and ON data signal are applied
The number of polarity inversions is 2
11 (A)), the selection signal and the OFF data signal are applied.
During the period, the number of polarity inversions is one (see FIG. 11).
(C)). Also, a non-selection signal and data are applied
In each period, the number of polarity inversions is one (see FIG. 11).
(See (A) and (C)). Therefore, in any scanning period
Drive waveforms with less than two polarity reversals
You. (Example) Hereinafter, an example of the present invention will be described with reference to the drawings.
FIG. 1 shows the whole matrix type liquid crystal display device according to the present invention.
1 shows the configuration. This liquid crystal display device has a matrix
FIG. 1 shows a liquid crystal cell 10 of the first embodiment.
And a pair of electrode substrates 11 and 12 as shown in FIG.
For example, they are arranged in parallel with each other via a gap of 1 to 4 (μm).
And a phenyl pyrimidine between these electrode substrates 11 and 12.
Seals the dielectric liquid crystal 13 and seals it with the electrode substrates 11 and 12.
Each of the polarizers 14, 15 whose polarization axes are orthogonal to each other
It is configured to be attached from the outside. The electrode substrate 11 is transparent as shown in FIGS.
Glass plate 11a along its inner surface with indium oxide or
Or a transparent conductive film 11b made of tin oxide.
, N-shaped row electrodes X1, X2,.
Xn is shown in FIG.
Both are formed by projecting in parallel to each other in the left and right direction in the same figure.
Have been. On the other hand, the electrode substrate 12 is shown in FIG. 1 and FIG.
As shown, along the inner surface of the transparent glass plate 12a
Transparent conductive film made of indium oxide or tin oxide
12b, and an m-shaped column electrode is formed on the inner surface of the conductive film 12b.
The poles Y1, Y2,..., Ym are shown in FIG.
An interval is given and common to each row electrode X1, X2, ..., Xn.
And is formed so as to project orthogonally to. The inner surface of the conductive film 11b is made of silicon monoxide.
The deposited film 16 has a normal line P (second line) to both conductive films 11b and 12b.
) And the deposition angle θa (= 80 (degrees) to 85 (degrees)).
As described above, it is deposited by an oblique deposition method. On the other hand, conductive
On the inner surface of the film 12b, a deposited film 17 made of silicon monoxide is provided.
Is obliquely deposited so as to form a deposition angle θb with the normal P.
Deposited. Thereby, each liquid of the ferroelectric liquid crystal 13 is
The crystal molecules 13a have a pre-tilt angle θp = 5 (degrees) to 35 (degrees)
The ferroelectric liquid crystal 13 is aligned so that
And In such a case, the ferroelectric liquid crystal 13 is sealed in the liquid crystal cell 10.
, First, the respective deposition directions of the two deposited films 16 and 17 (immediately
That is, each deposition angle θa, θb) is different from each other for both conductive films, 11b and 12b.
Parallel to both conductive films 11b and 12b passing through the center of the inner surface spacing (immediately
(That is, perpendicular to the normal P)
Thus, the two electrode substrates 11 and 12 are combined in parallel. After that
The conductive liquid crystal 13 is heated to an isotropic liquid phase to reduce the capillary phenomenon.
The liquid crystal cell 10 is injected between the two electrode substrates 11 and 12
Ferroelectric by gradually cooling the whole at about 1 (degree) per minute
Liquid crystalline 13 with smectic C ^* Cool down to phase. As a result of such cooling, a smectic layer is strongly induced.
Each liquid crystal molecule 13a of the conductive liquid crystal 13 is deposited on each of the deposited films 16 and 17.
Arrange in line with the center line along the azimuth and irregularities.
Will be facing. In such a case, the play of each liquid crystal molecule 13a is performed.
The tilt angle θp is close to each of the deposited films 16 and 17 from the center line.
As the temperature rises, it increases symmetrically with respect to the center line.
ing. In other words, the smectic of the ferroelectric liquid crystal 13
The layers are line-symmetric with respect to the center line as shown in FIG.
Bending deformation is given to the cross section by the vapor deposition films 16 and 17
Will be done. Thus, both electrode bases of the liquid crystal cell 10 thus configured
When a voltage is applied between the plates 11 and 12, the ferroelectric liquid crystal 13
Each liquid crystal molecule 13a located on one side of the center line (hereinafter, one side liquid
Rotation direction of the ferroelectric liquid crystal 13
Each liquid crystal molecule 13a located on the other side of the line
Is opposite to the direction of rotation. Therefore, the one-sided liquid
Crystal molecules collide with the other liquid crystal molecules near the center line.
As a result, the energy of the ferroelectric liquid crystal 13 is
Energy loss, the one-sided liquid crystal molecules are different from the other-sided liquid crystal molecules.
It is greatly increased as compared with the case of rotating the same. Paraphrase
For example, each liquid crystal molecule 13a of the ferroelectric liquid crystal 13 is
When the applied voltage between 12 is low, it does not rotate,
Rotation starts only with the applied voltage. this child
Means that ferroelectric liquid crystal 13 has a clear threshold
Means By the way, the ferroelectric liquid crystal 13 that has been aligned as described above
The relationship between applied voltage and light transmittance was confirmed by experiments.
As a result, a curve X was obtained as shown in FIG.
The applied voltage is the response time for the ferroelectric liquid crystal 13 to respond.
The voltage applied for a sufficient time above, and the light transmittance is
The relative light transmittance. Also, the alignment treatment as described above
Ferroelectric liquid crystal by conventional alignment treatment method without
The relationship between applied voltage and light transmittance was confirmed by experiments.
As a result, a curve Y was obtained as shown in FIG.
It can be easily understood by comparing these two curves X and Y.
According to the curve X, the light transmittance of the ferroelectric liquid crystal 13 is
Zero (%) is maintained at an applied voltage of 10 (V) or less, and an applied voltage of 10 (V) is maintained.
(V) to 20 (V), and the applied voltage is about 20 (V)
While maintaining 100 (%) as described above, according to the curve Y,
The light transmittance of the ferroelectric liquid crystal is about 7 from the applied voltage (V).
(V) increases from 40 (%) to 100 (%), and
Maintain 100 (%) at an applied voltage of about 7 (V) or more. So
As a result, the ferroelectric liquid crystal 13 having the characteristic represented by the curve X
Compared to the conventional ferroelectric liquid crystal having the characteristic of the line Y,
It can be recognized that the device always has a clear threshold characteristic. In addition,
The characteristics of the applied voltage and the light transmittance shown in FIG.
The light transmittance increases when the voltage is higher than a predetermined voltage on the positive polarity side.
The beginning shows that the ferroelectric liquid crystal 13 is a memory
The voltage from the positive side to the negative side.
When a voltage higher than the constant voltage is applied, the light transmittance starts to decrease.
You will In addition, each intersection of each row electrode X1 to Xn and each column electrode Y1 to Ym
Each display image together with each ferroelectric liquid crystal part existing in
Prime (1,1), ..., (1, m), (2,1) ..., (n, m)
(See FIG. 1). One electrode between the row and column electrodes
When a proper voltage of polarity is applied, the ferroelectric liquid crystal
The state in which the display pixel transmits light in the obtained molecular arrangement state
(That is, the ON display state), while the row electrode and the column electrode
When a suitable voltage of opposite polarity is applied during
The display pixel transmits light in the state of the molecular arrangement that the crystal can take.
Each polarization so that there is no state (ie, OFF display state)
Relationship between polarization axes of plates 14 and 15 and molecular orientation axis of ferroelectric liquid crystal
It is determined by. In addition, behind the polarizing plate 14,
A light source for projecting light on the plate 14 is arranged. In addition,
The liquid crystal retains the state before the voltage application was released, even after the release
I do. In addition, as shown in FIG.
The scanning circuit 20 and the reference signal connected to the line-sequential scanning circuit 20
Signal generation circuit 30, line-sequential scanning circuit 20, and reference signal generation circuit.
A row driving circuit 40 and a column driving circuit 50 connected to the path 30.
The line sequential scanning circuit 20 is connected to the ROM 21 and the ROM 21.
It is constituted by a controller 22 which is connected. ROM21
Indicates a predetermined display content to be displayed on the liquid crystal cell 10.
Display data stored in advance.
Is a row electrode input to one of the row electrodes of the liquid crystal cell 10.
Display data and column electrodes input to each column electrode of the liquid crystal cell 10
And display data. Controller 22
Sequentially generates a reference clock pulse a (see FIG. 7)
Then, synchronous pulses b (see FIG. 7) are sequentially generated and shifted.
A clock pulse q is sequentially generated, and a row electrode table from ROM 21 is generated.
Display data is sequentially generated as a data pulse Px, and ROM2
Column electrode display data from 1 sequentially as data pulse Py
Occur. The reference signal generating circuit 30 is provided as shown in FIG. 1 and FIG.
The inverter 31 connected to the controller 22 and this inverter
The inverter 32 connected to the inverter 31 and the controller 22
And a binary counter 33 connected to the inverter 32
Inverter 31 receives each synchronization signal from controller 22.
Loose b is sequentially inverted and generated as an inverted pulse. I
The inverter 32 sequentially reverses each inversion pulse from the inverter 31.
Generated as inverted pulse (that is, synchronous pulse b)
I do. The binary counter 33 outputs the same
Reset by the initial pulse b, after each reset
Invert each reference clock pulse a from the controller 22
And count the results of each count from the output terminal Q2.
It is sequentially generated as a forward pulse e (see FIG. 7). The reference signal generation circuit 30 includes an inverter 32 and a bypass.
The OR gate 34 connected to the
The inverter 35 connected to the
34 responds to the rise of the synchronization pulse b from the inverter 32
The gate pulse C1 (see Fig. 7) at high level
After generation, each binary pulse e and binary
In response to each synchronization pulse b from the
Each time the binary pulse e rises, the gate pulse C2 (see FIG. 7)
) At a high level. Also, from OR gate 34
The gate pulses C1 and C2 of the
It goes to a low level in response to the fall of Luth b. Invar
The timer 35 sequentially outputs each binary pulse e from the binary counter 33.
Next, it is inverted and generated as an inverted pulse. The row drive circuit 40 includes a shift register connected to the controller 22.
The register 40A, the reference signal generation circuit 30, and the shift register 4
Each of the logic circuits 40B1, 40B2, ..., 40Bn connected to 0A
The shift register 40A receives a signal from the controller 22.
Each synchronization pulse b is sequentially received as a shift pulse, and
Each data from the controller 22 is synchronized with each shift pulse.
Data pulse Px is discussed by any of the logic circuits 40B1 to 40Bn.
From the logic circuit 40B1 to the logic circuit 40Bn.
This is given as a data pulse h (see FIG. 7). The logic circuit 40B1 is shown in FIGS. 1, 4 and 5.
As described above, the inverter 32 of the reference signal generation circuit 30 and the shift
AND gate 41 connected to register 40A and reference signal circuit 30
Connected to inverter 35 and shift register 40A
The gate 42 is provided, and the AND gate 41 is
Invert while the data pulse h from the
High level in response to the synchronization pulse b from the
A pulse j (see FIG. 7) is generated. Also, AND game
The gate pulse j from the inverter 41 is
It goes to a low level in response to the fall of Luth b. NAND game
Port 42 is the data pulse h from the shift register 40A and
In response to the inverted pulse from inverter 35, the data
Low level when both h and inverted pulse are high level
Generates a gate pulse i (see FIG. 7).
Gate pulse i is inverted pulse or data pulse h
Set to high level at low level. The logic circuit 40B1 includes an AND gate 41 and a NAND gate 4
It has a NOR gate 43 connected to 2
Are gate gates from the AND gate 41 and the NAND gate 42.
Gate gate at high level only when j and i are at low level
S (see FIG. 7). Transmission gear
Gate 44 is the high-level gate pulse from AND gate 41.
In response to the pulse j, the gate pulse j is supplied to the constant voltage circuit 44.
Level of (−2Vo) based on negative voltage (−2Vo) from a
Each transmission as a scanning signal S1 (see FIG. 8) having
Generated from the common output terminal 47 with the
This is applied to the row voltage X1 of the liquid crystal cell 10. In addition, each transmitter
For example, Toshiba Corporation
The TC4066 integrated circuit manufactured by the company is adopted. The transmission gate 46 is connected to the NOR gate 43
In response to the gate pulse k from
Is changed to the high level of the data pulse h after the fall of the gate pulse j.
Positive constant voltage (+ Vo) from constant voltage circuit 46a under level
To the scanning signal S2 (see FIG. 8).
Generated from output terminal +47 and applied to row electrode X1
You. In such a case, both scanning signals S1 and S2 select the row electrode X1.
Function during T / n as the selection signal for
You. Note that the symbol T represents one screen display time (see FIG. 9).
See). The transmission gate 45 is a NAND gate.
The high-level gate pulse i from
After the fall of the switch h (that is, the ground level).
To the scanning signal S3 (eighth).
Generated from the output terminal 47 as shown in the figure) and applied to the row electrode X1.
You. In such a case, the scanning signal S3 deselects the row electrode X1.
Function during T / n as non-selection signal (see Fig. 8)
I do. The remaining logic circuits 40B2 to 40Bn, together with the logic circuit 40B1,
Each of these logic circuits 40B2 to 40Bn has the same configuration.
Each data pulse h from shift register 40A and reference
Synchronization pulse b and gate pulse e from signal generation circuit 30
In response to the scan signals S1, S2, as in the logic circuit 40B1.
And S3, respectively. Then, from the logic circuit 40B2
The two scanning signals S1 and S2 and the scanning signal S2 are the selection signal and the non-selection signal.
The selection signal is applied to the row electrode X2 of the liquid crystal cell 10 respectively.
The scanning signals S1 and S2 and the scanning signal S from the logic circuit 40B3.
3 is a liquid crystal cell 1 as a selection signal and a non-selection signal, respectively.
0 is applied to the row electrode X3, ...
These two scanning signals S1, S2 and scanning signal S3 are a selection signal and
Applied to the row electrode Xn of the liquid crystal cell 10 as a non-selection signal
Is done. The column drive circuit 50 includes a shift register connected to the controller 22.
The reference signal generation circuit 30 and the latch 50B
, 50Cm connected to each switch 50B.
And the shift register 50A is connected to the controller 22.
These data pulses Py are transmitted from the controller 22
Input in response to the clock pulse q
It is repeatedly converted into m data pulses and attached to the latch 50B.
The latch 50B to be applied is provided for each of m pieces of data from the shift register 50A.
Data pulse to each synchronization pulse b from controller 22
It responds sequentially and repeatedly latches the data pulse d (see FIG. 7).
Each of the logic circuits 50C1, 50C2, ..., 50Cm
Granted. The logic circuit 50C1 is as shown in FIG. 1, FIG. 4 and FIG.
In particular, the inverter 51 connected to the latch 50B and the latch 50B
AND gate connected to the OR gate 34 of the reference signal generation circuit 30
Of the inverter 52 and the reference signal generation circuit 30
AND gate 53 connected to barta 35, and both AND gates 52 and 53
The inverter 51 has a NOR gate 54 connected to the
Invert and reverse the latch data pulse from latch 50B
Generates a data pulse. AND gate 52 is connected to latch 50B
OR gate 34 during high level of latch data pulse d
High level in response to each of these gate pulses c1, c1
To generate each gate pulse, and latch data pulse d
Gate pulse is generated at low level when
You. The AND gate 53 is connected to the inverted data pulse from the inverter 51.
Gate pulse is generated at low level when
During the high level of the inverted data pulse.
High level in response to each inversion pulse from
To generate each gate pulse. NOR gate 54 is
Latch data in response to each gate pulse from gates 52 and 53.
During the high level of the data pulse d, each gate pulse f1 (7th
(See the figure) and the low level of the latch data pulse d.
Generates each gate pulse f2 (see FIG. 7) sequentially during the bell
You. The NOR gate 55 is connected to the inverter 32 of the reference signal generation circuit 30.
Each sync pulse b from the gate and each gate from the NOR gate 54
Each gate pulse g at high level in response to pulses f1 and f2
1, g2 (see FIG. 7) are sequentially generated. Transmission gate 56 is connected to each of inverters 32
In response to the synchronization pulse b, each synchronization pulse b is set to zero level (immediately
To the ground level)
Each data signal D1 (No.
8) and applied to the column electrode Y1 of the liquid crystal cell 10.
You. Also, transmission gate 57 is NOR gate 54
Receives the gate pulse f1 from the
Gate 58 receives gate pulse g1 from NOR gate 55.
Then, the transmission gate 57 generates the gate pulse f1.
Up to negative constant voltage level (-V1) from constant voltage circuit 57a
As the gear shifts, the transmission gate 58
Rate pulse g1 from the constant voltage circuit 58a.
(+ V1). Because of this,
The shift results of the transmissions 57 and 58 are combined and output
When the AC data signal D2 (see FIG. 8) is
A bell is generated as a reference and applied to the column electrode Y1. Take
In this case, each data signal D1 and D2 is
Function as data signals during T / n (see Fig. 8).
See). Each transmission gate 56, 57, 58
For example, Toshiba Corporation's TC4066 type integrated circuit is used.
It is. Also, is the transmission gate 57 a NOR gate 54?
Receive each gate pulse f2 and transmit
Gate 58 receives each gate pulse g2 from NOR gate 55.
When the transmission gate 57 is
F2 is the level of the negative constant voltage from the constant voltage circuit 57a (−V
1) and the transmission game
The gate 58 sets each gate pulse g2 to a positive constant from the constant voltage circuit 58a.
Shift to the voltage level (+ V1). Because of this,
Shift result of both transmission gates 57,58 like
Are combined and the dinosaur-like data signal D3 (No.
Is generated based on the zero level and is attached to the column electrode Y1.
Given. In such a case, both data signals D1 and D3 are
Each OFF data signal for pole Y1 is operated during T / n.
Works (see FIG. 8). The remaining logic circuits 50C2 to 50Cm are together with the logic circuit 50C1.
Each of these logic circuits 50C2 to 50Cm is configured similarly.
Are the respective latch data pulses d from the latch 50B, and
The synchronization pulse b from the reference signal generation circuit 30 and each gate
In response to the signals c1, c2,
Data signals D1, D2 and D3. Then, the logic circuit 50C2
These two data signals D1, D2 and both data signals D1, D3 are ON
Liquid crystal cell 10 as the data signal and the OFF data signal.
Signal from the logic circuit 50C3.
The signals D1, D2 and both data signals D1, D3 are the ON data signal and the OF signal.
Each is applied to the column electrode Y3 of the liquid crystal cell 10 as an F data signal.
, And both data signals from the logic circuit 50Cm.
The signals D1, D2 and both data signals D1, D3 are the ON data signal and the OF signal.
F data signals are applied to the column electrode plate Ym of the liquid crystal cell 10, respectively.
Granted. Here, the constant voltage from each constant voltage circuit 44a (−2V
o), constant voltage (+ Vo) from constant voltage circuit 46a, constant voltage circuit
Constant voltage (-V1) from 57a and constant voltage from constant voltage circuit 58a
A method for determining the voltage (+ V1) will be described. OFF display
ON state by applying voltage to the display screen (n, m) in the ON state
The light transmittance of the display pixel (n, m)
The time to reach 90% after application is defined as the response time of the ferroelectric liquid crystal 13.
Before corresponding to the signal width of the data signal D1 or the scanning signal S1.
The response time is set as the response time to and the data signal D2 or
The response time corresponding to the signal width of the inspection signal S2 is 4 to
Then, in relation to curve X (see FIG. 3), V ₀ = 15
(V) and V1 = 7.5 (V), then V ₀ + V1 = 22.
5 (v), V ₀ −V1 = 7.5 (V), and V ₀ + V1 voltage is marked
When applied, the light transmittance becomes 100% and V ₀ −V1 voltage
Since the light transmittance becomes 0% when applied, the ferroelectric liquid
The threshold voltage of the crystal can be clarified. However, the set response time t
_o Is V ₀ + V1 = 22.5 (V)
The answer time. In the present embodiment configured as described above, line-sequential scanning is performed.
The circuit 20 determines whether the reference clock pulse a, the synchronization pulse b,
Clock pulse q, data pulse Px and data pulse
Py is sequentially generated, and the reference generation circuit 30
In response to the lock pulse a and each synchronization pulse b sequentially,
The synchronization pulse b and each gate pulse c1, c2 are respectively
When the signals are sequentially generated at the timing shown in FIG.
Are the synchronization pulses b and data from the line sequential scanning circuit 20.
Pulse Px and synchronization pulse from reference signal generation circuit 30
b. In response to each gate pulse, select signal (both scanning signals)
Signals S1, S2) or a non-selection signal (scanning signal S3)
0 to any of the row electrodes X1 to Xm.
Is given while shifting every T / n
The driving circuit 50 receives each synchronization pulse b from the line-sequential scanning circuit 20,
Each shift clock pulse q and each data pulse Py and
Each synchronization pulse b from the reference signal generation circuit 30 and each gate pulse
In response to the signals c1, c2, each ON data signal (data signal
D1, D2) or each OFF data signal (data signal D1, D3)
It is repeatedly applied to each column electrode Y1 to Ym of the liquid crystal cell 10, respectively.
(See FIG. 9). In such a state, the liquid crystal cell 10 is
And how the matrix is driven by the column drive circuit 50
The display pixels (1,1) and (1,2) as examples.
I will explain. For example, the row drive circuit 40 selects the row electrode X1
Apply signals (both scanning signals S1 and S2) and drive columns
The circuit 50 applies an ON data signal (both data signals D1 and D1) to the column electrode Y1.
D2), the display pixel (1,1) turns on the ON display pixel (first
(See Figure 0). In such a case, the row electrode X1 and the column
The scanning signal S1 and the data signal D1 are combined between the electrode Y1.
Signal E1 (see FIG. 11 (A)) is applied during to.
And the synthesis of the scanning signal S2 and the data signal D2.
Write signal W1 (see FIG. 11 (A)) is applied for 4to. However
The erase signal E1 has a level of (2Vo), while
Signal W1 is the level of (Vo + V1) and the level of (-V1)
Is an AC signal having Thus, the surface pixel (1,1) is the tremor of the erase signal E1 (−2
Vo) and once based on the signal width corresponding to the set response time to
The display state changes to F, and thereafter, the ferroelectricity for the write signal w1
Light transmission as shown in FIG.
The rate is raised and the display becomes ON. Row drive after T / n
Non-selection signal from circuit 40 and ON data from column drive 50
AC protection by combining signals (or OFF data signals)
The holding signal H (see FIG. 11 (A)) is applied to the display pixel (1, 1).
It is given and holds the ON display information. In such case,
Because of the level change and signal width of ± V1 of signal H, ferroelectric liquid
Crystal 13 hardly responds and the ON display state of display pixel (1,1) is confirmed.
Is preserved. Further, the row drive circuit 40 supplies a selection signal (both scanning signals) to the row electrode X1.
Nos. S1 and S2) and the column drive circuit 50
OFF data signal (both data signals D1 and D3) added to Y2
Then, the display pixel (12) becomes the OFF display pixel (Fig. 10
(See shaded area). In such a case, the row electrode
The scanning signal S1 and the data signal D1 are provided between X1 and the column electrode Y1.
Signal E2 (see FIG. 11 (C)) by combining
And the sum of the scanning signal S2 and the data signal D3.
The write signal W2 (see Fig. 11 (C))
Will be given. However, the erase signal E2 is (−2Vo)
Level, while the write signal W2 has a level (V1−Vo)
And (+ V1) levels. Thus, the display pixel (1, 2) is at the level of the erase signal E2.
OFF display once based on the signal width corresponding to (-2Vo) and to
State, and thereafter, the resistance to the stepwise change of the write signal w2.
When the dielectric liquid crystal 13 is not operated, as shown in FIG.
The light transmittance is kept almost zero to realize the OFF display state.
The subsequent OFF display state is maintained in the same manner as described above.
This is performed by the holding signal H. (See Figures 11 (A) and 11 (C)
See). Also, other display pixels are driven in the same manner, and the
As a result, the liquid crystal cell 10 is driven in a matrix.
You. As described above, the ferroelectric liquid crystal 13 is
Both have a light transmittance-voltage characteristic specified by line X.
The inner surfaces of the conductive films 11b and 12b are formed by forming the deposited films 16 and 17 respectively.
By performing the alignment process, each display pixel of the liquid crystal cell 10 is
In order to clarify the ON and OFF display states,
Scan to be applied to each row electrode X1 to Xn
Signals, and data signals to be applied to each column electrode Y1 to Yn,
A simple waveform change in relation to the light transmittance-voltage characteristic
You only need to give it. Therefore, the clear ferroelectric liquid crystal 13
Assuming the threshold characteristics, the column drive circuit and the
And display control while greatly simplifying the circuit configuration of the row drive circuit.
Trust can be improved. In addition, application to the liquid crystal cell 10
The voltages are all canceled by the single-salt display time T and become zero.
This prevents the ferroelectric liquid crystal from deteriorating due to DC components.
Wear. In implementing the present invention, both conductive films 11b, 12b
Formed vapor deposition films 16 and 17, respectively.
Instead, the deposited film 16 or only one of the two conductive films 11b and 12b
May be implemented to form 17. In addition, when implementing the present invention, the
The orientation treatment method required to give bending deformation to the tick layer
For example, without being limited to the oblique evaporation method, for example, SBE liquid crystal
Polyimide alignment film for high pretilt used for alignment
LQ-1800 (manufactured by Hitachi Chemical Co., Ltd.) for each conductive film 11b, 12b
After coating, change the rubbing direction to the
The rubbing may be performed together. Further, in implementing the present invention, the liquid crystal cell 10
It is good also as a reflection type without limiting to a type.

【図面の簡単な説明】 第１図は本発明の一実施例を示す全体構成図、第２図は
第１図における液晶セルの拡大概略断面図、第３図は、
強誘電性液晶の光透過率と印加電圧との関係を示すグラ
フ、第４図は第１図における基準信号発生回路の詳細回
路図、第５図は第１図における行駆動回路の論理回路の
詳細回路図、第６図は第１図における列駆動回路の論理
回路の詳細回路図、第７図及び第８図は第１図及び第４
図〜第６図における主要な回路素子の出力波形図、第９
図は第１図における液晶セルに付与される信号の説明
図、第10図は行電極と列電極の部分拡大図、並びに第11
図は液晶セルに対する印加信号の説明図である。 符号の説明 10……液晶セル、20……線順次走査回路、30……基準信
号発生回路、40……行駆動回路、40A,50A……シフトレ
ジスタ、40B1〜40Bn,50C1〜50Cm……論理回路、50……
列駆動回路、50B……ラッチ、X1〜Xm……行電極、Y1〜Y
n……列電極。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is an overall configuration diagram showing one embodiment of the present invention, FIG. 2 is an enlarged schematic sectional view of a liquid crystal cell in FIG. 1, and FIG.
FIG. 4 is a graph showing the relationship between the light transmittance of the ferroelectric liquid crystal and the applied voltage, FIG. 4 is a detailed circuit diagram of the reference signal generation circuit in FIG. 1, and FIG. 5 is a diagram of the logic circuit of the row drive circuit in FIG. FIG. 6 is a detailed circuit diagram of the logic circuit of the column drive circuit in FIG. 1, and FIGS. 7 and 8 are FIGS. 1 and 4.
Output waveform diagrams of main circuit elements in FIGS.
FIG. 10 is an explanatory diagram of signals applied to the liquid crystal cell in FIG. 1, FIG. 10 is a partially enlarged view of a row electrode and a column electrode, and FIG.
The figure is an explanatory diagram of signals applied to the liquid crystal cell. Description of symbols 10: liquid crystal cell, 20: line sequential scanning circuit, 30: reference signal generation circuit, 40: row drive circuit, 40A, 50A: shift register, 40B1 to 40Bn, 50C1 to 50Cm: logic Circuit, 50 ……
Column drive circuit, 50B ... Latch, X1-Xm ... Row electrode, Y1-Y
n: Column electrode.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 森 薫 愛知県刈谷市昭和町１丁目１番地 日本 電装株式会社内 (56)参考文献 特開 昭62−161122（ＪＰ，Ａ) 特開 昭62−192724（ＪＰ，Ａ) 特開 昭62−173436（ＪＰ，Ａ) 特開 昭61−67835（ＪＰ，Ａ)   ────────────────────────────────────────────────── ─── Continuation of front page    (72) Inventor Kaoru Mori               1-1-1 Showa-cho, Kariya-shi, Aichi Japan               Denso Co., Ltd.                (56) References JP-A-62-161122 (JP, A)                 JP-A-62-192724 (JP, A)                 JP-A-62-173436 (JP, A)                 JP-A-61-67835 (JP, A)

Claims (1)

(57)【特許請求の範囲】 １．ｎ条の行電極とｍ条の列電極とを互いに格子状に対
向させるように並設した第１、第２の電極基板（11、1
2）間に強誘電性液晶を封入してmn個の表示画素を形成
する液晶セル（10）と、 前記ｎ条の行電極に選択信号と非選択信号とからなる走
査信号を所定の走査期間を時間的な基準として付与する
行駆動回路（40）と、 前記ｍ条の列電極にデータ信号を付与する列駆動回路
（50）とを備え、前記走査信号と前記データ信号の合成
信号を前記mn個の表示画素に印加して、前記mn個の表示
画素によりマトリックス表示を行うようにしたマトリッ
クス型液晶表示装置において、 前記強誘電性液晶の液晶分子には、前記第１、第２の電
極基板の相対向する面に対してプレティルト角が与えら
れ、前記第１の電極基板に与えられたプレティルト角と
前記第２の電極基板に与えられたプレティルト角とが逆
傾斜の関係を有しており、 前記液晶セルは、前記第１、第２の電極基板間の印加電
圧に対し一方極性側、他方極性側において、絶対値が所
定の電圧以上で光透過率が変化し始める閾値を有する印
加電圧−光透過率特性を有しており、 各表示画素に印加される前記走査信号と前記データ信号
との合成信号は、いずれの走査期間においても、第１の
時間幅（to）の信号と、この第１の時間幅の２倍の時間
幅である第２の時間幅（2to）の信号との組み合わせで
構成され、かつ極性反転する回数が２回以下になるよう
に設定されており、 前記選択信号と前記データ信号との合成信号は、前記第
２の時間幅の信号であって前記表示画素の光透過状態を
決定する信号を有していることを特徴とするマトリック
ス型液晶表示装置。(57) [Claims] First and second electrode substrates (11, 1) in which n-row electrodes and m-column electrodes are arranged side by side so as to face each other in a grid pattern.
2) a liquid crystal cell (10) in which mn display pixels are formed by enclosing a ferroelectric liquid crystal in between, and a scanning signal comprising a selection signal and a non-selection signal is applied to the n row electrodes for a predetermined scanning period. And a column drive circuit (50) for providing a data signal to the m column electrodes, and a combined signal of the scan signal and the data signal is provided. In a matrix type liquid crystal display device which is applied to mn display pixels to perform matrix display by the mn display pixels, liquid crystal molecules of the ferroelectric liquid crystal include the first and second electrodes. A pretilt angle is given to opposing surfaces of the substrate, and the pretilt angle given to the first electrode substrate and the pretilt angle given to the second electrode substrate have an inversely inclined relationship. The liquid crystal cell includes the first, On the one polarity side, the other polarity side with respect to the applied voltage between the two electrode substrates, has an applied voltage-light transmittance characteristic having a threshold value at which the light transmittance starts to change at an absolute value of a predetermined voltage or more, The combined signal of the scanning signal and the data signal applied to each display pixel is a signal having a first time width (to) and a time twice as long as the first time width in any scanning period. A signal having a second time width (2to), which is a width, and the number of times of polarity inversion is set to be two or less, and a composite signal of the selection signal and the data signal is And a signal of the second time width, the signal determining a light transmission state of the display pixel.