JP2854587B2 - Inverter device - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、直列に接続された２つのスイッチング素子
が交互にオンオフ動作することによって負荷回路へ高周
波電力を供給するインバータ装置に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an inverter device that supplies high frequency power to a load circuit by alternately turning on and off two switching elements connected in series.

［従来の技術］ 第４図は従来のインバータ装置の回路図であり、第５
図はその動作波形図である。電源Ｅと並列に、スイッチ
ング素子Q₁，Q₂の直列回路を接続し、スイッチング素子
Q₂と並列に負荷回路Ｚが接続されている。負荷回路Ｚは
チョークL₀とコンデンサC₀よりなる共振回路を含み、コ
ンデンサC₀の両端に生じる電圧が負荷ｌに印加される。
OSCは発振回路であり、“High"レベルと“Low"レベルを
交互に繰り返す発振出力V_A，V_Bを発生する。駆動回路Ａ
はスイッチング素子Q₁の駆動回路であり、トランジスタ
Tr₅〜Tr₉及び抵抗R₃〜R₅を含む。駆動回路Ｂはスイッチ
ング素子Q₂の駆動回路であり、トランジスタTr₁₀〜Tr₁₄
及び抵抗R₇〜R₉を含む。駆動回路Ａには、トランジスタ
Tr₁〜Tr₄と抵抗R₆及び抵抗R₁₀を含むレベルシフト回路
Ｃが介して、発振回路OSCの発振出力V_Aが供給されてい
る。駆動回路Ｂには、抵抗R₁₁を介して発振回路OSCの発
振出力V_Bが供給されている。[Prior Art] FIG. 4 is a circuit diagram of a conventional inverter device, and FIG.
The figure is the operation waveform diagram. Connect a series circuit of switching elements Q ₁ and Q ₂ in parallel with power supply E
Q ₂ and the load circuit Z is connected in parallel. The load circuit Z comprises a resonant circuit consisting of the choke L ₀ and capacitor C _0, the voltage developed across the capacitor C ₀ is applied to the load l.
OSC is an oscillation circuit that generates oscillation outputs V _A and V _B that alternately alternate between “High” level and “Low” level. Drive circuit A
Is a drive circuit of the switching elements Q _1, transistor
Tr ₅ including to Tr ₉ and the resistor R ₃ to R _5. Drive circuit B is a drive circuit of the switching element Q _2, the transistor Tr ₁₀ to Tr ₁₄
And a resistor R ₇ to R _9. The drive circuit A includes a transistor
Tr ₁ to Tr ₄ and via resistor R ₆ and the level shift circuit C including resistors R ₁₀ is, oscillation output V _A of the oscillator OSC is supplied. The driving circuit B, and through the resistor R ₁₁ is the oscillation output V _B of the oscillator OSC is supplied.

上述のレベルシフト回路Ｃは、発振出力V_Aの電圧信号
を抵抗R₁₀を介してトランジスタTr₁，Tr₂よりなる第１
のカレントミラー回路へ入力して電流信号に変換し、こ
の電流信号をトランジスタTr₃，Tr₄よりなる第２のカレ
ンントミラー回路を介して抵抗R₆にて電圧信号V_Rへ変換
するものである。駆動回路Ａを含む上側回路用の電源
は、抵抗R₁を介して充電されるコンデンサC₁にて供給さ
れ、駆動回路Ｂを含む下側回路の電源は、抵抗R₂を介し
て充電されるコンデンサC₂にて供給される。スイッチン
グ素子Q₁，Q₂のスイッチングによる電圧V₂の変化は、電
源コンデンサC₁及びトランジスタTr₃を介してトランジ
スタTr₂のコレクタ・エミッタ間に加わるが、カレント
ミラー回路の定電流特性により、電流信号は安定に伝達
されるものである。The above-described level shift circuit C converts the voltage signal of the oscillation output _{VA into} a first signal composed of transistors Tr ₁ and Tr ₂ via a resistor R ₁₀ .
In which the converted into a current signal input to the current mirror circuit, and converts the current signal at the transistor Tr _3, the resistance through the second Karen cement mirror circuit consisting Tr ₄ R ₆ to a voltage signal V _R is there. Power for the upper circuit including a driving circuit A, via a resistor R ₁ is supplied by the capacitor C ₁ to be charged, the power of the lower circuit including a driving circuit B is charged through the resistor R ₂ supplied by the capacitor C _2. The change in the voltage V ₂ due to the switching of the switching elements Q ₁ and Q ₂ is applied between the collector and the emitter of the transistor Tr ₂ via the power supply capacitor C ₁ and the transistor Tr _3. The signal is transmitted stably.

第５図の時刻t₀において、発振出力V_Aが“High"レベ
ルになると、抵抗R₁₀を介してトランジスタTr₁，Tr₂に
ベース電流が供給され、トランジスタTr₂のコレクタ・
エミッタ間に電流が流れる。この電流はトランジスタTr
₃，Tr₄に流れて、トランジスタTr₄のコレクタに伝達さ
れ、抵抗R₆により電圧信号V_Rに変換され、電圧信号V_Rが
“High"レベルとなる。これにより、トランジスタTr₅，
Tr₆がオンし、トランジスタTr₇，Tr₉がオフし、トラン
ジスタTr₈がオンとなり、電圧V₉が“High"レベルとなっ
て、スイッチング素子Q₁へオン信号が供給される。この
とき、スイッチング素子Q₁の電流I₁は負方向に流れてい
る。これは、コンデンサC₀とチョークL₀を含む負荷回路
Ｚの持つ共振周波数よりも発振回路OSCの発振周波数が
高く設定されており、電流位相が遅れているためであ
り、このようにすると、スイッチング素子Q₁，Q₂のスイ
ッチング時には、まず負方向から電流I₁，I₂が流れるた
め、スイッチング素子Q₁，Q₂のスイッチング損失を低減
できる効果がある。At time t ₀ of FIG. 5, when the oscillation output V _A becomes "High" level, the base current is supplied through a resistor R ₁₀ to the transistor Tr _1, Tr _2, the collector-transistor Tr ₂
Current flows between the emitters. This current is
Flows to _3, Tr _4, is transmitted to the collector of the transistor Tr _4, is converted into a voltage signal V _R by the resistor R _6, a voltage signal V _R becomes a "High" level. Thereby, the transistors Tr ₅ ,
Tr ₆ is turned on, transistors Tr ₇ and Tr ₉ are turned off, transistor Tr ₈ is turned on, voltage V ₉ goes to “High” level, and an on signal is supplied to switching element Q ₁ . At this time, the current I ₁ of the switching element Q ₁ is flowing in the negative direction. This capacitor C ₀ and the choke L ₀ is set higher oscillation frequency of the oscillation circuit OSC than the resonance frequency with the load circuit Z containing is because the current phase is delayed, in this case, switching At the time of switching of the elements Q ₁ and Q _2, the currents I ₁ and I _{2 first} flow from the negative direction, so that the switching loss of the switching elements Q ₁ and Q ₂ can be reduced.

時刻t₁で発振出力V_Aが“Low"レベルになると、トラン
ジスタTr₂のコレクタ電流は流れなくなり、電圧信号V_R
も“Low"レベルとなって、電圧V₉が“Low"レベルとな
り、スイッチング素子Q₁がオフする。このとき、チョー
クL₀に流れていた電流が流れ続けようとして、スイッチ
ング素子Q₂へ負方向の電流となって流れるとになる。同
時に、発振出力V_Bは“High"レベルとなり、抵抗R₁₁を介
してトランジスタTr₁₂，Tr₁₃がオン、トランジスタT
r₁₁，Tr₁₄がオフとなって、トランジスタTr₁₀がオン
し、出力電圧V₁₁が“High"レベルとなって、スイッチン
グ素子Q₂にオン信号が供給され、電流I₂が流れる。When the time t ₁ in the oscillation output V _A becomes "Low" level, the collector current of the transistor Tr ₂ stops flowing, the voltage signal V _R
Also becomes "Low" level, the voltage V ₉ becomes "Low" level, the switching element Q ₁ is turned off. At this time, as tries to continue the current flowing in the choke L ₀ flows, it becomes to flow becomes negative direction of the current to the switching element Q _2. At the same time, the oscillation output V _B becomes a "High" level, the transistor Tr ₁₂ via the resistor R _11, Tr ₁₃ is turned on, the transistor T
r ₁₁ and Tr ₁₄ are turned off, the transistor Tr ₁₀ is turned on, the output voltage V ₁₁ becomes “High” level, an on signal is supplied to the switching element Q ₂ , and the current I ₂ flows.

時刻t₂で再びスイッチング素子Q₂がオフ、スイッチン
グ素子Q₁がオンとなり、この繰り返しで、負荷回路Ｚに
高周波電力を供給するものである。電圧V₂は第５図
（ｈ）に示すように、電流I₁が負方向のときは、負荷回
路Ｚより直流電流Ｅへの回生電流となるため、直流電源
ＥのレベルV_Eより少し上昇する。また、電流I₂が負方向
のときには、負荷回路Ｚのインダクタンス成分により電
圧V₂はゼロレベルよりも低電位となる。Again the switching element Q ₂ is turned off at time t _2, the switching element Q ₁ is turned on, in this repetition, and supplies high-frequency power to the load circuit Z. As the voltage V ₂ shown in FIG. 5 (h), when the current I ₁ in the negative direction, because from the load circuit Z a regenerative current to direct current E, slightly higher than the level V _E of the DC power source E I do. Further, when the current I ₂ is negative, the voltage V ₂ due to the inductance component of the load circuit Z is a lower potential than the zero level.

［発明が解決しようとする課題］ 上述の従来技術において、発振回路OSCと駆動回路A,B
及びレベルシフト回路ＣをPN接合にて耐電圧を持たせる
構造の接合分離型半導体集積回路に集積する場合に、イ
ンバータ装置に誤動作が生じるという問題がある。以
下、この点について説明する。[Problem to be Solved by the Invention] In the above-described conventional technology, the oscillation circuit OSC and the driving circuits A and B
In addition, when the level shift circuit C is integrated in a junction-separated semiconductor integrated circuit having a structure in which a withstand voltage is provided by a PN junction, there is a problem that a malfunction occurs in the inverter device. Hereinafter, this point will be described.

第６図に示すように、Ｐ型サブストレート１の上に、
Ｎ型エピタキシャル層２を形成し、これをＰ型拡散層３
にて分離して、分離されたＮ型エピタキシャル層２に各
素子を形成する。耐圧の分離をＰ型サブストレート１と
Ｎ型エピタキシャル層２の間のPN接合にて行っているの
が特徴であり、Ｐ型サブストレート１は回路上の基準電
位に通常接続される。第４図の回路では直流電源Ｅの負
極端の電圧V₀が基準電位となる。Ｐ型サブストレート１
が回路動作上、最も低い電位にあれば、Ｎ型エピタキシ
ャル層２とはPN接合の逆方向特性で分離でき、各素子間
もＰ型拡散層３で分離することによって、駆動回路A,B
のような異なる電位で動作する回路を同一のチップ上に
構成できるものである。Ｎ型エピタキシャル層２の下層
部にはN⁺拡散層４を設けてある。As shown in FIG. 6, on the P-type substrate 1,
An N-type epitaxial layer 2 is formed, and this is
Each element is formed on the separated N-type epitaxial layer 2. The feature is that the breakdown voltage is separated by a PN junction between the P-type substrate 1 and the N-type epitaxial layer 2, and the P-type substrate 1 is usually connected to a reference potential on a circuit. In the circuit of Figure 4 becomes a negative electrode of the voltage V ₀ reference potential of the DC power source E. P-type substrate 1
Is at the lowest potential in terms of circuit operation, it can be separated from the N-type epitaxial layer 2 by the reverse characteristic of the PN junction, and each element is separated by the P-type diffusion layer 3 so that the driving circuits A and B
Circuits operating at different potentials can be configured on the same chip. An N ⁺ diffusion layer 4 is provided below the N-type epitaxial layer 2.

第６図はNPNトランジスタ及びPNPトランジスタの構造
を例示している。NPNトランジスタでは、Ｎ型エピタキ
シャル層２にN⁺拡散層７を設けてコレクタ領域とすると
共に、Ｐ型拡散層５よりなるベース領域を設けて、この
Ｐ型拡散層５にN⁺拡散層６よりなるエミッタ領域を設け
て成るものである。PNPトランジスタでは、Ｎ型エピタ
キシャル層２にN⁺拡散層８を設けてベース領域とすると
共に、Ｐ型拡散層９よりなるコレクタ領域と同じくＰ型
拡散層10よりなるエミッタ領域を設けて成るものであ
る。FIG. 6 illustrates the structure of an NPN transistor and a PNP transistor. The NPN transistor, with the N-type epitaxial layer 2 on the N ⁺ diffusion layer 7 is provided a collector region, provided with a base region formed of P-type diffusion layer 5, from the N ⁺ diffusion layer 6 in the P-type diffusion layer 5 In which an emitter region is provided. In the PNP transistor, an N ⁺ diffusion layer 8 is provided in the N type epitaxial layer 2 to serve as a base region, and a collector region formed of a P type diffusion layer 9 and an emitter region formed of a P type diffusion layer 10 are provided. is there.

このような半導体集積回路に第４図に示す回路を構成
した場合に、駆動回路Ａ及びトランジスタTr₃，Tr₄と基
準電位V₀の間にできる、いわゆる寄生ダイオードD₁〜D₆
を含めた回路を第７図に示す。また、半導体集積回路の
内部では各素子を結線して回路を構成するために、第８
図に示すように、素子の上に酸化ケイ素の被膜等よりな
る絶縁層11を設け、その上にアルミニウム被膜等よりな
る配線12〜15を形成することになる。配線12〜15と素子
の間は同じくアルミニウム被膜等よりなるコンタクトで
接続される。配線12〜15は一平面内で実施できない場合
には、２層配線等を行うことにより実施される。この場
合、第８図に示すように、それぞれの配線間距離が短く
なったり、長い距離にわたって配線が平行に配置された
りすることにより、容量成分C_Xが大きくなることが一般
的となる。When the circuit shown in FIG. 4 is configured in such a semiconductor integrated circuit, so-called parasitic diodes D _{1 to} D _{6 formed} between the drive circuit A and the transistors Tr ₃ and Tr ₄ and the reference potential V _0.
7 is shown in FIG. Further, in order to connect each element inside the semiconductor integrated circuit to form a circuit,
As shown in the drawing, an insulating layer 11 made of a silicon oxide film or the like is provided on the element, and wirings 12 to 15 made of an aluminum film or the like are formed thereon. The wirings 12 to 15 and the element are connected by a contact made of an aluminum film or the like. If the wirings 12 to 15 cannot be implemented in one plane, the wirings 12 to 15 are implemented by performing two-layer wiring or the like. In this case, as shown in FIG. 8, it is general that the capacitance component _CX is increased by reducing the distance between the wirings or arranging the wirings in parallel over a long distance.

このような状態で、第７図に示す回路を動作させる
と、各部の動作波形は第９図に示すようになる。時刻t₀
で発振出力V_Aが“High"レベルになると、第４図の回路
と同様にしてスイッチング素子Q₁がオンし、電圧V₂が高
レベルとなる。電流I₁が流れ、時刻t₁にて発振出力V_Aが
“Low"レベルになると、スイッチング素子Q₁はオフし、
チョークL₀に流れていた電流が流れ続けようとし、スイ
ッチング素子Q₂へ負方向の電流となって流れる。このと
き、駆動回路Ａより駆動回路Ｂの方が高電位となり、瞬
間的に電圧V₂が下降することになる。このとき、駆動回
路Ａの内部では、電圧V_Rが“Low"レベルであるから、ト
ランジスタTr₅，Tr₆がオフし、トランジスタTr₇，Tr₉が
バイアス抵抗R₄，R₃によりオンしている。故に、寄生ダ
イオードD₂，D₅を介してチョークL₀による電流が分流し
やすくなる。そして、ダイオードD₂からの分流電流が流
れ込もうとすると、電圧V₇が上昇することになる。第８
図に示すように、電圧V₇の印加される配線15と電圧V_Rの
印加される配線14とが近い場合には、容量成分C_Xが大き
いため、電圧V₇や電圧V₉が上昇すれば、容量成分C_Xを介
して抵抗R₆に電流が流れ、電圧V_Rが上昇しやすくなる。
このような状態では、時刻t₁₂において、電圧V_Rが上昇
してトランジスタTr₆がオンし、電圧V₇がさらに上昇す
るようになって、トランジスタTr₈がオンし、電圧V₉が
“High"レベルとなってしまう。故に、スイッチング素
子Q₁がオンし、電圧V₂が基準電位V₀に対して正の電圧と
なって、このとき、既にスイッチング素子Q₂の入力信号
V₁₁は“High"レベルであるため、スイッチング素子Q₁，
Q₂が同時にオンしてしまうことになる。When the circuit shown in FIG. 7 is operated in such a state, the operation waveform of each part is as shown in FIG. Time t ₀
In the oscillation output V _A becomes "High" level, the switching element Q ₁ in the same manner as the circuit of FIG. 4 is turned on, the voltage V ₂ becomes high level. When the current I ₁ flows and the oscillation output _VA goes to “Low” level at time t ₁ , the switching element Q ₁ turns off,
And tries to continue to flow a current flowing in the choke L _0, flows a negative direction of the current to the switching element Q _2. In this case, towards the driving circuit B from the drive circuit A becomes a high potential, so that the instantaneous voltage V ₂ drops. At this time, inside the drive circuit A, since the voltage V _R is "Low" level, the transistors Tr _5, Tr ₆ are turned off, the transistor Tr _7, Tr ₉ is turned on by the bias resistors R _4, R ₃ I have. Thus, the current is easily diverted by choke L ₀ through the parasitic diode D _2, D _5. Then, when the shunt current from the diode D ₂ when you flow into, so that the voltage V ₇ rises. 8th
As shown, when the wiring 14 to be applied in the wiring 15 and the voltage V _R the applied voltage V ₇ near the capacity for component C _X is large, by increasing the voltage V ₇ and the voltage V ₉ if a current flows through the resistor R ₆ through a capacitance component C _X, the voltage V _R tends to rise.
In this state, at time t _12, the transistor Tr ₆ is turned on the voltage V _R rises, so the voltage V ₇ further increases, the transistor Tr ₈ is turned on, the voltage V ₉ is "High "It will be a level. Thus, the switching element Q ₁ is turned on, becomes positive voltage the voltage V ₂ with respect to the reference potential V _0, this time, already input signal of the switching element Q ₂
Since V ₁₁ is at the “High” level, the switching elements Q ₁ ,
Q ₂ will be turned on at the same time.

半導体集積回路の内部にこのような寄生ダイオードを
介する電流経路が存在すると、どこかの配線にノイズ的
に寄生ダイオードを介して電圧が現れるようになり、こ
の種の誤動作を無くすることは困難であった。また、こ
のような寄生ダイオードを介する電流経路に抵抗を挿入
して、誤動作の原因となる電流を減衰させることも考え
られるが、この場合、抵抗の存在により正常な動作も妨
げられるという問題があった。If a current path through such a parasitic diode exists inside the semiconductor integrated circuit, a voltage appears through somewhere in the wiring through the parasitic diode as noise, and it is difficult to eliminate this kind of malfunction. there were. It is also conceivable to insert a resistor in the current path through such a parasitic diode to attenuate the current that causes malfunction, but in this case, there is a problem that normal operation is hindered by the presence of the resistor. Was.

本発明はこのような点に鑑みてなされたものであり、
その目的とするところは、寄生ダイオードによる回路の
誤動作を無くし、安定した動作を可能としたインバータ
装置を提供することにある。The present invention has been made in view of such a point,
It is an object of the present invention to provide an inverter device that eliminates a malfunction of a circuit due to a parasitic diode and enables a stable operation.

［課題を解決するための手段］ 本発明にあっては、上記の課題を解決するために、第
１図に示すように、第１の直流電源Ｅと並列に２つの主
スイッチング素子Q₁，Q₂の直列回路を接続し、一方の主
スイッチング素子Q₂と並列に、少なくともインダクタン
ス成分（チョークL₀）を含む負荷回路Ｚを接続し、それ
ぞれの主スイッチング素子Q₁，Q₂の駆動回路A,BをPN接
合で耐電圧を持たせる接合分離型の半導体集積回路上に
構成し、各駆動回路A,Bは主スイッチング素子Q₁，Q₂へ
直接駆動電流を供給する出力用スイッチング素子（トラ
ンジスタTr₈〜Tr₁₁）と、その出力用スイッチング素子
へ制御信号を供給する前段部とからなり、前記PN接合に
おけるＰ型領域から見て高電位側の駆動回路Ａは、前記
２つの主スイッチング素子Q₁，Q₂の接続点に一端に接続
された第２の直流電源（コンデンサC₁）から給電され、
前記高電位側の駆動回路Ａにおける出力用スイッチング
素子と第２の直流電源の前記一端との接続点と前記高電
位側の駆動回路Ａにおける前記前段部のマイナスライン
との間に抵抗R₁₂を挿入し、前記抵抗R₁₂を介して第２の
直流電源に並列接続される容量成分（コンデンサC₃）を
設けて成ることを特徴とするものである。[Means for Solving the Problems] In the present invention, in order to solve the above problems, as shown in FIG. 1, two main switching elements Q ₁ , A series circuit of Q ₂ is connected, and a load circuit Z including at least an inductance component (choke L ₀ ) is connected in parallel with one main switching element Q _2, and a drive circuit of each main switching element Q ₁ , Q ₂ A and B are configured on a junction-separated type semiconductor integrated circuit that provides withstand voltage by PN junction, and each drive circuit A and B is an output switching element that supplies a drive current directly to main switching elements Q ₁ and Q ₂ (Transistors Tr _{8 to} Tr ₁₁ ) and a former stage for supplying a control signal to the output switching element, and the driving circuit A on the high potential side when viewed from the P-type region in the PN junction is the two main circuits. one connection point of the switching elements Q _1, Q ₂ Are powered from the connected second direct-current power supply (capacitor C _1),
The resistor R ₁₂ between the negative line of the front portion of the drive circuit A of the connection point between the high potential side to the one end of the output switching element and the second DC power supply in the drive circuit A in the high-potential-side insert, is characterized in that comprising said capacitive component connected in parallel to the second DC power supply via a resistor R ₁₂ (capacitor C ₃₎ provided.

［作用］ 以下、本発明の作用を第１図の回路により説明する。
PN接合分離された駆動回路A,Bのうち、基準電位V₀に接
続されるＰ型領域から見て高電位側の駆動回路Ａは、２
つの主スイッチング素子Q₁，Q₂の接続点に一端を接続さ
れたコンデンサC₁から給電されており、この駆動回路Ａ
の前段部の素子に流れる電流は、前記２つの主スイッチ
ング素子Q₁，Q₂との接続点に流れる。主スイッチング素
子Q₁オフすると、前記２つの主スイッチング素子Q₁，Q₂
との接続点の電位V₂よりも、Ｐ型領域の電位V₀の方が高
くなり、PN接合を介して駆動回路Ａの前段部の素子に電
流が流れようとするが、この電流は抵抗R₁₂により抑制
されるので、誤動作の発生を招くことはないものであ
る。[Operation] Hereinafter, the operation of the present invention will be described with reference to the circuit of FIG.
PN junction isolated drive circuit A, of B, the driving circuit A of watching from the P-type region which is connected to the reference potential V ₀ which the high potential side, 2
One of which is powered from the main switching element Q _1, Q capacitor C ₁ having one end connected to the connection point of _2, the drive circuit A
The current flowing in the element at the front stage of the above flows to the connection point between the _two main switching elements Q ₁ and Q ₂ . When the main switching element Q _{1 is} turned off, the two main switching elements Q ₁ and Q ₂
The potential V _{0 in} the P-type region becomes higher than the potential V _{2 at} the connection point with the transistor A, and a current tends to flow through the PN junction to the element in the preceding stage of the drive circuit A. because it is suppressed by R _12, those not causing a malfunction.

また、本発明にあっては、前記抵抗R₁₂を介して第２
の直流電源に並列接続される容量成分（コンデンサC₃）
を設けたから、この容量成分は抵抗R₁₂を介して第２図
の直流電源と同一極性に充電され、駆動回路Ａにおける
前段部の電源となる。もちろん、駆動回路Ａの前段部に
は第２の直流電源（コンデンサC₁）からも電流が供給さ
れるものであるが、その電流は抵抗R₁₂により限流され
るので、前段部のスイッチング素子を完全に活性化でき
ない場合がある。一方、前記容量成分（コンデンサC₃）
から駆動回路Ａの前段部のスイッチング素子に供給され
る電流は抵抗R₁₂によって限流されないので、前段部の
スイッチング素子を完全に活性化できる。したがって、
本発明によれば抵抗R₁₂の挿入により、誤動作の原因と
なる電流を制限することができ、しかも、正常な動作の
ための電流が制限されるという不都合は生じない。Further, in the present invention, first through the resistor R ₁₂ 2
Component connected in parallel to the DC power supply (capacitor C ₃ )
The Because provided, the capacitive component is charged to a DC power source and the same polarity of the second view through the resistor R _12, the power supply of the first part of the drive circuit A. It is, of course, the front part of the drive circuit A in which current is supplied from the second DC power supply (capacitor C _1), so that current flows limited by the resistor R _12, the switching element of the preceding stage In some cases, it cannot be completely activated. On the other hand, the capacitance component (capacitor C ₃ )
The current supplied to the switching elements of the first part of the drive circuit A is not shed limited by a resistor R ₁₂ from fully activate the switching element of the preceding stage. Therefore,
By the insertion of the resistance R ₁₂ according to the present invention, it is possible to limit the current that may cause undesired, moreover, does not occur inconvenience that current is limited for the normal operation.

［実施例１］ 第１図は本発明の第１実施例の回路図であり、第２図
はその動作波形図である。直流電源Ｅの両端には、スイ
ッチング素子Q₁，Q₂の直列回路が接続されている。スイ
ッチング素子Q₁，Q₂は例えばダイオードを逆並列接続さ
れたトランジスタにて構成される。各スイッチング素子
Q₁，Q₂は駆動回路A,Bの出力V₉，V₁₁によりそれぞれオン
オフ駆動される。一方のスイッチング素子Q₂の両端に
は、チョークL₀との並列回路が接続されている。負荷ｌ
としては、例えが放電灯が用いられる。Embodiment 1 FIG. 1 is a circuit diagram of a first embodiment of the present invention, and FIG. 2 is an operation waveform diagram thereof. A series circuit of switching elements Q ₁ and Q ₂ is connected to both ends of the DC power supply E. The switching elements Q ₁ and Q ₂ are configured by transistors in which diodes are connected in anti-parallel, for example. Each switching element
Q ₁ and Q ₂ are turned on and off by outputs V ₉ and V ₁₁ of drive circuits A and B, respectively. The one ends of the switching element Q _2, a parallel circuit of a choke L ₀ is connected. Load l
For example, a discharge lamp is used.

スイッチング素子Q₁の両端に接続された抵抗R₁，コン
デンサC₁の直列回路は上側回路の電源回路であり、直流
電源Ｅの両端に接続された抵抗R₂，コンデンサC₂の直列
回路は下側回路の電源回路である。コンデンサC₂にて給
電される発振回路OSCは、２つの発振出力V_A，V_Bを出力
している。発振出力V_Bは駆動回路Ｂに入力され、発振出
力V_Aはレベルシフト回路Ｃを介して、駆動回路Ａに入力
される。レベルシフト回路Ｃは、トランジスタTr₁〜Tr₄
及び抵抗抵抗R₆，R₁₀よりなり、トランス等の絶縁素子
を用いないで信号伝達を行っている。トランジスタTr₁
には発振回路OSCの発振出力V_Aが抵抗R₁₀を介して供給さ
れている。トランジスタTr₁，Tr₂はカレントミラー回路
を構成しており、トランジスタTr₁に流れる電流と同じ
電流がトランジスタTr₂にも流れる。トランジスタTr₂に
流れる電流は、トランジスタTr₃，Tr₄よりなるカレント
ミラー回路に供給されており、トランジスタTr₃に流れ
る電流と同じ電流がトランジスタTr₄にも流れる。トラ
ンジスタTr₄は抵抗R₆を直列に接続されて、抵抗R₁₂を介
してコンデンサC₁の両端に接続されている。The series circuit of the resistor R ₁ and the capacitor C ₁ connected to both ends of the switching element Q ₁ is an upper circuit power supply circuit, and the series circuit of the resistor R ₂ and the capacitor C ₂ connected to both ends of the DC power source E is a lower circuit. This is the power supply circuit of the side circuit. Oscillation circuit OSC powered by the capacitor C ₂ has two oscillation output V _A, and outputs the V _B. Oscillation output V _B is input to the driving circuit B, oscillation output V _A via a level shift circuit C, is input to the drive circuit A. The level shift circuit C includes transistors Tr _{1 to} Tr ₄
And consists resistor resistor R _6, R _10, and performs signal transmission without using an insulating element of transformer or the like. Transistor Tr ₁
Oscillation output V _A of the oscillator OSC is supplied through a resistor R ₁₀ to. The transistors Tr ₁ and Tr _{2 form} a current mirror circuit, and the same current as the current flowing through the transistor Tr ₁ also flows through the transistor Tr ₂ . Current flowing through the transistor Tr ₂ is supplied to the current mirror circuit consisting of transistors Tr _3, Tr _4, the same current as the current flowing through the transistor Tr ₃ also flows to the transistor Tr _4. Transistor Tr ₄ is connected to resistor R ₆ in series, it is connected across the capacitor C ₁ via the resistor R _12.

抵抗R₆に生じる電圧V_Rは、駆動回路Ａにおけるトラン
ジスタTr₅，Tr₆のベースに印加されている。トランジス
タTr₅，Tr₆，Tr₇のエミッタは、抵抗R₁₂を介してコンデ
ンサC₁の負極端に接続され、コレクタは抵抗R₃，R₄，R₅
を介してコンデンサC₁の正極端に接続されている。トラ
ンジスタTr₅のコレクタはトランジスタTr₉のベースに、
トランジスタTr₆のコレクタはトランジスタTr₇のベース
に、トランジスタTr₇のコレクタはトランジスタTr₈のベ
ースにそれぞれ接続されている。トランジスタTr₈のコ
レクタはコンデンサC₁の正極端に接続され、トランジス
タTr₉のエミッタはコンデンサC₁の負極端に接続されて
いる。トランジスタTr₈のエミッタはトランジスタTr₉の
コレクタに共通接続されて、その接続点からスイッチン
グ素子Q₁に駆動信号を供給している。Voltage V _R generated in the resistor R ₆ is applied to the base of the transistor Tr _5, Tr ₆ in the drive circuit A. The emitters of the transistors Tr ₅ , Tr ₆ , Tr ₇ are connected to the negative terminal of the capacitor C ₁ via a resistor R ₁₂ , and the collectors are resistors R ₃ , R ₄ , R ₅
It is connected to the positive terminal of the capacitor C ₁ via the. The collector of the transistor Tr ₅ to the base of the transistor Tr _9,
The base of the collector transistor Tr ₇ of the transistor Tr _6, the collector of the transistor Tr ₇ are respectively connected to the base of the transistor Tr _8. The collector of the transistor Tr ₈ are connected to the positive terminal of the capacitor C _1, the emitter of the transistor Tr ₉ is connected to the negative terminal of the capacitor C _1. The emitter of the transistor Tr ₈ are connected in common to the collector of the transistor Tr _9, and supplies a drive signal from the connection point to the switching element Q _1.

一方、発振回路OSCの発振出力V_Bは、抵抗R₁₁を介して
駆動回路ＢにおけるトランジスタTr₁₂，Tr₁₃のベースに
印加されている。トランジスタTr₁₂，Tr₁₃，Tr₁₄のエミ
ッタは、コンデンサC₂の負極端に接続され、コレクタは
抵抗R₉，R₈，R₇を介してコンデンサC₂の正極端に接続さ
れている。トランジスタTr₁₂のコレクタはトランジスタ
Tr₁₁のベースに、トランジスタTr₁₃のコレクタはトラン
ジスタTr₁₄のベースに、トランジスタTr₁₄のコレクタは
トランジスタTr₁₀のベースにそれぞれ接続されている。
トランジスタTr₁₀のコレクタはコンデンサC₂の正極端に
接続され、トランジスタTr₁₁のエミッタはコンデンサC₂
の負極端に接続されている。トランジスタTr₁₀のエミッ
タはトランジスタTr₁₁のコレクタに共通接続されて、そ
の接続点からスイッチング素子Q₂に駆動信号を供給して
いる。On the other hand, the oscillation output V _B of the oscillator OSC via a resistor R ₁₁ is applied to the base of the transistor Tr _12, Tr ₁₃ in the drive circuit B. The emitter of the transistor Tr _12, Tr _13, Tr ₁₄ is connected to the negative terminal of the capacitor C _2, the collector is connected to the positive terminal of the capacitor C ₂ through a resistor _{R 9, R 8, R 7} . The collector of the transistor Tr ₁₂ is transistor
The base of the Tr _11, the collector of the transistor Tr ₁₃ to the base of the transistor Tr _14, the collector of the transistor Tr ₁₄ are connected to the base of the transistor Tr _10.
The collector of the transistor Tr ₁₀ is connected to the positive terminal of the capacitor C _2, the emitter of the transistor Tr ₁₁ is a capacitor C ₂
Is connected to the negative terminal of the. The emitter of the transistor Tr ₁₀ are connected in common to the collector of the transistor Tr _11, and supplies a drive signal from the connection point to the switching element Q _2.

本実施例は、駆動回路Ａにおいて、スイッチング素子
Q₁へ直接オンオフ電流を供給するトランジスタTr₈，Tr₉
と、その前段部のトランジスタTr₅〜Tr₇及び抵抗R₃〜R₅
よりなる回路の電源のマイナスラインの間に抵抗R₁₂を
挿入したものである。また、駆動回路Ａの電源となるコ
ンデンサC₁の両端に前記抵抗R₁₂を介してコンデンサC₃
を並列接続したものである。This embodiment is different from the driving circuit A in that the switching element
Transistors Tr ₈ and Tr ₉ that supply on / off current directly to Q ₁
And transistors Tr _{5 to} Tr ₇ and resistors R _{3 to} R _{5 in the} preceding stage.
It is obtained by inserting the resistor R ₁₂ between the negative line of the power supply become more circuits. A capacitor C _{3 is connected} to both ends of the capacitor C _{1 serving} as a power supply of the drive circuit A via the resistor R _12.
Are connected in parallel.

まず、抵抗R₁₂の挿入による効果を説明する。第10図
は本発明に対する比較例として、コンデンサC₃を省略
し、抵抗R₁₂のみを挿入した回路例であり、第11図はそ
の要部回路図、第12図はその動作波形図である。First, the effect of the insertion of the resistance R _12. As a comparative example to FIG. 10 the present invention, omitting the capacitor C _3, a inserted circuit example only resistor R _12, FIG. 11 of the essential part circuit diagram, FIG. 12 is a operation waveform diagram thereof .

時刻t₀で発振出力V_Aが“High"レベルになると、第４
図の回路と同様にスイッチング素子Q₁がオンする。この
とき、電圧信号V_Rは“High"レベルであり、トランジス
タTr₅，Tr₆はオンし、トランジスタTr₇はオフしてい
る。抵抗R₁₂に生じる電圧V₁₂は、この動作電流により上
昇する。When the oscillation output _VA goes to the “High” level at time t ₀ , the fourth
The switching element Q ₁ in the same manner as the circuit of FIG. Is turned on. At this time, a voltage signal V _R is "High" level, the transistors Tr _5, Tr ₆ are turned on, the transistor Tr ₇ is turned off. Voltage V ₁₂ generated in the resistor R ₁₂ is raised by the operating current.

時刻t₁で発振出力V_Aが“Low"レベルになると、スイッ
チング素子Q₁はオフする。チョークL₀に流れていた電流
は流れ続けようとし、スイッチング素子Q₂を負方向に流
れ、電圧V₂が基準電位V₀に対して負の電圧となり、基準
電位V₀の方が電圧V₂よりも高くなる。このとき、駆動回
路Ａでは電圧信号V_Rが“Low"レベルとなるため、トラン
ジスタTr₅，Tr₆がオフし、トランジスタTr₇，Tr₉がオン
して、トランジスタTr₈がオフしている。そして、基準
電位V₀の方が電圧V₂よりも高くなることにより、トラン
ジスタTr₇につながる寄生ダイオードD₂を介して電流が
バイパスしやすくなる。The oscillation output V _A becomes "Low" level at time t _1, the switching element Q ₁ is turned off. Current flowing through the choke L ₀ is then tries to continue to flow, flows through the switching element Q ₂ in the negative direction, a negative voltage with respect to the voltage V ₂ reference potential V _0, the reference potential V it is voltage V _{2 0} Higher than. At this time, since the driving circuit A, the voltage signal V _R becomes "Low" level, the transistors Tr _5, Tr ₆ are turned off, the transistor Tr _7, Tr ₉ is turned on, the transistor Tr ₈ is turned off. Then, towards the reference potential V ₀ which is by becoming higher than the voltage V _2, the current tends to pass through the parasitic diode D ₂ connected to the transistor Tr _7.

しかしながら、本発明によれば寄生ダイオードD₂を介
して流れる電流が抵抗R₁₂により抑制されることにな
る。さらに、第８図に示すように、半導体集積回路の内
部配線により、容量成分C_Xが大きくなり、例えば、電圧
V_Rと電圧V₇の配線が近くなっても、従来のような誤動作
は発生しないようになる。これは、負荷回路Ｚの両端か
らダイオードD₂を介して流入する経路上で、トランジス
タTr₆のエミッタ側に抵抗R₁₂が接続されたことになるた
め、電圧V₇が上昇するときに、容量成分C_Xにより電圧V_R
にもその影響が現れたとしても、抵抗R₁₂がエミッタ抵
抗として作用することにより、トランジスタTr₆が完全
に活性化されることを妨げるものである。However, the current flowing through the parasitic diode D ₂ is to be suppressed by the resistor R ₁₂ according to the present invention. Furthermore, as shown in FIG. 8, the internal wiring of the semiconductor integrated circuit increases the capacitance component _CX ,
Even if the wirings of V _R and V ₇ are close to each other, a malfunction as in the related art will not occur. This is the path that flows from both ends of the load circuit Z via the diode D _2, to become the resistance R ₁₂ to the emitter side of the transistor Tr ₆ are connected, when the voltage V ₇ rises, the capacity Voltage V _R by component C _X
Also even if the effect appears, by resistor R ₁₂ acts as an emitter resistor, which preclude the transistor Tr ₆ is fully activated.

つまり、時刻t₁₂において、トランジスタTr₅，Tr₆は
オフし、トランジスタTr₇はオンしているため、抵抗R₁₂
には電圧V₁₂が加わることになり、したがって、電圧V_R
の上昇でトランジスタTr₆がオンしようとしても、抵抗R
₁₂が存在することにより完全にオンすることはなく、電
圧V₆はほとんど抵抗しない。故に、トランジスタTr₇は
オフせず、電圧V₇は大きく上昇しない。このため、トラ
ンジスタTr₈がオンすることはなく、電圧V₉はスイッチ
ング素子Q₁をオンさせるには至らない。That is, at time t _12, the transistor Tr _5, Tr ₆ is turned off, the transistor Tr ₇ is ON, the resistor R ₁₂
Will be subject to a voltage V ₁₂ , and therefore a voltage V _R
As well as the transistor Tr ₆ is attempt to turn the rising of the resistance R
Not be turned on completely _{by 12} is present, the voltage V ₆ is hardly resistance. Thus, the transistor Tr ₇ is not turned off, the voltage V ₇ does not increase greatly. Thus, no transistor Tr ₈ is turned on, the voltage V ₉ does not lead to turn on the switching element Q _1.

このように、抵抗R₁₂を挿入することにより、スイッ
チング素子Q₁がオフして、電圧V₂よりも基準電圧V₀が高
電位となっても、寄生ダイオードD₂から分流しようとす
る負荷電流による誤動作が無くなるので、インバータ装
置の発振動作が安定するものである。Thus, by inserting the resistor R _12, the switching element Q ₁ is turned off, even if the reference voltage V ₀ than the voltage V ₂ becomes high potential, the load current to be diverted from the parasitic diode D ₂ As a result, the oscillating operation of the inverter device is stabilized.

次に、コンデンサC₃の付加による効果について説明す
る。第１図の回路では、駆動回路Ａの前段部にコンデン
サC₃を追加しており、駆動回路Ａの前段部への電流は、
コンデンサC₁のみならず、コンデンサC₃からも供給され
る。これによって、駆動回路Ａにおけるトランジスタの
スイッチングが良好に行えるようになり、トランジスタ
Tr₈からTr₉への貫通電流I_Sのほとんどない、消費電流の
少ない回路が得られることになる。一方、第10図に示す
比較例の回路においては、コンデンサC₃を省略している
ので、駆動回路Ａの各素子の動作が完全なスイッチング
素子とならない。第13図は第10図に示す回路における各
素子の動作波形を抵抗R₁₂が有る場合と無い場合とにつ
いて示す図である。図中、抵抗R₁₂が有る場合の動作波
形を実線で示し、抵抗R₁₂の無い場合の動作波形を点線
で示す。また、電圧V_R，V₆，V₇，V₅は電圧V₁₂を基準と
した波形であり、電圧V₁₂，V₉は電圧V₂を基準とした波
形、I_SはトランジスタTr₈，Tr₉を貫通して流れる電流で
ある。Next, a description will be given of an effect by addition of the capacitor C _3. In the circuit of FIG. 1, the front portion of the drive circuit A and by adding a capacitor C _3, current to the first part of the drive circuit A,
Not only the capacitor C _1, are also supplied from the capacitor C _3. Thereby, the switching of the transistor in the driving circuit A can be performed satisfactorily.
Almost no through current I _S to tr ₉ from tr _8, the circuit will be obtained with less current consumption. On the other hand, in the circuit of the comparative example shown in FIG. 10, since the omitted capacitor C _3, the operation of each element of the drive circuit A is not a complete switching device. FIG. 13 is a diagram showing a the case and without resistance R ₁₂ of the operation waveform of each element there is in the circuit shown in Figure 10. In the figure, shows operation waveforms when the resistor R ₁₂ is present in a solid line, shows the operation waveforms in the absence of resistor R ₁₂ by a dotted line. Further, the voltage _{V R, V 6, V 7} , V 5 is the waveform relative to the voltage V _12, a voltage V _12, V ₉ are waveform relative to the voltage V _2, I _S is the transistor Tr _8, Tr It is the current that flows through ₉ .

時刻t₀において、発振出力V_Aが“High"レベルになる
と、電圧V_Rが“High"レベルとなるが、トランジスタTr₄
から抵抗R₆に供給される電流は、第10図に示す回路で
は、コンデンサC₁より供給されるため、電圧V₆と電圧V₅
の印加されるトランジスタTr₆，Tr₅へ電圧V_Rから流れる
ベース電流も抵抗R₁₂を通ることになる。抵抗R₁₂が存在
することにより抵抗R₆の電圧V_Rは、抵抗R₁₂が無い場合
に比べて低くなり、トランジスタTr₆が完全なオン状態
にスイッチングされず、電圧V₆は抵抗R₁₂が無い場合に
比べて高くなる。このため、トランジスタTr₇が完全に
オフせず、電圧V₇は抵抗R₁₂が無い場合に比べて低くな
り、トランジスタTr₈へのバイアス電圧が低くなり、ト
ランジスタTr₈は不完全なオン状態となる。一方、電圧V
_Rが低くなることによりトランジスタTr₅は完全なオン状
態にスイッチングされず、電圧V₅は高くなるので、トラ
ンジスタTr₉が少しバイアスされ、トランジスタTr₈，Tr
₉を介して貫通電流I_Sが流れることになる。At time t _0, when the oscillation output V _A becomes "High" level, but the voltage V _R becomes a "High" level, the transistor Tr ₄
Current supplied to the resistor R ₆ from, in the circuit shown in FIG. 10, to be supplied from the capacitor C _1, the voltage V ₆ and the voltage V ₅
Also be through resistor R ₁₂ base current flowing into the transistor Tr _6, Tr ₅ from the voltage V _R to be applied for. Voltage V _R of the resistor R ₆ by resistor R ₁₂ is present, becomes lower than that when the resistance R ₁₂ is absent, the transistor Tr ₆ switching Sarezu the fully on state, the voltage V ₆ resistor R ₁₂ It is higher than the case without. For this reason, the transistor Tr ₇ does not turn off completely, the voltage V ₇ becomes lower than that without the resistor R ₁₂ , the bias voltage to the transistor Tr ₈ becomes lower, and the transistor Tr ₈ turns into an incomplete ON state. Become. On the other hand, the voltage V
Switching Sarezu the transistor Tr ₅ is fully turned on by _{the R} decreases, the voltage V ₅ becomes high, the transistor Tr ₉ is slightly biased, transistor Tr _8, Tr
₉ will flow through current I _S via.

次に、時刻t₁で電圧V_Rが“Low"レベルとなり、トラン
ジスタTr₅，Tr₆がオフとなるが、電圧V₆が抵抗R₁₂の無
い場合に比べて低くなるので、トランジスタTr₇が完全
なオン状態にスイッチングされず、電圧V₇が高くなる。
一方、トランジスタTr₉は抵抗R₁₂に関係なくバイアスさ
れるため、トランジスタTr₉は完全にオンし、電圧V₉は
ほぼゼロとなるが、電圧V₇が少し高くなっているため、
トランジスタTr₈が少しバイアスされ、トランジスタT
r₈，Tr₉を介して少しの貫通電流I_Sが流れる。Then, it becomes a voltage V _R is "Low" level at time t _1, the transistor Tr _5, Tr ₆ is turned off, it becomes lower as compared with the case where the voltage V ₆ no resistance R _12, the transistor Tr ₇ is switching Sarezu, the voltage V ₇ rises to the full on state.
On the other hand, since the transistor Tr ₉ is biased irrespective of the resistance R ₁₂ , the transistor Tr ₉ is completely turned on, and the voltage V ₉ is almost zero, but since the voltage V ₇ is slightly higher,
Transistor Tr ₈ is slightly biased and transistor T
little through current I _S flows through the r _8, Tr _9.

時刻t₂で再び発振出力V_Aが“High"レベルとなり、以
下、この繰り返しでトランジスタTr₈，Tr₉を介して貫通
電流I_Sが流れることになる。Again becomes oscillation output V _A is "High" level at time t _2, the following results in a through current I _S through the transistor Tr _8, Tr ₉ in this repetition flows.

このように、第10図に示した比較例の回路では、誤動
作防止用の抵抗R₁₂によって、駆動回路Ａ内のトランジ
スタTr₅，Tr₆が駆動信号に対しても活性化されにくくな
るため、本来は流れないはずの貫通電流成分I_Sがトラン
ジスタTr₈，Tr₉を介して流れ、回路の消費電流が増大
し、電源回路の大型化を招くと共に、トランジスタT
r₈，Tr₉の損失が大きくなり、発熱が大きくなるという
不都合があった。本発明はこのような回路の誤動作を無
くし、且つ回路の消費電流も低減させるべく、駆動回路
Ａの前段部にコンデンサC₃を追加しており、駆動回路Ａ
の前段部への電流は、コンデンサC₁のみならず、コンデ
ンサC₃からも供給される。Thus, in the circuit of the comparative example shown in FIG. 10, the resistance R ₁₂ for preventing malfunction, the transistor Tr _5, Tr ₆ in the drive circuit A is less likely to be activated against the driving signal, originally flows through current component I _S that should not flow through the transistor Tr _8, Tr _9, the current consumption increases in the circuit, along with increasing the size of the power supply circuit, the transistor T
There is a disadvantage that the loss of r ₈ and Tr ₉ increases and heat generation increases. The present invention eliminates the erroneous operation of such a circuit, and the current consumption of the circuit to be reduced, and by adding a capacitor C ₃ to the front portion of the driving circuit A, a drive circuit A
The current to the front stage, not only the capacitor C _1, are also supplied from the capacitor C _3.

以下、本実施例の動作を第２図を用いて説明する。図
中、V_R，V₆，V₇，V₅は、電圧V₁₂を基準としている。点
線はコンデンサC₃が無い場合の動作波形であり、実線は
コンデンサC₃が有る場合の動作波形である。Hereinafter, the operation of this embodiment will be described with reference to FIG. In the _{figure, V R, V 6, V} 7, V 5 is referenced to the voltage V _12. The dotted line is an operation waveform free from capacitor C _3, the solid line shows operation waveforms in the case where the capacitor C ₃ is present.

まず、時刻t₀では発振出力V_Aが“High"レベルとな
り、電圧V_Rが“High"レベルとなる。このため、トラン
ジスタTr₅，Tr₆がオンするが、このベース電流及びコレ
クタ電流は、コンデンサC₃より供給されるため、トラン
ジスタTr₅，Tr₆は完全にオンする。したがって、電圧V₆
は低くなり、トランジスタTr₇は完全にオフし、電圧V₇
は高くなる。一方、トランジスタTr₅は充分に低くな
り、また、トランジスタTr₅，Tr₆のコレクタ電流は抵抗
R₁₂には実質的に流れないために、電圧V₁₂は実質的にゼ
ロとなり、トランジスタTr₉は完全にオフする。故に、
トランジスタTr₈，Tr₉を介する貫通電流I_Sは流れない。First, the time t ₀ the oscillation output V _A becomes a "High" level, the voltage V _R becomes a "High" level. As a result, the transistors Tr ₅ and Tr ₆ are turned on. Since the base current and the collector current are supplied from the capacitor C ₃ , the transistors Tr ₅ and Tr ₆ are completely turned on. Therefore, the voltage V ₆
Becomes low, the transistor Tr ₇ is completely turned off, and the voltage V ₇
Will be higher. On the other hand, the transistor Tr ₅ becomes sufficiently low, the collector current of the transistor Tr _5, Tr ₆ are resistors
To substantially no flow through the R _12, the voltage V ₁₂ is substantially zero and the transistor Tr ₉ is completely turned off. Therefore,
No through current I _S flows through the transistors Tr ₈ and Tr ₉ .

また、時刻t₁では発振出力V_Aが“Low"レベルとなり、
電圧V_Rも“Low"レベルとなり、トランジスタTr₅，Tr₆は
オフ、トランジスタTr₇はオンとなり、トランジスタTr₈
はオフする。また、トランジスタTr₉はオンする。この
とき、スイッチング素子Q₂がオンしているため、抵抗R₁
を通して、コンデンサC₃に一時充電電流が流れて、電圧
V₁₂が少し上昇する。電圧V₆は電圧V₁₂が上昇するために
少し低くなり、電圧V₇は少し高くなる。このため、少し
の貫通電流I_Sか流れる。コンデンサC₃がほどんど充電さ
れた時刻t₁₃では、コンデンサC₃からトランジスタTr₇へ
電流が供給されるようになり、電圧V₁₂がゼロへ近付い
て行く。故に、電圧V₆は高くなり、電圧V₇は低くなる。
このため、トランジスタTr₈はオフして電圧V₉はゼロの
ままで、貫通電流I_Sも流れなくなるものである。The time t ₁ in the oscillation output V _A becomes "Low" level,
It becomes a voltage V _R is also the "Low" level, the transistors Tr _5, Tr ₆ are turned off, the transistor Tr ₇ is turned on, the transistor Tr ₈
Turns off. In addition, the transistor Tr ₉ is turned on. At this time, since the switching element Q ₂ is on, the resistance R ₁
Through, and one o'clock charging current flows into the capacitor C _3, the voltage
V ₁₂ is slightly increased. Voltage V ₆ becomes slightly lower because the voltage V ₁₂ increases, the voltage V ₇ is slightly higher. Therefore, flow or slightly through current I _S. In the capacitor C ₃ Gaho Dondo charged time t _13, now the current from the capacitor C ₃ to the transistor Tr ₇ is supplied, go voltage V ₁₂ close to zero. Thus, the voltage V ₆ becomes high, the voltage V ₇ is lowered.
Therefore, the transistor Tr ₈ is voltage V ₉ is turned off remains zero, in which not flow even through current I _S.

このように、駆動回路Ａの前段部における電源両端の
コンデンサC₃よりなる容量成分を接続することにより、
駆動回路Ａにおけるトランジスタのスイッチングが良好
に行えるようになり、貫通電流I_Sのほどんどない、消費
電流の少ない回路が得られることになる。Thus, by connecting a capacitive component consisting of the capacitor C ₃ of the power supply across the first part of the drive circuit A,
Switching of the transistors in the driving circuit A should be able to better, higher does not etc. through current I _S, so that little circuit current consumption is obtained.

なお、抵抗R₁₂は駆動回路Ａにおける出力用のトラン
ジスタTr₈，Tr₉に制御信号を与える前段部の回路構成が
第１図に示す回路構成とは異なる場合にも、誤動作を起
こしやすいトランジスタのエミッタ回路に挿入される構
成であれば、同様の効果が得られるものである。The resistor R ₁₂ is also the case where the circuit configuration of the front portion to provide a control signal to the transistor Tr _8, Tr ₉ for output in the driving circuit A is different from the circuit configuration shown in FIG. 1, malfunctioning easy transistors The same effect can be obtained as long as the structure is inserted into the emitter circuit.

また、負荷回路ＺはチョークL₀を含むのみで、コンデ
ンサC₀を含まない場合においても、電圧V₂よりも基準電
位V₀の方が高い状態が発生し得る負荷回路であれば、同
様の効果が得られるものである。Further, even if the load circuit Z only includes the choke L ₀ and does not include the capacitor C ₀ , the same applies to a load circuit that can generate a state where the reference potential V ₀ is higher than the voltage V ₂ . An effect can be obtained.

［実施例２］ 第３図は本発明の第２実施例の要部回路である。NPN
形のトランジスタTr₈とPNP形のトランジスタTr₉は相補
動作型のエミッタフォロアを構成するように接続されて
おり、そのベース同士は共通接続されて、トランジスタ
Tr₇のコレクタに接続されており、エミッタ同士は共通
接続されて、スイッチング素子Q₁へ駆動信号を供給して
いる。また、トランジスタTr₈のコレクタはコンデンサC
₁の正極端へ、トランジスタTr₉のコレクタはコンデンサ
C₁の負極端へ、それぞれ接続されている。トランジスタ
Tr₆，Tr₇のエミッタは、抵抗R₁₂を介してコンデンサC₁
の負極端に接続され、コレクタは抵抗R₄，R₅を介してコ
ンデンサC₁の正極端に接続されている。トランジスタTr
₆のコレクタはトランジスタTr₇のベースに、トランジス
タTr₇のコレクタはトランジスタTr₈，Tr₉のベースのベ
ースに接続されている。トランジスタTr₃，Tr₄及び抵抗
R₆を含む信号伝達回路の構成は、第１図の回路と同様で
あり、抵抗R₆に生じる電圧V_Rは、駆動回路Ａにおけるト
ランジスタTr₆のベースに印加されている。このような
構成であっても、抵抗R₁₂の挿入によってトランジスタT
r₆，Tr₇のスイッチング動作が完全に行われない場合が
あるので、コンデンサC₃を付加することによって同様の
効果が得られるものである。[Embodiment 2] Fig. 3 is a main part circuit of a second embodiment of the present invention. NPN
The transistor Tr ₈ of the PNP type and the transistor Tr _{9 of the} PNP type are connected to form a complementary operation type emitter follower.
Is connected to the collector of tr _7, the emitters of the commonly connected, and supplies a drive signal to the switching element Q _1. The collector of the transistor Tr ₈ is a capacitor C
_To the positive terminal of ₁ , the collector of transistor Tr ₉ is a capacitor
To the negative electrode C _1, it is connected. Transistor
The emitters of Tr ₆ and Tr ₇ are connected to a capacitor C ₁ via a resistor R _12.
Connected to the negative terminal of the collector is connected to the positive terminal of the capacitor C ₁ via the resistor R _4, R _5. Transistor Tr
The collector ₆ to the base of the transistor Tr _7, the collector of the transistor Tr ₇ is connected to the base of the base of the transistor Tr _8, Tr _9. Transistors Tr ₃ and Tr ₄ and resistors
Configuration of a signal transmission circuit comprising R ₆ is similar to the circuit of FIG. 1, the voltage V _R generated in the resistor R ₆ is applied to the base of the transistor Tr ₆ in the drive circuit A. Even with such a configuration, the transistor T by the insertion of the resistor R ₁₂
Since the switching operation of r ₆ and Tr ₇ may not be performed completely, the same effect can be obtained by adding the capacitor C ₃ .

［発明の効果］ 本発明は上述のように、直列に接続された２つの主ス
イッチング素子が交互にオンオフ動作することによって
インダクタンス成分を含む負荷回路へ高周波電力を供給
するインバータ装置において、それぞれ主スイッチング
素子の駆動回路をPN接合で耐電圧を持たせる接合分離型
の半導体集積回路上に構成した場合に、PN接合における
Ｐ型領域から見て高電位側の駆動回路は、前記２つの主
スイッチング素子の接続点に一端を接続された第２の直
流電源から給電され、前記高電位側の駆動回路における
出力用スイッチング素子と第２の直流電源の前記一端と
の接続点と前記高電位側の駆動回路における前段部のマ
イナスラインとの間に抵抗を挿入したので、インダクタ
ンス成分に起因する負荷電流の一部がPN接合を介して流
れることを抑制することができ、これによって、回路の
誤動作を防止することができ、信頼性の高いインバータ
装置を提供できるという効果がある。また、本発明にあ
っては、前記抵抗を介して第２の直流電源に並列接続さ
れる容量成分を設けたから、この容量成分が前記抵抗を
介して第２の直流電源と同一極性に充電され、高電位側
の駆動回路における前段部の電源となり、したがって、
誤動作の原因となる電流を前記抵抗によって制限するこ
とにより正常な動作のための電流までもが制限されると
いう不都合を解消することができ、駆動回路の前段部に
おけるスイッチングが良好に行われるために、駆動回路
の消費電流を大幅に低減できるという効果がある。[Effects of the Invention] As described above, the present invention provides an inverter device that supplies high-frequency power to a load circuit including an inductance component by alternately turning on and off two main switching elements connected in series. When the drive circuit of the element is formed on a junction-separated type semiconductor integrated circuit that has a withstand voltage by a PN junction, the drive circuit on the high potential side when viewed from the P-type region in the PN junction includes the two main switching elements. Is connected to a connection point between the output switching element of the drive circuit on the high potential side and the one end of the second DC power supply, and the drive on the high potential side. Since a resistor is inserted between the negative line of the previous stage in the circuit, part of the load current due to the inductance component may flow through the PN junction. Therefore, it is possible to prevent a malfunction of the circuit and to provide a highly reliable inverter device. Further, in the present invention, since a capacitance component connected in parallel to the second DC power supply via the resistor is provided, this capacitance component is charged to the same polarity as the second DC power supply via the resistor. , Which is the power supply for the preceding stage of the drive circuit on the high potential side,
By limiting the current that causes a malfunction by the resistor, it is possible to eliminate the inconvenience that the current for normal operation is also limited, and the switching in the preceding stage of the drive circuit is performed satisfactorily. This has the effect that the current consumption of the drive circuit can be greatly reduced.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明の第１実施例の回路図、第２図は同上の
動作波形図、第３図は本発明の第２実施例の要部回路
図、第４図は従来例の回路図、第５図は同上の動作波形
図、第６図は接合分離型の半導体集積回路の断面図、第
７図は寄生ダイオードを含む従来例の等価回路図、第８
図は半導体集積回路上の配線の様子を示す断面図、第９
図は従来例の誤動作時の動作波形図、第10図は本発明に
対する比較例の回路図、第11図は同上の要部回路図、第
12図及び第13図は同上の動作波形図である。 A,Bは駆動回路、Ｃはレベルシフト回路、D₁〜D₆は寄生
ダイオード、Ｅは直流電源、L₀はチョーク、ｌは負荷、
Q₁，Q₂はスイッチング素子、R₁〜R₁₂は抵抗、Tr₁〜Tr₁₄
はトランジスタ、Ｚは負荷回路、C₁〜C₃はコンデンサで
ある。FIG. 1 is a circuit diagram of a first embodiment of the present invention, FIG. 2 is an operation waveform diagram of the same, FIG. 3 is a main part circuit diagram of a second embodiment of the present invention, and FIG. FIG. 5, FIG. 5 is an operation waveform diagram of the above, FIG. 6 is a sectional view of a junction-separated semiconductor integrated circuit, FIG. 7 is an equivalent circuit diagram of a conventional example including a parasitic diode, and FIG.
The figure is a sectional view showing a state of wiring on a semiconductor integrated circuit, and FIG.
FIG. 10 is an operation waveform diagram at the time of a malfunction in the conventional example, FIG. 10 is a circuit diagram of a comparative example with respect to the present invention, FIG.
12 and 13 are operation waveform diagrams of the above. A, B drive circuit, C is a level shift circuit, D ₁ to D ₆ are parasitic diodes, E is a direct current power source, L ₀ is the choke, l is the load,
Q ₁ and Q ₂ are switching elements, R _{1 to} R ₁₂ are resistors, Tr _{1 to} Tr ₁₄
Transistors, Z is a load circuit, C ₁ -C ₃ are capacitors.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】第１の直流電源と並列に２つの主スイッチ
ング素子の直列回路を接続し、一方の主スイッチング素
子と並列に、少なくともインダクタンス成分を含む負荷
回路を接続し、それぞれの主スイッチング素子の駆動回
路をPN接合で耐電圧を持たせる接合分離型の半導体集積
回路上に構成し、各駆動回路は主スイッチング素子へ直
接駆動電流を供給する出力用スイッチング素子と、その
出力用スイッチング素子へ制御信号を供給する前段部と
からなり、前記PN接合におけるＰ型領域から見て高電位
側の駆動回路は、前記２つの主スイッチング素子の接続
点に一端を接続された第２の直流電源から給電され、前
記高電位側の駆動回路における出力用スイッチング素子
と第２の直流電源の前記一端との接続点と前記高電位側
の駆動回路における前記前段部のマイナスラインとの間
に抵抗を挿入し、前記抵抗を介して第２の直流電源に並
列接続される容量成分を設けて成ることを特徴とするイ
ンバータ装置。1. A series circuit of two main switching elements is connected in parallel with a first DC power supply, and a load circuit including at least an inductance component is connected in parallel with one main switching element. Drive circuits are configured on a junction-separated type semiconductor integrated circuit that provides withstand voltage with a PN junction, and each drive circuit is connected to an output switching element that supplies a drive current directly to the main switching element and an output switching element. A driving circuit on the high potential side when viewed from the P-type region in the PN junction, wherein the driving circuit is connected to a second DC power supply having one end connected to a connection point of the two main switching elements. And a connection point between the output switching element of the high-potential-side drive circuit and the one end of the second DC power supply and the high-potential-side drive circuit. An inverter device comprising a resistor inserted between the negative line of the preceding stage and a capacitor connected in parallel to a second DC power supply via the resistor.