JP2853114B2 - Operational amplifier - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】この発明は演算増幅器に係り、特
に電圧駆動型の演算増幅器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an operational amplifier, and more particularly to a voltage-driven operational amplifier.

【０００２】[0002]

【従来技術】従来、演算増幅器は電圧入力、電流駆動、
電流出力が一般的方式であり、図６に示すように、入力
側トランジスタＴＲ１、ＴＲ２のエミッタ電流ｉｅ１、
ｉｅ２の総和を定電圧回路ＣＩで一定に保つことによ
り、加減算を可能にし、さらに出力側トランジスタＴＲ
３、ＴＲ４により、増幅を行う。ここに、トランジスタ
ＴＲ１、ＴＲ２は、電流変化により出力電圧が変化し、
トランジスタＴＲ３、ＴＲ４もそのコレクタ電流、エミ
ッタ電流により出力電圧Ｖ_Oを生じ、従ってその動作過
程で多くの電力が消費された。2. Description of the Related Art Conventionally, an operational amplifier has a voltage input, a current drive,
The current output is a general method, and as shown in FIG. 6, the emitter currents ie1,
By keeping the sum of ie2 constant by the constant voltage circuit CI, addition / subtraction is enabled, and the output side transistor TR
3. Amplify by TR4. Here, the output voltages of the transistors TR1 and TR2 change due to the current change,
The transistors TR3 and TR4 also generate an output voltage V _O due to their collector and emitter currents, and thus consume a lot of power during their operation.

【０００３】[0003]

【発明が解決しようとする課題】この発明はこのような
従来の問題点を解消すべく創案されたもので、低消費電
力型の演算増幅器を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve such a conventional problem, and has as its object to provide a low power consumption type operational amplifier.

【０００４】[0004]

【課題を解決するための手段】この発明に係る演算増幅
器は、Ｃ−ＭＯＳをカスケード接続し、最終段Ｃ−ＭＯ
Ｓの出力を初段Ｃ−ＭＯＳのゲートにフィードバックす
るものであり、インバータを介して入力電圧を印加する
ことにより、従来の減算特性を実現し、また基準電圧回
路により、入力の電圧補償を行うものである。An operational amplifier according to the present invention includes a cascade-connected C-MOS and a C-MO in a final stage.
The output of S is fed back to the gate of the first-stage C-MOS, and the input voltage is applied via an inverter to realize the conventional subtraction characteristic, and the input voltage is compensated by a reference voltage circuit. It is.

【０００５】[0005]

【実施例】次にこの発明に係る演算増幅器の１実施例を
図面に基づいて説明する。図１において、演算増幅器は
Ｃ−ＭＯＳｍ１〜ｍ３をカスケード接続してなり、初段
Ｃ−ＭＯＳｍ１のゲートにはコンデンサＣ１、Ｃ２を介
して入力電圧Ｖ₁、Ｖ₂（減算要素）が入力されている。
これら入力電圧Ｖ₁、Ｖ₂の加算結果が入力電圧となる。
これらの入力電圧を従来の＋Ｖ₁、−Ｖ₂に対応させるた
めには、Ｃ−ＭＯＳよりなるインバータｍＩを介してＶ
₂をコンデンサＣ２に接続すべきである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of an operational amplifier according to the present invention will be described with reference to the drawings. In FIG. 1, the operational amplifier is formed by cascading C-MOSs m1 to m3, and input voltages V ₁ and V ₂ (subtraction elements) are input to the gate of the first-stage C-MOS m1 via capacitors C1 and C2. .
The result of adding these input voltages V ₁ and V ₂ is the input voltage.
In order to make these input voltages correspond to the conventional + V ₁ and −V ₂ , V input is performed via an inverter mI composed of a C-MOS.
₂ should be connected to the capacitor C2.

【０００６】Ｃ−ＭＯＳｍ１の出力はＣ−ＭＯＳｍ２の
ゲートに入力され、Ｃ−ＭＯＳｍ２の出力はＣ−ＭＯＳ
ｍ３のゲートに入力されている。これによって出力感度
（出力の立上りのシャープさ）が向上する。これは、Ｃ
−ＭＯＳの入力変化率△Ｖ_INに対する出力変化率△Ｖ
_OUTの比が、その変動範囲の略中央（ｐＭＯＳドレイン
電圧をＶ_DDとするとき、ｎＭＯＳのソース電圧−Ｖ_SSと
するとき、（Ｖ_DD−Ｖ_SS）／２の近傍の動作範囲）で充
分に大きいことによる。すなわち、 （△Ｖ_OUT／△Ｖ_IN）＞＞１ 〔Ｖ_OUT≒（Ｖ_DD−Ｖ_SS）／２〕 である。The output of C-MOS m1 is input to the gate of C-MOS m2, and the output of C-MOS m2 is C-MOS m2.
Input to the gate of m3. Thereby, the output sensitivity (the sharpness of the rising edge of the output) is improved. This is C
Output rate of change with respect to the input rate of change △ V _IN of -MOS △ V
The ratio of _OUT is substantially at the center of the variation range (when the pMOS drain voltage to V _DD, when the source voltage -V _SS of _{nMOS, (V DD -V SS)} / 2 of the operating range of the vicinity) sufficient Due to being big. That is, (△ V _OUT / △ V _IN ) >> 1 [V _OUT ≒ (V _DD −V _SS ) / 2].

【０００７】これは、一定の動作範囲において増幅効果
が得られたと考えることができ、図１のカスケード接続
により、３段階の増幅効果が得られる。さらに、最終段
のＣ−ＭＯＳｍ３の出力は、コンデンサＣ３を介して初
段Ｃ−ＭＯＳｍ１のゲートにフィードバックされ、ポジ
ティブフィードバックによるゲインの増大が図られてい
る。Ｃ−ＭＯＳｍ１〜ｍ３において、ｐＭＯＳのドレイ
ンには正の電圧Ｖ_DDが印加され、ｎＭＯＳのソースには
負の電圧Ｖ_SSが入力されている。これによって各Ｃ−Ｍ
ＯＳの出力範囲はーＶ_SS〜＋Ｖ_DDとなる。[0007] This can be considered that an amplification effect is obtained in a certain operation range, and a three-stage amplification effect can be obtained by the cascade connection of FIG. Further, the output of the last-stage C-MOS m3 is fed back to the gate of the first-stage C-MOS m1 via the capacitor C3, and the gain is increased by positive feedback. In C-MOSm1~m3, the pMOS drains the positive voltage V _DD is applied, and a negative voltage V _SS is input to the nMOS source. This allows each CM
Output range of OS will be over V _SS ~ + V _DD.

【０００８】このような回路構成において、Ｖ_DDからＶ
_SSに直接流れる電流は存在せず、入力容量の充放電のた
めの動作電流のみが消費電流となる。これは電圧駆動型
の演算増幅器が得られたことを意味し、従来の演算増幅
器に比較して大幅に消費電力を節減し得る。さらに初段
Ｃ−ＭＯＳｍ１のゲートは基準電圧回路ＲＶに接続さ
れ、コンデンサＣ１〜Ｃ３に侵入したイオンによる不測
の電圧変動を解消し得る。この基準電圧回路は全体回路
の始動時に駆動され、初段Ｃ−ＭＯＳのゲート電圧を所
定値（通常０Ｖ）に設定する。In such a circuit configuration, from _VDD to V
There is no current flowing directly to _SS, and only the operating current for charging and discharging the input capacitance is consumed. This means that a voltage-driven operational amplifier has been obtained, and power consumption can be significantly reduced as compared with a conventional operational amplifier. Further, the gate of the first-stage C-MOS m1 is connected to the reference voltage circuit RV, so that unexpected voltage fluctuation due to ions entering the capacitors C1 to C3 can be eliminated. This reference voltage circuit is driven when the entire circuit is started, and sets the gate voltage of the first-stage C-MOS to a predetermined value (usually 0 V).

【０００９】基準電圧回路ＲＶは、例えば図２のように
構成され、ＦＥＴなどのスイッチイング素子ＳＷを接地
してなる。これをリセット回路ＲＥＳＥＴなどによりコ
ントロールし、初段Ｃ−ＭＯＳのゲートを接地する。図
１と同様の考え方に基づき、より多くのＣ−ＭＯＳｍ１
〜ｍｎをカスケード接続することにより（図３）、より
大きなゲインが得られる。The reference voltage circuit RV is configured as shown in FIG. 2, for example, and has a switching element SW such as an FET grounded. This is controlled by a reset circuit RESET or the like, and the gate of the first-stage C-MOS is grounded. Based on the same concept as FIG. 1, more C-MOS m1
.. Mn (FIG. 3), a larger gain can be obtained.

【００１０】以上の回路におけるＣ−ＭＯＳはｐＭＯＳ
とｎＭＯＳの相補結合により構成され、ゲート電圧の変
化にともない、コントロール主体がｐＭＯＳからｎＭＯ
Ｓに移りかわる。図４はこの変化を概念的に示すグラフ
であり、ゲート電圧（Ｖ_INで示す）の変化にともない、
出力電圧（Ｖ_OUTで示す）は、ｐＭＯＳに依存した変化
（Ｑ１で示す）からｎＭＯＳに依存した変化（Ｑ２で示
す）に移行する。この移行時には両者の作動が重複する
ことがあり（その期間をｔで示す）、この期間にはＶ_DD
からＶ_SSに直接電流が流れる。この電流は消費電力に大
きな影響を及ぼす。そこでＣ−ＭＯＳの特性を図５に示
すように、動作期間が重複しないようにＣ−ＭＯＳの特
性を設定すれば（いずれもが動作しない期間ｔ’を設け
る）、消費電力を抑制し得る。但し、期間ｔ’を設ける
ことによりＣ−ＭＯＳの動作速度は低下する。従って、
消費電力と動作速度のバランスを考慮してＣ−ＭＯＳの
特性を設定すべきである。The C-MOS in the above circuit is a pMOS
And the complementary connection between nMOS and nMOS.
Change to S. FIG. 4 is a graph conceptually showing this change. As the gate voltage (indicated by V _IN ) changes,
The output voltage (denoted by V _OUT ) transitions from a pMOS-dependent change (denoted by Q1) to an nMOS-dependent change (denoted by Q2). During this transition, the operations of both may overlap (the period is indicated by t), and during this period, V _DD
Current flows directly from VSS to _Vss . This current has a large effect on power consumption. Therefore, if the C-MOS characteristics are set so that the operation periods do not overlap as shown in FIG. 5 (providing a period t ′ during which neither operates), power consumption can be suppressed. However, the operation speed of the C-MOS is reduced by providing the period t ′. Therefore,
The characteristics of the C-MOS should be set in consideration of the balance between power consumption and operation speed.

【００１１】[0011]

【発明の効果】前述のとおり、この発明に係る演算増幅
器は、Ｃ−ＭＯＳをカスケード接続し、終段Ｃ−ＭＯＳ
の出力を初段Ｃ−ＭＯＳのゲートにフィードバックする
ので、消費電力型の大幅節減でき、またインバータを介
して入力電圧を印加することにより、従来の減算特性を
実現し、また基準電圧回路により、入力の電圧補償を行
うものである。As described above, in the operational amplifier according to the present invention, the C-MOS is cascaded, and the final stage C-MOS is connected.
Is fed back to the gate of the first-stage C-MOS, so that the power consumption type can be greatly reduced. Further, by applying an input voltage via an inverter, the conventional subtraction characteristic is realized. Is performed.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明に係る演算増幅器の第１実施例を示す回
路図である。FIG. 1 is a circuit diagram showing a first embodiment of an operational amplifier according to the present invention.

【図２】第１実施例における基準電圧回路を示す回路図
である。FIG. 2 is a circuit diagram showing a reference voltage circuit in the first embodiment.

【図３】本発明の第２実施例を示す回路図である。FIG. 3 is a circuit diagram showing a second embodiment of the present invention.

【図４】Ｃ−ＭＯＳの動作特性を概念的に示すグラフで
ある。FIG. 4 is a graph conceptually showing operation characteristics of a C-MOS.

【図５】Ｃ−ＭＯＳの他の動作特性を概念的に示すグラ
フである。FIG. 5 is a graph conceptually showing another operation characteristic of the C-MOS.

【図６】従来の演算増幅器を示す回路図である。FIG. 6 is a circuit diagram showing a conventional operational amplifier.

【符号の説明】[Explanation of symbols]

Ｖ₁，Ｖ₂ 入力電圧 Ｖ_O 出力電圧 Ｃ１，Ｃ２，Ｃ３ コンデンサ ｍＩ インバータ ｍ１，ｍ２，ｍ３，ｍｎ Ｃ−ＭＯＳ Ｖ_DD ドレイン電圧 −Ｖ_SS ソース電圧 ＲＶ 基準電圧回路 ＳＷ スイッチング素子 Ｖ_IN ゲート電圧 Ｖ_OUT 出力電圧 Ｑ１ ｐＭＯＳに依存した変化 Ｑ２ ｎＭＯＳに依存した変化 ｔ 作動が重複する時間 ｔ’ 作動しない時間 Ｒ１，Ｒ２ 抵抗 ＣＩ 定電圧回路 ｉｅ１，ｉｅ２ エミッタ電流 ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４ トランジスタV ₁ , V ₂ input voltage V _O output voltage C1, C2, C3 capacitor mI inverter m1, m2, m3, mn C-MOS V _DD drain voltage −V _SS source voltage RV reference voltage circuit SW switching element V _IN gate voltage V _OUT output voltage Q1 pMOS-dependent change Q2 nMOS-dependent change t Time when operation overlaps t 'Time when not in operation R1, R2 Resistance CI Constant voltage circuit ie1, ie2 Emitter current TR1, TR2, TR3, TR4 Transistor

フロントページの続き (72)発明者 楊 維康 東京都世田谷区北沢３−５−18 株式会 社鷹山内 (72)発明者 高取 直 東京都世田谷区北沢３−５−18 株式会 社鷹山内 (72)発明者 山本 誠 東京都世田谷区北沢３−５−18 株式会 社鷹山内 (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06G 7/12 H03F 3/345Continuing from the front page (72) Inventor: Yang Wei-Yang, 3-5-18 Kitazawa, Setagaya-ku, Tokyo Co., Ltd.Takayamauchi (72) Inventor: Nao Takatori 3-5-18, Kitazawa, Setagaya-ku, Tokyo Co., Ltd. 72) Inventor Makoto Yamamoto 3-5-18 Kitazawa, Setagaya-ku, Tokyo Takayamauchi Co., Ltd. (58) Field surveyed (Int.Cl. ⁶ , DB name) G06G 7/12 H03F 3/345

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 Ｃ−ＭＯＳをカスケード接続するととも
に、最終段Ｃ−ＭＯＳの出力を初段Ｃ−ＭＯＳのゲート
にフィードバックし、初段Ｃ−ＭＯＳのゲートに、コン
デンサを介して複数の電圧入力を入力してなる演算増幅
器において、電圧入力の少なくとも１つは、インバータ
を介してコンデンサに接続されていることを特徴とする
演算増幅器。1. A cascade connection of C-MOSs, an output of the last-stage C-MOS is fed back to a gate of the first-stage C-MOS, and a plurality of voltage inputs are input to the gate of the first-stage C-MOS via a capacitor. An operational amplifier according to claim 1, wherein at least one of the voltage inputs is connected to a capacitor via an inverter. 【請求項２】 Ｃ−ＭＯＳをカスケード接続するととも
に、最終段Ｃ−ＭＯＳの出力を初段Ｃ−ＭＯＳのゲート
にフィードバックし、初段Ｃ−ＭＯＳのゲートに、コン
デンサを介して複数の電圧入力を入力してなる演算増幅
器において、初段Ｃ−ＭＯＳのゲートは基準電圧回路に
接続されていることを特徴とする演算増幅器。2. A cascade connection of the C-MOSs, an output of the last-stage C-MOS is fed back to a gate of the first-stage C-MOS, and a plurality of voltage inputs are input to the gate of the first-stage C-MOS via a capacitor. An operational amplifier according to claim 1, wherein the gate of the first-stage C-MOS is connected to a reference voltage circuit. 【請求項３】 各Ｃ−ＭＯＳにおけるｐＭＯＳ動作から
ｎＭＯＳ動作への移行のタイミングは演算増幅器の消費
電力と応答特性のバランスに基づいて設定されているこ
とを特徴とする請求項１ないし３のいずれかに記載され
た演算増幅器。3. The timing of transition from pMOS operation to nMOS operation in each C-MOS is set based on a balance between power consumption and response characteristics of the operational amplifier. An operational amplifier according to any one of the above.