JP2853114B2 - Operational amplifier - Google Patents
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Description
【0001】[0001]
【産業上の利用分野】この発明は演算増幅器に係り、特
に電圧駆動型の演算増幅器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an operational amplifier, and more particularly to a voltage-driven operational amplifier.
【0002】[0002]
【従来技術】従来、演算増幅器は電圧入力、電流駆動、
電流出力が一般的方式であり、図6に示すように、入力
側トランジスタTR1、TR2のエミッタ電流ie1、
ie2の総和を定電圧回路CIで一定に保つことによ
り、加減算を可能にし、さらに出力側トランジスタTR
3、TR4により、増幅を行う。ここに、トランジスタ
TR1、TR2は、電流変化により出力電圧が変化し、
トランジスタTR3、TR4もそのコレクタ電流、エミ
ッタ電流により出力電圧VOを生じ、従ってその動作過
程で多くの電力が消費された。2. Description of the Related Art Conventionally, an operational amplifier has a voltage input, a current drive,
The current output is a general method, and as shown in FIG. 6, the emitter currents ie1,
By keeping the sum of ie2 constant by the constant voltage circuit CI, addition / subtraction is enabled, and the output side transistor TR
3. Amplify by TR4. Here, the output voltages of the transistors TR1 and TR2 change due to the current change,
The transistors TR3 and TR4 also generate an output voltage V O due to their collector and emitter currents, and thus consume a lot of power during their operation.
【0003】[0003]
【発明が解決しようとする課題】この発明はこのような
従来の問題点を解消すべく創案されたもので、低消費電
力型の演算増幅器を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve such a conventional problem, and has as its object to provide a low power consumption type operational amplifier.
【0004】[0004]
【課題を解決するための手段】この発明に係る演算増幅
器は、C−MOSをカスケード接続し、最終段C−MO
Sの出力を初段C−MOSのゲートにフィードバックす
るものであり、インバータを介して入力電圧を印加する
ことにより、従来の減算特性を実現し、また基準電圧回
路により、入力の電圧補償を行うものである。An operational amplifier according to the present invention includes a cascade-connected C-MOS and a C-MO in a final stage.
The output of S is fed back to the gate of the first-stage C-MOS, and the input voltage is applied via an inverter to realize the conventional subtraction characteristic, and the input voltage is compensated by a reference voltage circuit. It is.
【0005】[0005]
【実施例】次にこの発明に係る演算増幅器の1実施例を
図面に基づいて説明する。図1において、演算増幅器は
C−MOSm1〜m3をカスケード接続してなり、初段
C−MOSm1のゲートにはコンデンサC1、C2を介
して入力電圧V1、V2(減算要素)が入力されている。
これら入力電圧V1、V2の加算結果が入力電圧となる。
これらの入力電圧を従来の+V1、−V2に対応させるた
めには、C−MOSよりなるインバータmIを介してV
2をコンデンサC2に接続すべきである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of an operational amplifier according to the present invention will be described with reference to the drawings. In FIG. 1, the operational amplifier is formed by cascading C-MOSs m1 to m3, and input voltages V 1 and V 2 (subtraction elements) are input to the gate of the first-stage C-MOS m1 via capacitors C1 and C2. .
The result of adding these input voltages V 1 and V 2 is the input voltage.
In order to make these input voltages correspond to the conventional + V 1 and −V 2 , V input is performed via an inverter mI composed of a C-MOS.
2 should be connected to the capacitor C2.
【0006】C−MOSm1の出力はC−MOSm2の
ゲートに入力され、C−MOSm2の出力はC−MOS
m3のゲートに入力されている。これによって出力感度
(出力の立上りのシャープさ)が向上する。これは、C
−MOSの入力変化率△VINに対する出力変化率△V
OUTの比が、その変動範囲の略中央(pMOSドレイン
電圧をVDDとするとき、nMOSのソース電圧−VSSと
するとき、(VDD−VSS)/2の近傍の動作範囲)で充
分に大きいことによる。すなわち、 (△VOUT/△VIN)>>1 〔VOUT≒(VDD−VSS)/2〕 である。The output of C-MOS m1 is input to the gate of C-MOS m2, and the output of C-MOS m2 is C-MOS m2.
Input to the gate of m3. Thereby, the output sensitivity (the sharpness of the rising edge of the output) is improved. This is C
Output rate of change with respect to the input rate of change △ V IN of -MOS △ V
The ratio of OUT is substantially at the center of the variation range (when the pMOS drain voltage to V DD, when the source voltage -V SS of nMOS, (V DD -V SS) / 2 of the operating range of the vicinity) sufficient Due to being big. That is, (△ V OUT / △ V IN ) >> 1 [V OUT ≒ (V DD −V SS ) / 2].
【0007】これは、一定の動作範囲において増幅効果
が得られたと考えることができ、図1のカスケード接続
により、3段階の増幅効果が得られる。さらに、最終段
のC−MOSm3の出力は、コンデンサC3を介して初
段C−MOSm1のゲートにフィードバックされ、ポジ
ティブフィードバックによるゲインの増大が図られてい
る。C−MOSm1〜m3において、pMOSのドレイ
ンには正の電圧VDDが印加され、nMOSのソースには
負の電圧VSSが入力されている。これによって各C−M
OSの出力範囲はーVSS〜+VDDとなる。[0007] This can be considered that an amplification effect is obtained in a certain operation range, and a three-stage amplification effect can be obtained by the cascade connection of FIG. Further, the output of the last-stage C-MOS m3 is fed back to the gate of the first-stage C-MOS m1 via the capacitor C3, and the gain is increased by positive feedback. In C-MOSm1~m3, the pMOS drains the positive voltage V DD is applied, and a negative voltage V SS is input to the nMOS source. This allows each CM
Output range of OS will be over V SS ~ + V DD.
【0008】このような回路構成において、VDDからV
SSに直接流れる電流は存在せず、入力容量の充放電のた
めの動作電流のみが消費電流となる。これは電圧駆動型
の演算増幅器が得られたことを意味し、従来の演算増幅
器に比較して大幅に消費電力を節減し得る。さらに初段
C−MOSm1のゲートは基準電圧回路RVに接続さ
れ、コンデンサC1〜C3に侵入したイオンによる不測
の電圧変動を解消し得る。この基準電圧回路は全体回路
の始動時に駆動され、初段C−MOSのゲート電圧を所
定値(通常0V)に設定する。In such a circuit configuration, from VDD to V
There is no current flowing directly to SS, and only the operating current for charging and discharging the input capacitance is consumed. This means that a voltage-driven operational amplifier has been obtained, and power consumption can be significantly reduced as compared with a conventional operational amplifier. Further, the gate of the first-stage C-MOS m1 is connected to the reference voltage circuit RV, so that unexpected voltage fluctuation due to ions entering the capacitors C1 to C3 can be eliminated. This reference voltage circuit is driven when the entire circuit is started, and sets the gate voltage of the first-stage C-MOS to a predetermined value (usually 0 V).
【0009】基準電圧回路RVは、例えば図2のように
構成され、FETなどのスイッチイング素子SWを接地
してなる。これをリセット回路RESETなどによりコ
ントロールし、初段C−MOSのゲートを接地する。図
1と同様の考え方に基づき、より多くのC−MOSm1
〜mnをカスケード接続することにより(図3)、より
大きなゲインが得られる。The reference voltage circuit RV is configured as shown in FIG. 2, for example, and has a switching element SW such as an FET grounded. This is controlled by a reset circuit RESET or the like, and the gate of the first-stage C-MOS is grounded. Based on the same concept as FIG. 1, more C-MOS m1
.. Mn (FIG. 3), a larger gain can be obtained.
【0010】以上の回路におけるC−MOSはpMOS
とnMOSの相補結合により構成され、ゲート電圧の変
化にともない、コントロール主体がpMOSからnMO
Sに移りかわる。図4はこの変化を概念的に示すグラフ
であり、ゲート電圧(VINで示す)の変化にともない、
出力電圧(VOUTで示す)は、pMOSに依存した変化
(Q1で示す)からnMOSに依存した変化(Q2で示
す)に移行する。この移行時には両者の作動が重複する
ことがあり(その期間をtで示す)、この期間にはVDD
からVSSに直接電流が流れる。この電流は消費電力に大
きな影響を及ぼす。そこでC−MOSの特性を図5に示
すように、動作期間が重複しないようにC−MOSの特
性を設定すれば(いずれもが動作しない期間t’を設け
る)、消費電力を抑制し得る。但し、期間t’を設ける
ことによりC−MOSの動作速度は低下する。従って、
消費電力と動作速度のバランスを考慮してC−MOSの
特性を設定すべきである。The C-MOS in the above circuit is a pMOS
And the complementary connection between nMOS and nMOS.
Change to S. FIG. 4 is a graph conceptually showing this change. As the gate voltage (indicated by V IN ) changes,
The output voltage (denoted by V OUT ) transitions from a pMOS-dependent change (denoted by Q1) to an nMOS-dependent change (denoted by Q2). During this transition, the operations of both may overlap (the period is indicated by t), and during this period, V DD
Current flows directly from VSS to Vss . This current has a large effect on power consumption. Therefore, if the C-MOS characteristics are set so that the operation periods do not overlap as shown in FIG. 5 (providing a period t ′ during which neither operates), power consumption can be suppressed. However, the operation speed of the C-MOS is reduced by providing the period t ′. Therefore,
The characteristics of the C-MOS should be set in consideration of the balance between power consumption and operation speed.
【0011】[0011]
【発明の効果】前述のとおり、この発明に係る演算増幅
器は、C−MOSをカスケード接続し、終段C−MOS
の出力を初段C−MOSのゲートにフィードバックする
ので、消費電力型の大幅節減でき、またインバータを介
して入力電圧を印加することにより、従来の減算特性を
実現し、また基準電圧回路により、入力の電圧補償を行
うものである。As described above, in the operational amplifier according to the present invention, the C-MOS is cascaded, and the final stage C-MOS is connected.
Is fed back to the gate of the first-stage C-MOS, so that the power consumption type can be greatly reduced. Further, by applying an input voltage via an inverter, the conventional subtraction characteristic is realized. Is performed.
【図1】本発明に係る演算増幅器の第1実施例を示す回
路図である。FIG. 1 is a circuit diagram showing a first embodiment of an operational amplifier according to the present invention.
【図2】第1実施例における基準電圧回路を示す回路図
である。FIG. 2 is a circuit diagram showing a reference voltage circuit in the first embodiment.
【図3】本発明の第2実施例を示す回路図である。FIG. 3 is a circuit diagram showing a second embodiment of the present invention.
【図4】C−MOSの動作特性を概念的に示すグラフで
ある。FIG. 4 is a graph conceptually showing operation characteristics of a C-MOS.
【図5】C−MOSの他の動作特性を概念的に示すグラ
フである。FIG. 5 is a graph conceptually showing another operation characteristic of the C-MOS.
【図6】従来の演算増幅器を示す回路図である。FIG. 6 is a circuit diagram showing a conventional operational amplifier.
V1,V2 入力電圧 VO 出力電圧 C1,C2,C3 コンデンサ mI インバータ m1,m2,m3,mn C−MOS VDD ドレイン電圧 −VSS ソース電圧 RV 基準電圧回路 SW スイッチング素子 VIN ゲート電圧 VOUT 出力電圧 Q1 pMOSに依存した変化 Q2 nMOSに依存した変化 t 作動が重複する時間 t’ 作動しない時間 R1,R2 抵抗 CI 定電圧回路 ie1,ie2 エミッタ電流 TR1,TR2,TR3,TR4 トランジスタV 1 , V 2 input voltage V O output voltage C1, C2, C3 capacitor mI inverter m1, m2, m3, mn C-MOS V DD drain voltage −V SS source voltage RV reference voltage circuit SW switching element V IN gate voltage V OUT output voltage Q1 pMOS-dependent change Q2 nMOS-dependent change t Time when operation overlaps t 'Time when not in operation R1, R2 Resistance CI Constant voltage circuit ie1, ie2 Emitter current TR1, TR2, TR3, TR4 Transistor
フロントページの続き (72)発明者 楊 維康 東京都世田谷区北沢3−5−18 株式会 社鷹山内 (72)発明者 高取 直 東京都世田谷区北沢3−5−18 株式会 社鷹山内 (72)発明者 山本 誠 東京都世田谷区北沢3−5−18 株式会 社鷹山内 (58)調査した分野(Int.Cl.6,DB名) G06G 7/12 H03F 3/345Continuing from the front page (72) Inventor: Yang Wei-Yang, 3-5-18 Kitazawa, Setagaya-ku, Tokyo Co., Ltd.Takayamauchi (72) Inventor: Nao Takatori 3-5-18, Kitazawa, Setagaya-ku, Tokyo Co., Ltd. 72) Inventor Makoto Yamamoto 3-5-18 Kitazawa, Setagaya-ku, Tokyo Takayamauchi Co., Ltd. (58) Field surveyed (Int.Cl. 6 , DB name) G06G 7/12 H03F 3/345
Claims (3)
に、最終段C−MOSの出力を初段C−MOSのゲート
にフィードバックし、初段C−MOSのゲートに、コン
デンサを介して複数の電圧入力を入力してなる演算増幅
器において、電圧入力の少なくとも1つは、インバータ
を介してコンデンサに接続されていることを特徴とする
演算増幅器。1. A cascade connection of C-MOSs, an output of the last-stage C-MOS is fed back to a gate of the first-stage C-MOS, and a plurality of voltage inputs are input to the gate of the first-stage C-MOS via a capacitor. An operational amplifier according to claim 1, wherein at least one of the voltage inputs is connected to a capacitor via an inverter.
に、最終段C−MOSの出力を初段C−MOSのゲート
にフィードバックし、初段C−MOSのゲートに、コン
デンサを介して複数の電圧入力を入力してなる演算増幅
器において、初段C−MOSのゲートは基準電圧回路に
接続されていることを特徴とする演算増幅器。2. A cascade connection of the C-MOSs, an output of the last-stage C-MOS is fed back to a gate of the first-stage C-MOS, and a plurality of voltage inputs are input to the gate of the first-stage C-MOS via a capacitor. An operational amplifier according to claim 1, wherein the gate of the first-stage C-MOS is connected to a reference voltage circuit.
nMOS動作への移行のタイミングは演算増幅器の消費
電力と応答特性のバランスに基づいて設定されているこ
とを特徴とする請求項1ないし3のいずれかに記載され
た演算増幅器。3. The timing of transition from pMOS operation to nMOS operation in each C-MOS is set based on a balance between power consumption and response characteristics of the operational amplifier. An operational amplifier according to any one of the above.
Priority Applications (3)
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---|---|---|---|
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EP93111851A EP0584544A1 (en) | 1992-07-24 | 1993-07-23 | Operational amplifier |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4219712A JP2853114B2 (en) | 1992-07-27 | 1992-07-27 | Operational amplifier |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0652335A JPH0652335A (en) | 1994-02-25 |
JP2853114B2 true JP2853114B2 (en) | 1999-02-03 |
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ID=16739790
Family Applications (1)
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JP4219712A Expired - Lifetime JP2853114B2 (en) | 1992-07-24 | 1992-07-27 | Operational amplifier |
Country Status (1)
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JP2002139670A (en) | 2000-08-23 | 2002-05-17 | Olympus Optical Co Ltd | Variable focal distance optical device and optical system using the same |
-
1992
- 1992-07-27 JP JP4219712A patent/JP2853114B2/en not_active Expired - Lifetime
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Publication number | Publication date |
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JPH0652335A (en) | 1994-02-25 |
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