JP2852437B2 - ディジタル・シンセサイザ - Google Patents
ディジタル・シンセサイザInfo
- Publication number
- JP2852437B2 JP2852437B2 JP1248357A JP24835789A JP2852437B2 JP 2852437 B2 JP2852437 B2 JP 2852437B2 JP 1248357 A JP1248357 A JP 1248357A JP 24835789 A JP24835789 A JP 24835789A JP 2852437 B2 JP2852437 B2 JP 2852437B2
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- Japan
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- phase
- digital
- output
- signal
- circuit
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、信号発振器のディジタル・シンセサイザに
利用する。特に、加算器、ROMおよびディジタル・アナ
ログ変換回路を用いたディジタル・シンセサイザの位相
ジッタの改善に関するものである。
利用する。特に、加算器、ROMおよびディジタル・アナ
ログ変換回路を用いたディジタル・シンセサイザの位相
ジッタの改善に関するものである。
〔概要〕 本発明はディジタル・シンセサイザにおいて、 位相比較器、加算回路および電圧制御発振器を含む位
相同期発振回路を設け、ディジタル・アナログ変換器の
出力を位相比較器に加え、加算回路で基準周波数に同期
しディジタル・アナログ変換回路の出力位相ジッタに相
応する補正信号を位相比較器の出力に加え出力信号は電
圧制御発振器から取出すことにより、 高分解能を有する特性を劣化することなく、位相ジッ
タの改善ができるようにしたものである。
相同期発振回路を設け、ディジタル・アナログ変換器の
出力を位相比較器に加え、加算回路で基準周波数に同期
しディジタル・アナログ変換回路の出力位相ジッタに相
応する補正信号を位相比較器の出力に加え出力信号は電
圧制御発振器から取出すことにより、 高分解能を有する特性を劣化することなく、位相ジッ
タの改善ができるようにしたものである。
第３図は従来例のディジタル・シンセサイザのブロッ
ク構成図である。第４図は従来例のディジタル・シンセ
サイザの位相ジッタを示す図である。
ク構成図である。第４図は従来例のディジタル・シンセ
サイザの位相ジッタを示す図である。
従来、ディジタル・シンセサイザは、第３図に示すよ
うに加算器10、ROM20およびディジタルアナログ変換回
路30で構成されていた。
うに加算器10、ROM20およびディジタルアナログ変換回
路30で構成されていた。
第３図において、ddを加算器10に入力する入力ディジ
タル値、CKを基準周波数fckのクロック信号およびＭを
入力するクロック信号のクロック数とすると、加算器10
はクロック信号CKを入力するごとに入力ディジタル値dd
を累加算しビット数n1のディジタル値dd×Ｍを出力す
る。加算器19の累加算値は2h1になると「０」にもど
る。ROM20は、加算器10のビット数n1のうちのビット数n
2のディジタル値を入力し、そのディジタル値をアドレ
スとしてビット数n2のディジタル信号の正弦波を出力す
る。ディジタル・アナログ変換回路30は、ROM20のビッ
ト数n2のディジタル信号の正弦波を入力し、アナログ信
号の正弦波を出力する。
タル値、CKを基準周波数fckのクロック信号およびＭを
入力するクロック信号のクロック数とすると、加算器10
はクロック信号CKを入力するごとに入力ディジタル値dd
を累加算しビット数n1のディジタル値dd×Ｍを出力す
る。加算器19の累加算値は2h1になると「０」にもど
る。ROM20は、加算器10のビット数n1のうちのビット数n
2のディジタル値を入力し、そのディジタル値をアドレ
スとしてビット数n2のディジタル信号の正弦波を出力す
る。ディジタル・アナログ変換回路30は、ROM20のビッ
ト数n2のディジタル信号の正弦波を入力し、アナログ信
号の正弦波を出力する。
ここで、出力されるアナログ信号の周波数foutは、 fout＝fck×dd/2h1（Hz） ……（１） となる。出力信号の周波数foutの設定は入力ディジタル
値ddで決定され、分解能はfck/2h1（Hz）となり加算器
のビット数n1で決定される。
値ddで決定され、分解能はfck/2h1（Hz）となり加算器
のビット数n1で決定される。
しかし、このような従来例のディジタル・シンセサイ
ザでは、一般にディジタル・アナログ変換回路30は、高
価格のためにビット数を多く望めないので、ビット数n2
はビット数n1より小さく位相ジッタが発生する欠点があ
った。
ザでは、一般にディジタル・アナログ変換回路30は、高
価格のためにビット数を多く望めないので、ビット数n2
はビット数n1より小さく位相ジッタが発生する欠点があ
った。
すなわち、クロック数がＭ個入った後の加算器10の出
力の位相をθ（ラジアン）とすると、 また、出力信号の周波数foutの位相をＱ′（ラジア
ン）とすると、 いま、加算器10の出力の周波数と周波数foutとの位相
差をΔθとすると、 Δθ＝θ−θ′ となる。位相差Δθを考えた場合に、入力ディジタル値
ddおよびクロック数Ｍに対して位相差Δθが一定であれ
ば、周波数foutの位相ジッタはないと云える。
力の位相をθ（ラジアン）とすると、 また、出力信号の周波数foutの位相をＱ′（ラジア
ン）とすると、 いま、加算器10の出力の周波数と周波数foutとの位相
差をΔθとすると、 Δθ＝θ−θ′ となる。位相差Δθを考えた場合に、入力ディジタル値
ddおよびクロック数Ｍに対して位相差Δθが一定であれ
ば、周波数foutの位相ジッタはないと云える。
いま、式（２）および式（３）より、 となる。式（４）よりビット数n2がビット数n1以上の場
合には位相差は常に「０」になり位相ジッタは発生しな
い。しかし、ビット数n2がビット数n1未満の場合には、
第４図に示すようにビット数切捨てにより位相ジッタは
発生する。
合には位相差は常に「０」になり位相ジッタは発生しな
い。しかし、ビット数n2がビット数n1未満の場合には、
第４図に示すようにビット数切捨てにより位相ジッタは
発生する。
第４図において、 ΔθMAX＝２π/2h2（ラジアン） ……（５） となる。
本発明は前記の欠点を解決するもので、高分解能を有
する特性を劣化することなく、位相ジッタの改善ができ
るディジタル・シンセサイザを提供することを目的とす
る。
する特性を劣化することなく、位相ジッタの改善ができ
るディジタル・シンセサイザを提供することを目的とす
る。
本発明は、設定周波数に対応する入力ディジタル値を
基準周波数に同期して累加算する加算器と、この加算器
の出力をアドレス入力とし各アドレスにそのアドレス値
に対応する位相の三角関数値が蓄積されたROMと、このR
OMの出力ディジタル信号をアナログ信号に変換するディ
ジタル・アナログ変換回路とを備えたディジタル・シン
セサイザにおいて、このディジタル・アナログ変換回路
の出力信号を一方の入力とする位相比較器と、この位相
比較器の出力信号が通過する低域濾波器と、この低減濾
波器の出力信号を制御入力とし前記位相比較器の他方の
入力にその出力が帰還接続された電圧制御発振器とを含
む位相同期発振回路を備え、前記基準周波数に同期して
前記ディジタル・アナログ変換回路の出力位相ジッタに
相応する補償信号を発生する位相補償回路を設け、前記
位相同期発振回路は、この位相補償回路の出力信号を前
記位相比較器の出力信号に前記位相ジッタを補償する極
性で加算する加算回路を備えたことを特徴とする。
基準周波数に同期して累加算する加算器と、この加算器
の出力をアドレス入力とし各アドレスにそのアドレス値
に対応する位相の三角関数値が蓄積されたROMと、このR
OMの出力ディジタル信号をアナログ信号に変換するディ
ジタル・アナログ変換回路とを備えたディジタル・シン
セサイザにおいて、このディジタル・アナログ変換回路
の出力信号を一方の入力とする位相比較器と、この位相
比較器の出力信号が通過する低域濾波器と、この低減濾
波器の出力信号を制御入力とし前記位相比較器の他方の
入力にその出力が帰還接続された電圧制御発振器とを含
む位相同期発振回路を備え、前記基準周波数に同期して
前記ディジタル・アナログ変換回路の出力位相ジッタに
相応する補償信号を発生する位相補償回路を設け、前記
位相同期発振回路は、この位相補償回路の出力信号を前
記位相比較器の出力信号に前記位相ジッタを補償する極
性で加算する加算回路を備えたことを特徴とする。
〔作用〕 位相同期発振回路は基準信号としてディジタル・アナ
ログ変換回路の出力信号を位相比較器に入力する。位相
比較器はこの出力信号と電圧制御発振回路の帰還信号と
の周波数差に対応する電圧を発生する。位相補償回路は
基準周波数に同期してディジタル・アナログ変換回路の
出力位相ジッタに相応する補償信号を発生する。加算回
路はこの補償信号を位相比較回路の出力信号に位相ジッ
タを補償する極性で加算する。電圧制御発振回路はこの
加算回路の出力信号を制御入力として低域濾波器を経由
して入力し、この出力信号に対応する周波数の信号を位
相比較器に帰還する。以上の動作により高分解能を有す
る特性を劣化することなく、位相ジッタの改善ができ
る。
ログ変換回路の出力信号を位相比較器に入力する。位相
比較器はこの出力信号と電圧制御発振回路の帰還信号と
の周波数差に対応する電圧を発生する。位相補償回路は
基準周波数に同期してディジタル・アナログ変換回路の
出力位相ジッタに相応する補償信号を発生する。加算回
路はこの補償信号を位相比較回路の出力信号に位相ジッ
タを補償する極性で加算する。電圧制御発振回路はこの
加算回路の出力信号を制御入力として低域濾波器を経由
して入力し、この出力信号に対応する周波数の信号を位
相比較器に帰還する。以上の動作により高分解能を有す
る特性を劣化することなく、位相ジッタの改善ができ
る。
本発明の実施例について図面を参照して説明する。第
１図は本発明一実施例ディジタル・シンセサイザのブロ
ック構成図である。第１図において、ディジタル・シン
セサイザは、設定周波数に対応する入力ディジタル値dd
を基準周波数fckに同期して累加算する加算器10と、加
算器10の出力をアドレス入力とし各アドレスにそのアド
レス値に対応する位相の三角関数値が累積されたROM20
と、ROM20の出力ディジタル信号をアナログ信号に変換
するディジタル・アナログ変換回路30とを備える。
１図は本発明一実施例ディジタル・シンセサイザのブロ
ック構成図である。第１図において、ディジタル・シン
セサイザは、設定周波数に対応する入力ディジタル値dd
を基準周波数fckに同期して累加算する加算器10と、加
算器10の出力をアドレス入力とし各アドレスにそのアド
レス値に対応する位相の三角関数値が累積されたROM20
と、ROM20の出力ディジタル信号をアナログ信号に変換
するディジタル・アナログ変換回路30とを備える。
ここで、本発明の特徴とするところは、ディジタル・
アナログ変換回路30の出力信号を一方の入力とする位相
比較器41と、位相比較器41の出力信号が通過する低域濾
波器43と、低域濾波器43の出力信号を制御入力とし位相
比較器41の他方の入力にその出力信号が帰還接続された
電圧制御発振器44とを含む位相同期発振回路40を備え、
基準周波数fckに同期してディジタル・アナログ変換回
路30の出力位相ジッタに相応する補償信号を発生する位
相補償回路50を設け、位相同期発振回路40は、位相補償
回路50の出力信号を位相比較器41の出力信号に前記位相
ジッタを補償する極性で加算する加算回路を含むことに
ある。
アナログ変換回路30の出力信号を一方の入力とする位相
比較器41と、位相比較器41の出力信号が通過する低域濾
波器43と、低域濾波器43の出力信号を制御入力とし位相
比較器41の他方の入力にその出力信号が帰還接続された
電圧制御発振器44とを含む位相同期発振回路40を備え、
基準周波数fckに同期してディジタル・アナログ変換回
路30の出力位相ジッタに相応する補償信号を発生する位
相補償回路50を設け、位相同期発振回路40は、位相補償
回路50の出力信号を位相比較器41の出力信号に前記位相
ジッタを補償する極性で加算する加算回路を含むことに
ある。
このような構成のディジタル・シンセサイザの動作に
ついて説明する。第２図は本発明のディジタル・シンセ
サイザの動作を説明する図である。
ついて説明する。第２図は本発明のディジタル・シンセ
サイザの動作を説明する図である。
第１図および第２図において、加算器10は、位相補償
回路50からクリア信号CLRを入力すると、入力ディジタ
ル値ddをクロック信号を入力するごとに累加算しビット
数n1のうちのビット数n2のディジタル信号をROM20に与
える。ROM20は、加算器10の出力ディジタル信号をアド
レスとしてビット数n1のディジタル信号の正弦波をディ
ジタル・アナログ変換回路に与える。いま、 n1＝８、n2＝４、dd＝26＋２ とすると、ビット切捨てにより式（５）および式（６）
より位相ジッタは、 ΔθMAX＝２π/2h2＝２π/24（ラジアン） となり、ビット切捨ては８クロックごとにキャンセルさ
れる。この出力信号に電圧制御発振器44の出力信号をロ
ックさせると、電圧制御発振器44の出力信号もディジタ
ル・アナログ変換回路30の出力信号と同様の波形となる
が、加算回路42で位相補償回路50の補償信号をディジタ
ル・アナログ変換回路30の出力信号に位相ジッタを補償
するように逆極性で加算することにより電圧制御発振器
44の出力信号の位相ジッタをなくすことができる。
回路50からクリア信号CLRを入力すると、入力ディジタ
ル値ddをクロック信号を入力するごとに累加算しビット
数n1のうちのビット数n2のディジタル信号をROM20に与
える。ROM20は、加算器10の出力ディジタル信号をアド
レスとしてビット数n1のディジタル信号の正弦波をディ
ジタル・アナログ変換回路に与える。いま、 n1＝８、n2＝４、dd＝26＋２ とすると、ビット切捨てにより式（５）および式（６）
より位相ジッタは、 ΔθMAX＝２π/2h2＝２π/24（ラジアン） となり、ビット切捨ては８クロックごとにキャンセルさ
れる。この出力信号に電圧制御発振器44の出力信号をロ
ックさせると、電圧制御発振器44の出力信号もディジタ
ル・アナログ変換回路30の出力信号と同様の波形となる
が、加算回路42で位相補償回路50の補償信号をディジタ
ル・アナログ変換回路30の出力信号に位相ジッタを補償
するように逆極性で加算することにより電圧制御発振器
44の出力信号の位相ジッタをなくすことができる。
本実施例は、 n1＝８、n2＝４、dd＝26＋２ 以外の場合でも同様に位相ジッタをなくすことができ
る。
る。
以上説明したように、本発明は、高分解能を有する特
性を劣化することなく、位相ジッタの改善ができる優れ
た効果がある。
性を劣化することなく、位相ジッタの改善ができる優れ
た効果がある。
第１図は本発明一実施例ディジタル・シンセサイザのブ
ロック構成図。 第２図は本発明のディジタル・シンセサイザの動作を説
明する図。 第３図は従来例のディジタル・シンセサイザのブロック
構成図。 第４図は従来例のディジタル・シンセサイザの位相ジッ
タを示す図。 10……加算器、20……ROM、30……ディジタル・アナロ
グ変換回路、40……位相同期発振回路、41……位相比較
器、42……加算回路、43……低域濾波器、44……電圧制
御発振器、50……位相補償回路、CK……クロック信号、
CLR……クリア信号、dd……入力ディジタル値。
ロック構成図。 第２図は本発明のディジタル・シンセサイザの動作を説
明する図。 第３図は従来例のディジタル・シンセサイザのブロック
構成図。 第４図は従来例のディジタル・シンセサイザの位相ジッ
タを示す図。 10……加算器、20……ROM、30……ディジタル・アナロ
グ変換回路、40……位相同期発振回路、41……位相比較
器、42……加算回路、43……低域濾波器、44……電圧制
御発振器、50……位相補償回路、CK……クロック信号、
CLR……クリア信号、dd……入力ディジタル値。
Claims (1)
- 【請求項１】設定周波数に対応する入力ディジタル値
（dd）を基準周波数に同期して累加算する加算器（10）
と、 この加算器の出力をアドレス入力とし各アドレスにその
アドレス値に対応する位相の三角関数値が蓄積されたRO
Mと、 このROMの出力ディジタル信号をアナログ信号に変換す
るディジタル・アナログ変換回路と を備えたディジタル・シンセサイザにおいて、 このディジタル・アナログ変換回路の出力信号を一方の
入力とする位相比較器と、この位相比較器の出力信号が
通過する低域濾波器と、この低減濾波器の出力信号を制
御入力とし前記位相比較器の他方の入力にその出力が帰
還接続された電圧制御発振器とを含む位相同期発振回路
を備え、 前記基準周波数に同期して前記ディジタル・アナログ変
換回路の出力位相ジッタに相応する補償信号を発生する
位相補償回路を設け、 前記位相同期発振回路は、この位相補償回路の出力信号
を前記位相比較器の出力信号に前記位相ジッタを補償す
る極性で加算する加算回路を含む ことを特徴とするディジタル・シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1248357A JP2852437B2 (ja) | 1989-09-25 | 1989-09-25 | ディジタル・シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1248357A JP2852437B2 (ja) | 1989-09-25 | 1989-09-25 | ディジタル・シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03109820A JPH03109820A (ja) | 1991-05-09 |
| JP2852437B2 true JP2852437B2 (ja) | 1999-02-03 |
Family
ID=17176899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1248357A Expired - Lifetime JP2852437B2 (ja) | 1989-09-25 | 1989-09-25 | ディジタル・シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2852437B2 (ja) |
-
1989
- 1989-09-25 JP JP1248357A patent/JP2852437B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03109820A (ja) | 1991-05-09 |
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