JP2852112B2 - Semiconductor integrated circuit device - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特にLOC（Lea
d On Chip）構造を備えた樹脂封止形LSIパッケージに適
用して有効な技術に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and particularly to a LOC (Lea).
d On Chip) technology that is effective when applied to a resin-encapsulated LSI package with a structure.
４メガビット〔Mbit〕ダイナミックRAM（Dynatic Ran
dom Access Memory）や、16メガビットDRAMなどの大規
模集積回路を形成した半導体チップを収容するLSIパッ
ケージは、チップサイズが従来よりも増大する一方で、
パッケージ寸法の増大には規格上の制約があるという理
由から、パッケージ本体を構成する樹脂の肉厚が極めて
薄くなっている。そのため、パッケージ本体内に封止さ
れるインナーリードの長さが極めて短くなり、リードが
パッケージから抜け易くなったり、リードを折り曲げる
際にパッケージにクラックが発生したりするという問題
が生じている。また、SOJ（Small Outline J−lead pac
kage）などの表面実装形LSIパッケージにおいては、上
記した問題に加えて、パッケージ中に含まれる水分が半
田リフロー時の熱で膨張することに起因する、いわゆる
リフロークラックが深刻な問題になっている。4 Megabit [Mbit] Dynamic RAM (Dynatic Ran
LSI packages that house semiconductor chips that form large-scale integrated circuits such as dom access memory (DRAM) and 16 megabit DRAM, while the chip size is larger than before,
The thickness of the resin constituting the package body is extremely thin because the increase in the package size is restricted by the standard. For this reason, the length of the inner lead sealed in the package body becomes extremely short, which causes a problem that the lead is easily removed from the package and a crack occurs in the package when the lead is bent. Also, SOJ (Small Outline J-lead pac
In the case of surface-mount LSI packages such as kage), in addition to the above-mentioned problems, so-called reflow cracks, which are caused by the expansion of the moisture contained in the package due to the heat during solder reflow, have become a serious problem. .
これらの問題の解決策として、チップを搭載するタブ
（ダイパッド）を廃止し、チップの主面に接着した絶縁
フィルム上にリードを配置してリードとチップのボンデ
ィングパッドとをワイヤで結線する、いわゆるLOC（Lea
d On Chip）構造や、リード上に接着した絶縁フィルム
の上にチップを搭載し、リードとボンディングパッドと
をワイヤで結線する、いわゆるCOL（Chip On Lead）構
造などのタブレスリードフレーム方式が提案されてい
る。As a solution to these problems, a so-called tab (die pad) for mounting the chip is abolished, leads are arranged on an insulating film adhered to the main surface of the chip, and the leads and the bonding pads of the chip are connected by wires. LOC (Lea
A tab-less lead frame method, such as the so-called COL (Chip On Lead) structure, in which a chip is mounted on an insulating film bonded to the leads and the leads and bonding pads are connected by wires, is proposed. Have been.
上記タブレスリードフレーム方式を用いたLSIパッケ
ージは、インナーリード長を長くすることができるた
め、パッケージの耐熱性や耐湿性が向上する。タブを
廃止することによって、樹脂とリードとの密着性が向上
し、リフロークラック耐性が向上するため、サイズの大
きいチップでも従来寸法のパッケージに収容することが
可能となる。ボンディングワイヤ長を短くすることが
できるため、信号の配線遅延が低減される、などの利点
がある。In the LSI package using the tabless lead frame method, the inner lead length can be increased, so that the package has improved heat resistance and moisture resistance. By eliminating the tab, the adhesion between the resin and the lead is improved, and the reflow crack resistance is improved. Therefore, a chip having a large size can be accommodated in a package having a conventional size. Since the bonding wire length can be shortened, there are advantages such as a reduction in signal wiring delay.
また、上記LOC構造のLSIパッケージにおいては、チッ
プに電源（電源電圧〔VCC〕、基準電圧〔VSS〕）を供給
するそれぞれのインナーリードをチップの長辺に平行し
て引き伸ばし、それらをチップの主面上の中央部に配置
する方式が採用されている（以下本願においては、上記
電源供給用インナーリードのうち、チップ中央部に引き
伸ばされた部分のバスバーとも称する）。上記バスバー
を有するLOC構造のLSIパッケージは、チップの主面のど
の箇所にも短距離で電源を供給することができるので、
電源ノイズが低減され、回路の高速動作を実現すること
ができるという利点がある。なお、上記タブレスリード
フレーム方式について記載された文献の例としては、特
開昭59−92556号公報、特開昭60−167454号公報、特開
昭61−218139号公報、特開昭61−236130号公報、技研情
報センター（1990年１月17日）発行「'90VLSIパッケー
ジの最新動向とその設計技術」などがある。In the LSI package having the LOC structure, inner leads for supplying power (power supply voltage [V CC ], reference voltage [V SS ]) to the chip are extended in parallel with the long side of the chip, and these are extended to the chip. (Hereinafter, also referred to as a bus bar of a portion of the inner lead for power supply extended to the center of the chip in the present application). The LSI package of the LOC structure with the bus bar can supply power to any part of the main surface of the chip in a short distance,
There is an advantage that power supply noise is reduced and high-speed operation of the circuit can be realized. Examples of the documents described about the above-mentioned tabless lead frame method include JP-A-59-92556, JP-A-60-167454, JP-A-61-218139, and JP-A-61-218139. No. 236130, “Latest Trend of '90 VLSI Package and Design Technology” published by Giken Information Center (January 17, 1990).
本発明者が検討したところによると、上記バスバーを
有するLOC構造のLSIパッケージには下記のような問題が
ある。According to the study made by the present inventors, the following problem is encountered in the LSI package having the LOC structure having the bus bar.
まず、バスバーを有するLOC構造のLSIパッケージに封
止される半導体チップは、その主面の中央部に複数のボ
ンディングパッドを配置し、それぞれのボンディングパ
ッドとそれに対応するインナーリードとの間にワイヤを
ボンディングしている。ところが、チップに入出力信号
を供給するインナーリードと上記ボンディングパッドと
の間には、バスバーが延在している。そのため、上記入
出力信号供給用インナーリードとボンディングパッドと
を接続するワイヤは、このバスバーの上を跨ぐようにボ
ンディングされるためワイヤがバスバーに接触し易いと
いう問題がある。First, a semiconductor chip encapsulated in an LSI package with a bus bar and LOC structure has multiple bonding pads arranged in the center of the main surface, and wires are placed between each bonding pad and the corresponding inner lead. Bonding. However, a bus bar extends between the inner lead for supplying an input / output signal to the chip and the bonding pad. Therefore, the wire connecting the inner lead for input / output signal supply and the bonding pad is bonded so as to straddle over the bus bar, so that there is a problem that the wire is likely to contact the bus bar.
また、チップの主面上の中央部にバスバーを配置する
と、バスバーとその上の樹脂との界面に熱応力が集中し
易い。そのため、バスバー上の樹脂にクラックが発生
し、バスバーを跨ぐワイヤが断線したり、上記クラック
を通じてパッケージ内部に水分が浸入して配線を腐食さ
せたりするという問題がある。Further, when the bus bar is arranged at the center on the main surface of the chip, thermal stress tends to concentrate on the interface between the bus bar and the resin thereon. For this reason, cracks are generated in the resin on the bus bar, and the wires straddling the bus bar are broken, and moisture penetrates into the package through the cracks to corrode the wiring.
本発明は、上記した問題点に着目してなされたもので
あり、その目的は、バスバーを有するLOC構造の樹脂封
止形LSIパッケージにおいて、ワイヤとバスバーとが短
絡する不良を有効に防止することのできる技術を提供す
ることにある。The present invention has been made in view of the above problems, and an object of the present invention is to effectively prevent a defect in which a wire and a bus bar are short-circuited in a resin-sealed LSI package having a LOC structure having a bus bar. It is to provide the technology that can do.
また、本発明の他の目的は、バスバーを有するLOC構
造の樹脂封止形LSIパッケージにおいて、バスバー上の
樹脂にクラックが発生する不良を有効に防止することの
できる技術を提供することにある。It is another object of the present invention to provide a technology capable of effectively preventing a defect in which a resin on a bus bar is cracked in a resin-sealed LSI package having a LOC structure having a bus bar.
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述および添付図面から明らかになるであろ
う。The above and other objects and novel features of the present invention are as follows.
It will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、次のとおりである。The outline of a typical invention among the inventions disclosed in the present application will be briefly described as follows.
本願の一発明は、バスバーを有するLOC構造の樹脂封
止形LSIパッケージにおいて、上記バスバーの厚さをイ
ンナーリードの厚さよりも薄くした半導体集積回路装置
である。One aspect of the present invention is a semiconductor integrated circuit device in which a bus bar is thinner than an inner lead in a resin-sealed LSI package having a LOC structure having a bus bar.
上記した手段によれば、バスバーの厚さをインナーリ
ードの厚さよりも薄くしたことにより、バスバーの上を
跨いでボンディングされるワイヤとバスバーとの距離が
充分に確保されるので、ワイヤとバスバーとが短絡する
不良を有効に防止することができる。According to the above-described means, by making the thickness of the bus bar smaller than the thickness of the inner lead, a sufficient distance between the wire to be bonded over the bus bar and the bus bar is ensured. Can be effectively prevented from being short-circuited.
また、バスバーの厚さを薄くしたことにより、バスバ
ーと樹脂との界面に発生する熱応力が低減されるので、
バスバー上の樹脂にクラックが発生する不良を有効に防
止することができる。Also, by reducing the thickness of the bus bar, thermal stress generated at the interface between the bus bar and the resin is reduced,
It is possible to effectively prevent a defect that a crack occurs in the resin on the bus bar.
〔実施例１〕 第１図は、本実施例のLSIパッケージの要部破断斜視
図、第２図は、このLSIパッケージの短辺方向に沿った
断面図である。Embodiment 1 FIG. 1 is a cutaway perspective view of an essential part of an LSI package of the present embodiment, and FIG. 2 is a cross-sectional view of the LSI package along a short side direction.
本実施例１のLSIパッケージは、樹脂封止形LSIパッケ
ージの一種のSOJ1である。このSOJ1は、例えば400〔mi
l〕のパッケージサイズを有している。SOJ1のパッケー
ジ本体２は、例えばシリコーンフィラーを添加したエポ
キシ系樹脂からなり、その内部にはシリコン単結晶から
なる長方形状の半導体チップ３が封止されている。この
半導体チップ３の主面には、例えば16メガビット〔Mbi
t〕の大容量を有するDRAMが形成されている。半導体チ
ップ３の長方形状の短辺には、チップ支持用リード6Cが
設けられている。The LSI package of the first embodiment is SOJ1 which is a kind of a resin-sealed LSI package. This SOJ1 is, for example, 400 (mi
l] package size. The package body 2 of the SOJ 1 is made of, for example, an epoxy resin to which a silicone filler is added, and a rectangular semiconductor chip 3 made of silicon single crystal is sealed therein. On the main surface of the semiconductor chip 3, for example, 16 megabits [Mbi
t] is formed. On a rectangular short side of the semiconductor chip 3, a chip supporting lead 6C is provided.
上記チップ３の主面上には、その長辺に平行して延在
する一対の絶縁フィルム4,4が接着されている。絶縁フ
ィルム４は、例えばポリイミド系樹脂の薄膜からなり、
エポキシ系またはポリイミド系の接着剤によってチップ
３の主面上に接着されている。上記一対の絶縁フィルム
4,4に挟まれたチップ３の主面の中央部には、チップ３
の長辺に沿って複数のボンディングパッド５が形成され
ている。上記絶縁フィルム４上には、チップ３の長辺に
沿って複数のインナーリード6Aが配置されている。すな
わち、本実施例のSOJ1は、チップ３の主面上に絶縁フィ
ルム４を介してインナーリード6Aを配置したLOC（リー
ド・オン・チップ）構造を採用している。On the main surface of the chip 3, a pair of insulating films 4, 4 extending in parallel with the long sides thereof are bonded. The insulating film 4 is made of, for example, a polyimide resin thin film,
The chip 3 is bonded to the main surface of the chip 3 with an epoxy or polyimide adhesive. The pair of insulating films
At the center of the main surface of chip 3 sandwiched between 4, 4
A plurality of bonding pads 5 are formed along a long side of the bonding pad. A plurality of inner leads 6A are arranged on the insulating film 4 along the long side of the chip 3. That is, the SOJ 1 of this embodiment adopts a LOC (lead-on-chip) structure in which the inner leads 6A are arranged on the main surface of the chip 3 with the insulating film 4 interposed therebetween.
上記インナーリード6Aは、パッケージ本体２の長辺の
側面から外方に延在するアウターリード6Bと一体に構成
されている。アウターリード6Bのそれぞれには、規格に
基づき所定の番号が付されている。本実施例のSOJ1は、
例えば24本のアウターリード6Bを有し、第１図に示すよ
うに、パッケージ本体２の手前の左端から右端に沿って
１番端子〜６番端子、９番端子〜14番端子が配置され、
パッケージ本体２の向こう側の右端から左端に沿って15
番端子〜20番端子、23番端子〜28番端子が配置されてい
る。上記24本の端子のうち、パッケージ本体２の手前の
１番端子および14番端子は電源電圧〔VCC〕端子であ
る。電源電圧〔VCC〕は、例えば回路の動作電圧５
〔Ｖ〕である。また、パッケージ本体２の向こう側の15
番端子および28番端子は基準電圧〔VSS〕端子である。
基準電圧〔VSS〕は、例えば回路の基準電圧０〔Ｖ〕（G
ND）である。なお、２番端子はデータ入力信号端子、３
番端子は空き端子、４番端子はライトイネーブル信号端
子、５番端子はロウアドレスストローブ信号端子、６番
端子、９〜13番端子、16〜20番端子および23番端子はア
ドレス信号端子、24番端子は空き端子、25番端子はカラ
ムアドレスストローブ信号端子、26番端子は空き端子、
27番端子はデータ出力端子である。The inner lead 6A is integrally formed with an outer lead 6B extending outward from the long side surface of the package body 2. A predetermined number is assigned to each of the outer leads 6B based on a standard. SOJ1 of this embodiment is
For example, it has 24 outer leads 6B, and as shown in FIG. 1, terminals 1 to 6 and terminals 9 to 14 are arranged from the left end to the right end in front of the package body 2,
15 from the right end to the left end on the other side of the package body 2
Terminals # 20 to # 23 and terminals # 23 to # 28 are arranged. Of the 24 terminals, the first and fourteenth terminals in front of the package body 2 are power supply voltage [V CC ] terminals. The power supply voltage [V CC ] is, for example, the operating voltage 5 of the circuit.
[V]. In addition, 15 on the other side of the package body 2
The No. 28 terminal and the No. 28 terminal are reference voltage [ VSS ] terminals.
The reference voltage [V SS ] is, for example, a reference voltage 0 [V] (G
ND). Terminal 2 is a data input signal terminal, 3
Terminal No. is an empty terminal, Terminal No. 4 is a write enable signal terminal, Terminal No. 5 is a row address strobe signal terminal, Terminal No. 6, Terminal Nos. 9 to 13, Terminal Nos. 16 to 20, and Terminal No. 23 are address signal terminals, 24 Terminal No. is an empty terminal, Terminal No. 25 is a column address strobe signal terminal, Terminal No. 26 is an empty terminal,
Terminal 27 is a data output terminal.
上記アウターリード6B、インナーリード6Aおよび前記
チップ支持用リード6Cのそれぞれは、リードフレームか
ら切断され、かつ成形されている。リードフレームは、
例えば42アロイなどのFe−Ni合金、またはCuで構成され
ており、その板厚は150〜250μｍ程度である。Each of the outer lead 6B, the inner lead 6A, and the chip supporting lead 6C is cut and molded from a lead frame. The lead frame is
For example, it is made of Fe-Ni alloy such as 42 alloy or Cu, and its thickness is about 150 to 250 μm.
上記24本のインナーリード6Aのうち、電源電圧
〔VCC〕端子である１番端子および14番端子は、第１図
の手前の絶縁フィルム４上に配置したバスバー７を介し
て電気的に接続されている。また、基準電圧〔VSS〕端
子である15番端子および28番端子は、もう一方の絶縁フ
ィルム４上に配置したバスバー７を介して電気的に接続
されている。バスバー７は、絶縁フィルム４の２つの短
辺と１つの長辺（中央側）に沿って延在するコの字状の
パターンを有しており、例えばエポキシ系またはポリイ
ミド系接着剤によって絶縁フィルム４上に接着されてい
る。上記電源電圧〔VCC〕端子を構成する一対のインナ
ーリード6A（１番端子、14番端子）および基準電圧〔V
SS〕端子を構成する一対のインナーリード6A（15番端
子、28番端子）のそれぞれは、例えば導電性接着剤によ
ってバスバー７と電気的に接続されている。バスバー７
は、表面にAu、AgまたはPdなどの金属メッキを施した厚
さ数十μｍ程度のCuまたはNiなどの薄い導電性箔で構成
されている。すなわち、上記バスバー７は、厚さ150〜2
50μｍ程度のインナーリード6Aよりも遥かに薄い材料で
構成されている。バスバー７は、絶縁フィルム４上に蒸
着、塗布またはメッキなどの方法により形成した導電性
膜で構成してもよい。Of the 24 inner leads 6A, the first and 14th terminals, which are the power supply voltage [V CC ] terminals, are electrically connected via the bus bar 7 disposed on the insulating film 4 in front of FIG. Have been. The 15th and 28th terminals, which are reference voltage [ VSS ] terminals, are electrically connected via a bus bar 7 arranged on the other insulating film 4. The bus bar 7 has a U-shaped pattern extending along two short sides and one long side (center side) of the insulating film 4. For example, the insulating film 4 is made of an epoxy or polyimide adhesive. 4 is adhered. A pair of inner leads 6A (1 Pin, 14 Pin) constituting the supply voltage [V CC] terminal and the reference voltage [V
SS ] Each of the pair of inner leads 6A (the 15th terminal and the 28th terminal) constituting the terminal is electrically connected to the bus bar 7 by, for example, a conductive adhesive. Bus bar 7
Is made of a thin conductive foil such as Cu or Ni having a thickness of about several tens of μm whose surface is plated with a metal such as Au, Ag or Pd. That is, the busbar 7 has a thickness of 150 to 2
It is made of a material much thinner than the inner lead 6A of about 50 μm. The bus bar 7 may be formed of a conductive film formed on the insulating film 4 by a method such as vapor deposition, coating, or plating.
上記コの字状のパターンを有するバスバー７によって
三方を囲まれた絶縁フィルム４上の領域には、信号端子
を構成する複数本のインナーリード6Aが絶縁フィルム４
の長辺に沿って配置されている。信号端子を構成する上
記インナーリード6Aのそれぞれは、エポキシ系またはポ
リイミド系接着剤によって絶縁フィルム４上に接着され
ている。信号端子を構成するインナーリード6A、電源電
圧〔VCC〕端子を構成するインナーリード6Aおよび基準
電圧〔VSS〕端子を構成するインナーリード6Aのそれぞ
れは、ワイヤ８を通じてチップ３のボンディングパッド
５と電気的に接続されている。電源電圧〔VCC〕端子を
構成するインナーリード6Aに接続されるワイヤ８、およ
び基準電圧〔VSS〕端子を構成するインナーリード6Aに
接続されるワイヤ８のそれぞれの一端は、バスバー７上
にボンディングされている。また、信号端子を構成する
インナーリード6Aに接続されるワイヤ８のそれぞれの一
端は、バスバー７の上を跨ぐようにしてインナーリード
6A上にボンディングされている。本実施例１のSOJ1にお
いては、上記バスバー７をインナーリード6Aよりも遥か
に薄い材料で構成しているので、第２図に示すように、
バスバー７とその上を跨ぐワイヤ８との間には、充分な
距離が確保されている。上記ワイヤ８は、Au、Cu、Alあ
るいはこれらの金属の表面に絶縁性樹脂を被覆した被覆
ワイヤからなる。ワイヤ８は、例えば熱圧着に超音波振
動を併用したボンディング法を用いてボンディングされ
ている。In a region on the insulating film 4 surrounded on three sides by the bus bar 7 having the U-shaped pattern, a plurality of inner leads 6A constituting signal terminals are provided on the insulating film 4.
Are arranged along the long side of Each of the inner leads 6A constituting the signal terminal is bonded on the insulating film 4 with an epoxy or polyimide adhesive. The inner lead 6A forming the signal terminal, the inner lead 6A forming the power supply voltage [V CC ] terminal, and the inner lead 6A forming the reference voltage [V SS ] terminal are connected to the bonding pad 5 of the chip 3 through the wire 8. It is electrically connected. One end of each of the wires 8 connected to the inner lead 6A forming the power supply voltage [V CC ] terminal and the wire 8 connected to the inner lead 6A forming the reference voltage [V SS ] terminal is placed on the bus bar 7. Bonded. One end of each of the wires 8 connected to the inner lead 6A constituting the signal terminal is straddled over the bus bar 7 so that the inner lead 6A
Bonded on 6A. In the SOJ 1 of the first embodiment, since the bus bar 7 is made of a material much thinner than the inner lead 6A, as shown in FIG.
A sufficient distance is secured between the bus bar 7 and the wire 8 straddling the bus bar. The wire 8 is made of Au, Cu, Al or a coated wire in which an insulating resin is coated on the surface of these metals. The wire 8 is bonded using, for example, a bonding method using ultrasonic vibration in combination with thermocompression bonding.
以上のように構成された本実施例１によれば、下記の
ような作用、効果を得ることができる。According to the first embodiment configured as described above, the following operations and effects can be obtained.
（１）．バスバー７をインナーリード6Aよりも遥かに薄
い材料で構成したことにより、バスバー７とその上を跨
ぐワイヤ８との間に充分な距離が確保されるので、上記
ワイヤ８とバスバー７とが短絡する不良を有効に防止す
ることができ、SOJ1の組立て歩留りが向上する。(1). Since the bus bar 7 is made of a material much thinner than the inner lead 6A, a sufficient distance is secured between the bus bar 7 and the wire 8 straddling the bus bar 7, so that the wire 8 and the bus bar 7 are short-circuited. Defects can be effectively prevented, and the assembly yield of SOJ1 is improved.
（２）．上記（１）により、バスバー７の上を跨ぐワイ
ヤ８のループ高さを低くすることができるので、上記SO
J1を薄形化することができる。(2). According to the above (1), the loop height of the wire 8 straddling the bus bar 7 can be reduced.
J1 can be made thinner.
（３）．バスバー７を薄い導電箔で構成したことによ
り、パッケージ本体２を構成する樹脂とバスバー７との
界面に発生する熱応力を低減することができるので、バ
スバー７上の樹脂にクラックが発生する不良を有効に防
止することができる。すなわち、バスバー７上を跨ぐワ
イヤ８が断線したり、上記クラックを通じて浸入する水
分によってチップ３内の配線が腐食したりする不具合を
回避することができるので、DRAMの動作信頼性、寿命が
向上する。(3). Since the bus bar 7 is made of a thin conductive foil, thermal stress generated at the interface between the resin constituting the package body 2 and the bus bar 7 can be reduced. It can be effectively prevented. That is, it is possible to avoid the problem that the wire 8 straddling the bus bar 7 is broken or the wiring in the chip 3 is corroded by the moisture penetrating through the crack, so that the operation reliability and the life of the DRAM are improved. .
〔実施例２〕 第３図は、本実施例のSOJ1の要部破断斜視図である。
本実施例２のSOJ1においては、電源電圧〔VCC〕端子を
構成する一対のインナーリード6A（１番端子、14番端
子）および基準電圧〔VSS〕端子を構成する一対のイン
ナーリード6A（15番端子、28番端子）のそれぞれは、ワ
イヤ９を介してバスバー７と電気的に接続されている。
上記ワイヤ９は、Au、Cu、Alあるいはこれらの金属の表
面に絶縁性樹脂を被覆した被覆ワイヤからなる。Embodiment 2 FIG. 3 is a cutaway perspective view of a main part of the SOJ 1 of the present embodiment.
In the SOJ1 according to the second embodiment, a pair of inner leads 6A (terminals 1 and 14) constituting the power supply voltage [V CC ] terminal and a pair of inner leads 6A constituting the reference voltage [V SS ] terminal are provided. Each of the 15th terminal and the 28th terminal) is electrically connected to the bus bar 7 via a wire 9.
The wire 9 is made of Au, Cu, Al, or a coated wire in which an insulating resin is coated on the surface of these metals.
以上、本発明者によってなされた発明を実施例に基づ
き具体的に説明したが、本発明は前記実施例１、２に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。As described above, the invention made by the inventor has been specifically described based on the embodiments. However, the present invention is not limited to the first and second embodiments, and can be variously modified without departing from the gist thereof. Needless to say.
実施例では、絶縁フィルム上に接着した導電性箔、あ
るいは絶縁フィルム上に蒸着、塗布またはメッキなどの
方法により形成した導電性膜によってバスバーを構成し
たが、これらに限定されるものではなく、例えば第４図
に示すように、電源電圧〔VCC〕端子を構成するインナ
ーリード6Aや基準電圧〔VSS〕端子を構成するインナー
リード6Aとバスバー７とを一体に形成してもよい。この
場合は、リードフレームからアウターリード6B、インナ
ーリード6A、チップ支持用リード6Cおよびバスバー７を
切断、成形した後、バスバー７をプレスで圧潰（コイニ
ング）したり、エッチングで腐食したりすることによっ
て、薄く加工すればよい。In the embodiment, the bus bar is configured by a conductive film adhered on an insulating film, or a conductive film formed by a method such as vapor deposition, coating or plating on the insulating film, but is not limited thereto. As shown in FIG. 4, the inner lead 6A constituting the power supply voltage [V CC ] terminal or the inner lead 6A constituting the reference voltage [V SS ] terminal and the bus bar 7 may be formed integrally. In this case, the outer lead 6B, the inner lead 6A, the chip supporting lead 6C and the bus bar 7 are cut and molded from the lead frame, and then the bus bar 7 is crushed (coined) by a press or corroded by etching. What is necessary is just to work thinly.
実施例では、樹脂封止形LSIパッケージの一種のSOJに
適用した場合について説明したが、本発明はこれに限定
されるものではなく、少なくともバスバーを有するLOC
構造の樹脂封止形LSIパッケージ全般に適用することが
できる。In the embodiment, the case where the present invention is applied to SOJ, which is a kind of resin-sealed LSI package, has been described. However, the present invention is not limited to this.
It can be applied to all resin-sealed LSI packages with a structure.
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。The effect obtained by the representative one of the inventions disclosed in the present application will be briefly described as follows.
バスバーを有するLOC構造の樹脂封止形LSIパッケージ
において、上記バスバーの厚さをインナーリードの厚さ
よりも薄くした本発明によれば、上記バスバーとボンデ
ィングワイヤとが短絡する不良を有効に防止することが
できるので、上記樹脂封止形LSIパッケージの組立て歩
留りが向上する。また、上記ボンディングワイヤのルー
プ高さを低くすることができるので、上記樹脂封止形LS
Iパッケージを薄形化することができる。さらに、バス
バー上の樹脂にクラックが発生する不良を有効に防止す
ることができるので、上記樹脂封止形LSIパッケージの
信頼性、寿命が向上する。According to the present invention, in which the thickness of the bus bar is smaller than the thickness of the inner lead in a resin-sealed LSI package having a LOC structure having a bus bar, it is possible to effectively prevent a defect in which the bus bar and the bonding wire are short-circuited. Therefore, the assembly yield of the resin-sealed LSI package is improved. Also, since the loop height of the bonding wire can be reduced, the resin-sealed LS
I Package can be made thinner. In addition, since cracks in the resin on the bus bar can be effectively prevented, the reliability and life of the resin-sealed LSI package can be improved.
第１図は、本発明の一実施例である半導体集積回路装置
の要部破断斜視図、 第２図は、この半導体集積回路装置の要部断面図、 第３図は、本発明の他の実施例である半導体集積回路装
置の要部破断斜視図、 第４図は、本発明のさらに他の実施例である半導体集積
回路装置の要部破断斜視図である。 １……SOJ、２……パッケージ本体、３……半導体チッ
プ、４……絶縁フィルム、５……ボンディングパッド、
6A……インナーリード、6B……アウターリード、6C……
チップ支持用リード、７……バスバー、8,9……ワイ
ヤ。FIG. 1 is a cutaway perspective view of a main part of a semiconductor integrated circuit device according to an embodiment of the present invention, FIG. 2 is a sectional view of a main part of the semiconductor integrated circuit device, and FIG. FIG. 4 is a cutaway perspective view of a main part of a semiconductor integrated circuit device according to an embodiment, and FIG. 4 is a cutaway perspective view of a main portion of a semiconductor integrated circuit device according to still another embodiment of the present invention. 1 SOJ, 2 package body, 3 semiconductor chip, 4 insulating film, 5 bonding pad,
6A …… Inner lead, 6B …… Outer lead, 6C ……
Chip support lead, 7 ... busbar, 8, 9 ... wire.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小池 俊二 東京都小平市上水本町５丁目22番１号 日立マイクロコンピュータエンジニアリ ング株式会社内 (72)発明者 安生 一郎 東京都小平市上水本町５丁目20番１号 株式会社日立製作所武蔵工場内 (72)発明者 有田 順一 東京都小平市上水本町５丁目20番１号 株式会社日立製作所武蔵工場内 (72)発明者 岩谷 昭彦 東京都小平市上水本町５丁目20番１号 株式会社日立製作所武蔵工場内 (56)参考文献 特開 平３−153063（ＪＰ，Ａ) 特開 平３−102861（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/60 301 H01L 23/50──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Shunji Koike 5-22-1, Kamizuhoncho, Kodaira-shi, Tokyo Within Hitachi Microcomputer Engineering Co., Ltd. (72) Inventor Ichiro Yasui Kamizuhoncho, Kodaira-shi, Tokyo 5-20-1 Hitachi, Ltd. Musashi Factory (72) Inventor Junichi Arita 5-20-1, Kamizu Honcho, Kodaira-shi, Tokyo Inside Hitachi Ltd. Musashi Factory (72) Inventor Akihiko Iwatani Kodaira, Tokyo 5-20-1, Higashi-machi, Ichimizu-shi Musashi Plant, Hitachi, Ltd. (56) References JP-A-3-1533063 (JP, A) JP-A-3-1022861 (JP, A) (58) Fields surveyed (Int.Cl. 6 , DB name) H01L 21/60 301 H01L 23/50
Claims (3)
導体チップのボンディングパッドが形成された主面上に
インナーリードを配置し、前記インナーリードと前記半
導体チップのボンディングパッドとをワイヤで結線した
リード・オン・チップ構造を備えるとともに、前記半導
体チップに電源を供給するインナーリードと電気的に接
続されたバスバーを前記半導体チップの主面上に配置し
た半導体集積回路装置であって、前記バスバーの厚さを
前記インナーリードの厚さよりも薄くしたことを特徴と
する半導体集積回路装置。An inner lead is disposed on a main surface of a semiconductor chip sealed in a resin-sealed LSI package on which a bonding pad is formed, and the inner lead and the bonding pad of the semiconductor chip are connected by a wire. A semiconductor integrated circuit device having a lead-on-chip structure and a bus bar electrically connected to inner leads for supplying power to the semiconductor chip on a main surface of the semiconductor chip. Wherein the thickness of the semiconductor integrated circuit device is smaller than the thickness of the inner lead.
上に形成された絶縁フィルムを介して前記半導体チップ
の主面上に配置されていることを特徴とする請求項１記
載の半導体集積回路装置。2. The semiconductor integrated circuit according to claim 1, wherein said bus bar is disposed on a main surface of said semiconductor chip via an insulating film formed on a main surface of said semiconductor chip. apparatus.
およびGNDを供給するインナーリードと電気的に接続さ
れていることを特徴とする請求項１記載の半導体集積回
路装置。3. The semiconductor integrated circuit device according to claim 1, wherein said bus bar is electrically connected to an inner lead for supplying power and GND to said semiconductor chip.
Priority Applications (1)
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| JP2234193A JP2852112B2 (en) | 1990-09-04 | 1990-09-04 | Semiconductor integrated circuit device |
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1990
- 1990-09-04 JP JP2234193A patent/JP2852112B2/en not_active Expired - Lifetime
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