JP2851313B2 - 広帯域信号結合装置 - Google Patents
広帯域信号結合装置Info
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- JP2851313B2 JP2851313B2 JP1202258A JP20225889A JP2851313B2 JP 2851313 B2 JP2851313 B2 JP 2851313B2 JP 1202258 A JP1202258 A JP 1202258A JP 20225889 A JP20225889 A JP 20225889A JP 2851313 B2 JP2851313 B2 JP 2851313B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q3/00—Selecting arrangements
- H04Q3/42—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
- H04Q3/52—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker using static devices in switching stages, e.g. electronic switching arrangements
- H04Q3/521—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker using static devices in switching stages, e.g. electronic switching arrangements using semiconductors in the switching stages
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- Computer Networks & Wireless Communication (AREA)
- Electronic Switches (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Stereo-Broadcasting Methods (AREA)
- Measurement And Recording Of Electrical Phenomena And Electrical Characteristics Of The Living Body (AREA)
- Input Circuits Of Receivers And Coupling Of Receivers And Audio Equipment (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、FET技術による結合点マトリックスを有
する広帯域信号結合装置に関する。
する広帯域信号結合装置に関する。
通信技術の最近の開発は、加入者接続線の範囲内の伝
送媒体として光導波路を設け、それを介して特に64kbit
/sのディジタル電話のような狭帯域通信サービスも特に
140Mbit/sのテレビジョン電話のような広帯域通信サー
ビスも行う狭帯域および広帯域通信サービスのための総
合情報伝送および交換システムに通じており、交換局に
は（好ましくは共通の制御装置を有する）狭帯域信号結
合装置および広帯域信号結合装置が並び合って設けられ
ていてよい（ドイツ連邦共和国特許第2421002号明細
書）。
送媒体として光導波路を設け、それを介して特に64kbit
/sのディジタル電話のような狭帯域通信サービスも特に
140Mbit/sのテレビジョン電話のような広帯域通信サー
ビスも行う狭帯域および広帯域通信サービスのための総
合情報伝送および交換システムに通じており、交換局に
は（好ましくは共通の制御装置を有する）狭帯域信号結
合装置および広帯域信号結合装置が並び合って設けられ
ていてよい（ドイツ連邦共和国特許第2421002号明細
書）。
１つの（たとえばヨーロッパ特許第A1−0262479号明
細書から）公知の広帯域信号結合装置はFET技術による
結合点マトリックスを有し、 その結合要素がそれぞれ、その制御電極に１つの通過接
続信号または阻止信号を与えられ、１つの主電源で付属
のマトリックス出力線に接続されている１つのスイッチ
トランジスタにより形成されており、 結合要素がそれぞれ、スイッチトランジスタと共に１
つの直列回路を形成する予切換トランジスタを有し、こ
の予切換トランジスタがその制御電極で付属のマトリッ
クス入力線に接続されており、また直列回路と反対側の
主電源が走査トランジスタを介して動作電圧源の一方の
端子と接続されており、その他方の端子とそのつどのマ
トリックス出力線が１つの予充電トランジスタを介して
接続されており、 また予充電トランジスタおよび走査トランジスタが互
いに逆向きにそれぞれその制御電極に、１つのビット通
過接続時間を１つの予充電相および本来の通過接続相に
分割するスイッチングマトリックスネットワーク駆動ク
ロックを与えられており、こうして各予充電相で走査ト
ランジスタの阻止状態においてマトリックス出力線が予
充電トランジスタを介して少なくとも近似的に、動作電
圧源の前記他方の端子に存在する電位に充電される総合
点マトリックスを有する。
細書から）公知の広帯域信号結合装置はFET技術による
結合点マトリックスを有し、 その結合要素がそれぞれ、その制御電極に１つの通過接
続信号または阻止信号を与えられ、１つの主電源で付属
のマトリックス出力線に接続されている１つのスイッチ
トランジスタにより形成されており、 結合要素がそれぞれ、スイッチトランジスタと共に１
つの直列回路を形成する予切換トランジスタを有し、こ
の予切換トランジスタがその制御電極で付属のマトリッ
クス入力線に接続されており、また直列回路と反対側の
主電源が走査トランジスタを介して動作電圧源の一方の
端子と接続されており、その他方の端子とそのつどのマ
トリックス出力線が１つの予充電トランジスタを介して
接続されており、 また予充電トランジスタおよび走査トランジスタが互
いに逆向きにそれぞれその制御電極に、１つのビット通
過接続時間を１つの予充電相および本来の通過接続相に
分割するスイッチングマトリックスネットワーク駆動ク
ロックを与えられており、こうして各予充電相で走査ト
ランジスタの阻止状態においてマトリックス出力線が予
充電トランジスタを介して少なくとも近似的に、動作電
圧源の前記他方の端子に存在する電位に充電される総合
点マトリックスを有する。
結合要素個別の走査トランジスタまたはマトリックス
入力線またはマトリックス出力線個別の走査トランジス
タを有し得るこの公知の広帯域信号結合装置は、これら
の走査トランジスタの駆動のために、結合点マトリック
スを通過する固有のクロック線を必要とし、このことは
相応の占有面積を必要とし、またマトリックス出力線の
相応の容量性負荷を必然的に伴う。マトリックス入力線
とマトリックス出力線との間のクロック分配および結合
は十分なノイズイミュニティの保証のためにマトリック
ス出力線上に十分に大きい信号振幅を必要とし、このこ
とは比較的大きい電力消費と結び付いている。
入力線またはマトリックス出力線個別の走査トランジス
タを有し得るこの公知の広帯域信号結合装置は、これら
の走査トランジスタの駆動のために、結合点マトリック
スを通過する固有のクロック線を必要とし、このことは
相応の占有面積を必要とし、またマトリックス出力線の
相応の容量性負荷を必然的に伴う。マトリックス入力線
とマトリックス出力線との間のクロック分配および結合
は十分なノイズイミュニティの保証のためにマトリック
ス出力線上に十分に大きい信号振幅を必要とし、このこ
とは比較的大きい電力消費と結び付いている。
本発明の課題は、このような欠点が回避されており、
十分なノイズイミュニティにおいて制限された損失電力
を有する広帯域信号結合装置を提供することである。
十分なノイズイミュニティにおいて制限された損失電力
を有する広帯域信号結合装置を提供することである。
この課題は、本発明によれば、FET技術による結合点
マトリックスを有する広帯域信号結合装置であって、入
力端にそれぞれ入力ドライバ回路が設けられ、出力端に
それぞれ出力増幅器回路が設けられ、それぞれ保持メモ
リセルにより制御される結合要素がそれぞれ、制御電極
に通過接続または阻止信号を与えられるスイッチトラン
ジスタと、制御電極で所属のマトリックス入力線に接続
されている入力トランジスタとの直列回路により形成さ
れ、この直列回路は一方のトランジスタの直列回路と反
対側の主電極で所属のマトリックス出力線に接続され、
マトリックス出力線は予充電回路を介して予充電電位源
と接続され、予充電回路はアンラッチ入力端でクロック
信号線に接続され、このクロック信号線には、予充電相
と残りのビット通過接続時間とに分割されるビット通過
接続時間の予充電相を定める予充電クロック信号が加え
られ、マトリックス出力線が各予充電相で予充電電位に
充電される広帯域信号結合装置において、直列回路の他
方のトランジスタの直列回路と反体側の主電極が予充電
相においても残りのビット通過接続時間においても動作
電圧源の１つの端子と接続されていることを特徴とする
広帯域信号結合装置により解決される。
マトリックスを有する広帯域信号結合装置であって、入
力端にそれぞれ入力ドライバ回路が設けられ、出力端に
それぞれ出力増幅器回路が設けられ、それぞれ保持メモ
リセルにより制御される結合要素がそれぞれ、制御電極
に通過接続または阻止信号を与えられるスイッチトラン
ジスタと、制御電極で所属のマトリックス入力線に接続
されている入力トランジスタとの直列回路により形成さ
れ、この直列回路は一方のトランジスタの直列回路と反
対側の主電極で所属のマトリックス出力線に接続され、
マトリックス出力線は予充電回路を介して予充電電位源
と接続され、予充電回路はアンラッチ入力端でクロック
信号線に接続され、このクロック信号線には、予充電相
と残りのビット通過接続時間とに分割されるビット通過
接続時間の予充電相を定める予充電クロック信号が加え
られ、マトリックス出力線が各予充電相で予充電電位に
充電される広帯域信号結合装置において、直列回路の他
方のトランジスタの直列回路と反体側の主電極が予充電
相においても残りのビット通過接続時間においても動作
電圧源の１つの端子と接続されていることを特徴とする
広帯域信号結合装置により解決される。
本発明によれば、他方のトランジスタの直列回路と反
対側の主電源が、その制御電極でマトリックス出力線個
別の出力増幅器回路の出力端と接続されている１つのマ
トリックス出力線個別のトランジスタを介して動作電圧
源の１つの端子と接続されていてよい。この場合、出力
増幅器回路の出力端における相応の信号状態変化の際に
マトリックス出力線個別のトランジスタが阻止され、従
って出力線のその後の充放電が回避され、またこうして
信号スパンが制限される。
対側の主電源が、その制御電極でマトリックス出力線個
別の出力増幅器回路の出力端と接続されている１つのマ
トリックス出力線個別のトランジスタを介して動作電圧
源の１つの端子と接続されていてよい。この場合、出力
増幅器回路の出力端における相応の信号状態変化の際に
マトリックス出力線個別のトランジスタが阻止され、従
って出力線のその後の充放電が回避され、またこうして
信号スパンが制限される。
本発明によれば、各結合要素のトランジスタ直列回路
がその入力トランジスタでマトリックス出力線に接続さ
れていてよい。
がその入力トランジスタでマトリックス出力線に接続さ
れていてよい。
また本発明によれば、各結合要素のトランジスタ直列
回路がそのスイッチトランジスタでマトリックス出力線
に接続されていることも可能であり、このことは通過接
続されていない結合要素の予切換トランジスタのチャネ
ルキャパシタンスによるマトリックス出力線の容量性負
荷を回避する。
回路がそのスイッチトランジスタでマトリックス出力線
に接続されていることも可能であり、このことは通過接
続されていない結合要素の予切換トランジスタのチャネ
ルキャパシタンスによるマトリックス出力線の容量性負
荷を回避する。
次に本発明の実施例を図面について説明する。
第１図には、本発明の理解に必要な範囲で、１つの広
帯域信号結合装置が示されており、その１つの結合点マ
トリックスの列線s1…sj…snに通ずる入力端e1…ej…en
には入力ドライバ回路E1…Ej…Enが設けられており、ま
たその結合点マトリックスの行線z1…zi…zmから到達す
る出力端a1…ai…amには出力増幅器回路A1…Ai…Amが設
けられている。
帯域信号結合装置が示されており、その１つの結合点マ
トリックスの列線s1…sj…snに通ずる入力端e1…ej…en
には入力ドライバ回路E1…Ej…Enが設けられており、ま
たその結合点マトリックスの行線z1…zi…zmから到達す
る出力端a1…ai…amには出力増幅器回路A1…Ai…Amが設
けられている。
結合点マトリックスは結合点KP11…KPij…KPmnを有
し、それらの結合要素は、その結合要素Kijに対する結
合点KPijにおいて詳細に示されているように、それぞれ
１つの結合点個別の（結合点KPijにおける）保持メモリ
セルHijにより制御されていてよく、またその出力端ｓ
はそのつどの結合要素（結合点KPijにおけるKij）の制
御入力端に通じている。
し、それらの結合要素は、その結合要素Kijに対する結
合点KPijにおいて詳細に示されているように、それぞれ
１つの結合点個別の（結合点KPijにおける）保持メモリ
セルHijにより制御されていてよく、またその出力端ｓ
はそのつどの結合要素（結合点KPijにおけるKij）の制
御入力端に通じている。
保持メモリセル…Hij…は、第１図によれば、２つの
駆動デコーダー、すなわち１つの行デコーダーDXおよび
１つの列デコーダーDYにより２つの座標のなかの相応の
駆動線x1…xi…xm;y1…yj…ynを介して駆動される。
駆動デコーダー、すなわち１つの行デコーダーDXおよび
１つの列デコーダーDYにより２つの座標のなかの相応の
駆動線x1…xi…xm;y1…yj…ynを介して駆動される。
そのために、第１図から明らかなように、両駆動デコ
ーダーDX、DYは入力レジスタRegX、RegYからそれぞれ、
結合点の１つのマトリックス行または列に共通の結合点
行または結合点列アドレスを与えられていてよく、それ
によって両駆動デコーダーはそれぞれそのつどのアドレ
スに相応する駆動線にそれぞれ１つの“1"駆動信号を発
する。相応の接続の形成の際に当該のマトリックス列と
の当該のマトリックス行の交叉点において行駆動信号
“1"および列駆動信号“1"が衝突すると、そこに位置す
る保持メモリセル、たとえばメモリセルHijが能動化さ
れ、その結果として、当該の保持メモリセル（Hij）か
ら制御される結合要素、例では結合要素Kijが導通状態
になる。
ーダーDX、DYは入力レジスタRegX、RegYからそれぞれ、
結合点の１つのマトリックス行または列に共通の結合点
行または結合点列アドレスを与えられていてよく、それ
によって両駆動デコーダーはそれぞれそのつどのアドレ
スに相応する駆動線にそれぞれ１つの“1"駆動信号を発
する。相応の接続の形成の際に当該のマトリックス列と
の当該のマトリックス行の交叉点において行駆動信号
“1"および列駆動信号“1"が衝突すると、そこに位置す
る保持メモリセル、たとえばメモリセルHijが能動化さ
れ、その結果として、当該の保持メモリセル（Hij）か
ら制御される結合要素、例では結合要素Kijが導通状態
になる。
例として考察されている結合要素Kijが当該の接続の
解除の際に再び阻止されるように、再び駆動デコーダー
DXは入力レジスタRegXから当該の行アドレスを与えら
れ、従って行デコーダーDXは再びその出力線xi上に行駆
動信号“1"を発し、また同時に列デコーダーDYはその入
力端レジスタRegYからたとえば空アドレスまたは接続さ
れない結合点の１つの列のアドレスを与えられ、従って
列デコーダーDYはその出力線yi上に１つの列駆動信号
“1"を発する。行駆動信号“1"および列駆動信号“0"が
衝突すると、保持メモリセルHijはリセットされ、その
結果として、その保持メモリセルにより制御される結合
要素Kijは阻止される。
解除の際に再び阻止されるように、再び駆動デコーダー
DXは入力レジスタRegXから当該の行アドレスを与えら
れ、従って行デコーダーDXは再びその出力線xi上に行駆
動信号“1"を発し、また同時に列デコーダーDYはその入
力端レジスタRegYからたとえば空アドレスまたは接続さ
れない結合点の１つの列のアドレスを与えられ、従って
列デコーダーDYはその出力線yi上に１つの列駆動信号
“1"を発する。行駆動信号“1"および列駆動信号“0"が
衝突すると、保持メモリセルHijはリセットされ、その
結果として、その保持メモリセルにより制御される結合
要素Kijは阻止される。
保持メモリセル…Hij…はそれ自体公知の仕方で構成
されていてよい。すなわち保持メモリセルは、たとえば
ヨーロッパ特許第Ａ−0238834号明細書から公知であり
また第５図および第６図に示されているように、１つの
ｎチャネルトランジスタTnhおよび２つの交叉結合され
たインバータ回路（第５図中のＣ−MOSインバータ回路T
p′、Tn′;Tp″、Tn″、第６図中のｎ−MOSインバータ
回路Tn1′、Tn′;Tn1″、Tn″）により形成されていて
よく、１つのインバータ回路は入力側で一方の駆動デコ
ーダーの付属のデコーダー出力端yjとｎチャネルトラン
ジスタTnhを介して接続されており、ｎチャネルトラン
ジスタTnhはその制御電極に他方の駆動デコーダーの付
属のデコーダー出力端xiの出力信号を与えられており、
また１つのインバータ回路は出力側で付属の結合要素の
制御入力端ｓに通じている。
されていてよい。すなわち保持メモリセルは、たとえば
ヨーロッパ特許第Ａ−0238834号明細書から公知であり
また第５図および第６図に示されているように、１つの
ｎチャネルトランジスタTnhおよび２つの交叉結合され
たインバータ回路（第５図中のＣ−MOSインバータ回路T
p′、Tn′;Tp″、Tn″、第６図中のｎ−MOSインバータ
回路Tn1′、Tn′;Tn1″、Tn″）により形成されていて
よく、１つのインバータ回路は入力側で一方の駆動デコ
ーダーの付属のデコーダー出力端yjとｎチャネルトラン
ジスタTnhを介して接続されており、ｎチャネルトラン
ジスタTnhはその制御電極に他方の駆動デコーダーの付
属のデコーダー出力端xiの出力信号を与えられており、
また１つのインバータ回路は出力側で付属の結合要素の
制御入力端ｓに通じている。
結合要素…Kij…が回路技術的にどのように実現され
ていてよいかが第２図、第３図および第４図に示されて
いる。結合要素…Kij…はそれぞれ、その制御電極に保
持メモリセルから通過接続または阻止信号を与えられる
スイッチトランジスタTkとその制御電極で付属のマトリ
ックス入力線sjに接続されている入力トランジスタTeと
の直列回路により形成されており、直列回路は一方のト
ランジスタTk（第３図および第４図中）またはTe（第２
図中）の直列回路と反体側の主電極で付属のマトリック
ス出力線ziに接続されている。
ていてよいかが第２図、第３図および第４図に示されて
いる。結合要素…Kij…はそれぞれ、その制御電極に保
持メモリセルから通過接続または阻止信号を与えられる
スイッチトランジスタTkとその制御電極で付属のマトリ
ックス入力線sjに接続されている入力トランジスタTeと
の直列回路により形成されており、直列回路は一方のト
ランジスタTk（第３図および第４図中）またはTe（第２
図中）の直列回路と反体側の主電極で付属のマトリック
ス出力線ziに接続されている。
マトリックス出力線ziは予充電回路を介して予充電電
位源と接続されており、それからマトリックス出力線zi
は両動作電位の間に位置する１つの予充電電位にまたは
両動作電位の１つ自体に充電可能である。両動作電位の
間に位置する予充電電位に対する予充電電位源は特に原
理的に（たとえばヨーロッパ特許第Ａ−0249837号明細
書から）公知の仕方で負帰還されているＣ−MOSインバ
ータにより形成されていてよく、それを介してそれぞれ
ビット通過接続時間の予充電相の間にマトリックス出力
線が近似的にインバータの切換しきいに相当する電位に
充電される。それに対して、第２図ないし第４図に示さ
れている実施例ではマトリックス出力線ziは動作電圧源
UDD−USSの一方の端子（第２図中のUSS;第３図、第４図
中のUDD）と、第２図ないし第４図からも明らかなよう
にそれ自体は（たとえばヨーロッパ特許第Ａ−262479号
明細書から）公知の仕方で、その制御電極で予充電クロ
ック線TPCに接続されている予充電トランジスタTipcに
より形成されている予充電回路を介して接続されてい
る。
位源と接続されており、それからマトリックス出力線zi
は両動作電位の間に位置する１つの予充電電位にまたは
両動作電位の１つ自体に充電可能である。両動作電位の
間に位置する予充電電位に対する予充電電位源は特に原
理的に（たとえばヨーロッパ特許第Ａ−0249837号明細
書から）公知の仕方で負帰還されているＣ−MOSインバ
ータにより形成されていてよく、それを介してそれぞれ
ビット通過接続時間の予充電相の間にマトリックス出力
線が近似的にインバータの切換しきいに相当する電位に
充電される。それに対して、第２図ないし第４図に示さ
れている実施例ではマトリックス出力線ziは動作電圧源
UDD−USSの一方の端子（第２図中のUSS;第３図、第４図
中のUDD）と、第２図ないし第４図からも明らかなよう
にそれ自体は（たとえばヨーロッパ特許第Ａ−262479号
明細書から）公知の仕方で、その制御電極で予充電クロ
ック線TPCに接続されている予充電トランジスタTipcに
より形成されている予充電回路を介して接続されてい
る。
他方のトランジスタTe（第３図および第４図中）また
はTk（第２図中）の直列回路と反対側の主電極は連続的
に、すなわちクロック制御されずに、動作電圧源の他方
の端子USS、接地（第３図および第４図中）またはU
DD（第２図中）と接続されており、そのために第２図お
よび第３図による直接的な接続の際には結合点個別の保
持メモリセルHij（第１図、第５図および第６図中）の
相応の動作電圧端子（第５図および第６図中のUSS、接
地またはUDD）が利用され得るので、いずれにせよ必要
な結合点個別の保持メモリセルの動作電圧供給がこれら
の保持メモリセルから制御される結合要素の供給のため
に共用される。第４図による実施例では、他方のトラン
ジスタ（Te）の直列回路と反体側の主電源は、その制御
電極でマトリックス出力線個別の出力増幅器回路Aiの出
力端aiと接続されているマトリックス出力線個別のトラ
ンジスタTaiを介して動作電圧源の他方の端子USSと接続
されている。この場合、出力増幅器回路Aiの出力端aiに
おける相応の信号状態変化の際にマトリックス出力線個
別のトランジスタTaiが阻止されるので、出力線のその
後の充放電が回避され、こうして信号スパンが制限され
る。
はTk（第２図中）の直列回路と反対側の主電極は連続的
に、すなわちクロック制御されずに、動作電圧源の他方
の端子USS、接地（第３図および第４図中）またはU
DD（第２図中）と接続されており、そのために第２図お
よび第３図による直接的な接続の際には結合点個別の保
持メモリセルHij（第１図、第５図および第６図中）の
相応の動作電圧端子（第５図および第６図中のUSS、接
地またはUDD）が利用され得るので、いずれにせよ必要
な結合点個別の保持メモリセルの動作電圧供給がこれら
の保持メモリセルから制御される結合要素の供給のため
に共用される。第４図による実施例では、他方のトラン
ジスタ（Te）の直列回路と反体側の主電源は、その制御
電極でマトリックス出力線個別の出力増幅器回路Aiの出
力端aiと接続されているマトリックス出力線個別のトラ
ンジスタTaiを介して動作電圧源の他方の端子USSと接続
されている。この場合、出力増幅器回路Aiの出力端aiに
おける相応の信号状態変化の際にマトリックス出力線個
別のトランジスタTaiが阻止されるので、出力線のその
後の充放電が回避され、こうして信号スパンが制限され
る。
第２図から明らかなように、各結合要素Kijのトラン
ジスタ直列回路Tk−Teはその入力トランジスタTeでマト
リックス出力線ziに接続され得る。その際に入力トラン
ジスタTeは、マトリックス出力線ziから見て、ある程度
まで透過性であり、従ってマトリックス入力線sj上の信
号状態変化が入力トランジスタTeのチャネルキャパシタ
ンスを介して、阻止されている結合点Kijにおいてもマ
トリックス出力線ziに干渉する。
ジスタ直列回路Tk−Teはその入力トランジスタTeでマト
リックス出力線ziに接続され得る。その際に入力トラン
ジスタTeは、マトリックス出力線ziから見て、ある程度
まで透過性であり、従ってマトリックス入力線sj上の信
号状態変化が入力トランジスタTeのチャネルキャパシタ
ンスを介して、阻止されている結合点Kijにおいてもマ
トリックス出力線ziに干渉する。
この干渉は、各結合要素Kijのトランジスタ直列回路T
k−Teのなかで入力トランジスタTeおよびスイッチトラ
ンジスタTkの順序が交換されているならば、回避され得
る。第３図および第４図からも明らかなように、その場
合、各結合要素Kijのトランジスタ直列回路Tk−Teはそ
のスイッチトランジスタTkでマトリックス出力線ziに接
続されている。
k−Teのなかで入力トランジスタTeおよびスイッチトラ
ンジスタTkの順序が交換されているならば、回避され得
る。第３図および第４図からも明らかなように、その場
合、各結合要素Kijのトランジスタ直列回路Tk−Teはそ
のスイッチトランジスタTkでマトリックス出力線ziに接
続されている。
トランジスタとしては好ましくはｎチャネルトランジ
スタが使用される。それに応じて第２図および第４図に
よる実施例ではトランジスタは統一的にｎチャネル形式
であり、第３図による実施例では、結合要素…Kij…の
なかに設けられているトランジスタ（Te、Tk）はｎチャ
ネル形式であり、また予充電トランジスタ（Tipc）はｐ
チャネル形式である。
スタが使用される。それに応じて第２図および第４図に
よる実施例ではトランジスタは統一的にｎチャネル形式
であり、第３図による実施例では、結合要素…Kij…の
なかに設けられているトランジスタ（Te、Tk）はｎチャ
ネル形式であり、また予充電トランジスタ（Tipc）はｐ
チャネル形式である。
各予充電トランジスタ（Tipc）の制御電極に与えられ
る相応の予充電クロック信号TPCにより、予充電クロッ
ク信号により予備電相pvおよびその他のビット通過接続
時間（第７図中のph）に分割されるビット周期の各予充
電相pv（第７図中）のなかで、各予充電トランジスタ
（Tipc）は導通性であり、従って予充電相pvの間はマト
リックス出力線…zi…はそのつどの予充電トランジスタ
（第２図ないし第４図中のTipc）を介して少なくとも近
似的にそのつどの動作電位（第２図中のUSS;第３図およ
び第４図中のUDD）に充電される。第２図および第３図
による実施例に適したこのような予充電クロック信号が
第７図中に行TPCに示されている。第４図による実施例
に対しては、反転された予充電クロック信号を使用する
必要がある。
る相応の予充電クロック信号TPCにより、予充電クロッ
ク信号により予備電相pvおよびその他のビット通過接続
時間（第７図中のph）に分割されるビット周期の各予充
電相pv（第７図中）のなかで、各予充電トランジスタ
（Tipc）は導通性であり、従って予充電相pvの間はマト
リックス出力線…zi…はそのつどの予充電トランジスタ
（第２図ないし第４図中のTipc）を介して少なくとも近
似的にそのつどの動作電位（第２図中のUSS;第３図およ
び第４図中のUDD）に充電される。第２図および第３図
による実施例に適したこのような予充電クロック信号が
第７図中に行TPCに示されている。第４図による実施例
に対しては、反転された予充電クロック信号を使用する
必要がある。
それに続く主相ph（第７図参照、下）では、たとえば
“高”予充電クロック信号TPC（第７図参照、行TPC）に
より予充電トランジスタTipc（第２図ないし第４図中）
が阻止される。いま結合要素Kijのなかで、その好まし
くはｎチャネルトランジスタにより与えられるスイッチ
トランジスタTk（第２図ないし第４図中）が制御入力端
ｓに与えられている（たとえば“高”）通過接続信号
（第７図参照、行ｓ）に基づいて導通しており、従って
また結合点が通過接続状態にあると、通過接続すべきビ
ットに相応し当該のマトリックス入力線（列線）…sj…
上に存在する信号状態に応じて、このマトリックス入力
線（列線）…sj…と当該の結合要素Kijを介して接続さ
れているマトリックス出力線（行線）ziが放電され、ま
たは予充電相pvで占めた動作電位にとどまる。
“高”予充電クロック信号TPC（第７図参照、行TPC）に
より予充電トランジスタTipc（第２図ないし第４図中）
が阻止される。いま結合要素Kijのなかで、その好まし
くはｎチャネルトランジスタにより与えられるスイッチ
トランジスタTk（第２図ないし第４図中）が制御入力端
ｓに与えられている（たとえば“高”）通過接続信号
（第７図参照、行ｓ）に基づいて導通しており、従って
また結合点が通過接続状態にあると、通過接続すべきビ
ットに相応し当該のマトリックス入力線（列線）…sj…
上に存在する信号状態に応じて、このマトリックス入力
線（列線）…sj…と当該の結合要素Kijを介して接続さ
れているマトリックス出力線（行線）ziが放電され、ま
たは予充電相pvで占めた動作電位にとどまる。
第７図、行sjに破線で示されているように、当該のマ
トリックス入力線（列線）sj上に“低”信号状態が存在
し、またそれに応じて当該の結合要素Kijの（ｎチャネ
ル）入力トランジスタTe（第２図ないし第４図中）が阻
止されていると、当該のマトリックス出力線（行線）zi
はこの結合要素Kijを介して放電されずに、このマトリ
ックス出力線（行線）ziに通ずる他の結合点が通過接続
状態にないという仮定のもとに、予充電電位状態（第２
図による実施例ではUSS;第３図および第４図による実施
例ではUDD）を接続する。
トリックス入力線（列線）sj上に“低”信号状態が存在
し、またそれに応じて当該の結合要素Kijの（ｎチャネ
ル）入力トランジスタTe（第２図ないし第４図中）が阻
止されていると、当該のマトリックス出力線（行線）zi
はこの結合要素Kijを介して放電されずに、このマトリ
ックス出力線（行線）ziに通ずる他の結合点が通過接続
状態にないという仮定のもとに、予充電電位状態（第２
図による実施例ではUSS;第３図および第４図による実施
例ではUDD）を接続する。
それに対して、第７図、行sjに実線で示されているよ
うに、いま考察しているマトリックス入力線（列線）sj
上に“高”信号状態が存在し、またそれに応じて当該の
結合要素Kijの入力トランジスタTe（第２図ないし第４
図中）がスイッチトランジスタTkと同じく導通している
と、マトリックス出力線（行線）ziはこの結合要素Kij
を介して放電され、また相補性の動作電位（第２図によ
る実施例ではUDD;第３図および第４図による実施例では
USS）に引かれる。
うに、いま考察しているマトリックス入力線（列線）sj
上に“高”信号状態が存在し、またそれに応じて当該の
結合要素Kijの入力トランジスタTe（第２図ないし第４
図中）がスイッチトランジスタTkと同じく導通している
と、マトリックス出力線（行線）ziはこの結合要素Kij
を介して放電され、また相補性の動作電位（第２図によ
る実施例ではUDD;第３図および第４図による実施例では
USS）に引かれる。
その制御入力端ｓからアンラッチされる結合点を介し
て、こうしてそのつどの入力信号がそれぞれ反転されて
通過接続される。
て、こうしてそのつどの入力信号がそれぞれ反転されて
通過接続される。
本発明により得られる利点は、追加的なクロック線を
必要とせず、また場合によっては、結合点個別の保持メ
モリセルのいずれにせよ必要な動作電圧供給をこの保持
メモリせセルにより制御される結合要素の供給のために
も利用し得ることとならんで、出力線がたとえば5Vの動
作電圧においてたとえば1Vの非常に小さい信号スパンで
作動し得ることであり、このことは消費される損失電力
の相応の減少をもたらす。同時に、マトリックス出力線
上の可能な信号スパン減少は広帯域信号結合装置の動作
電圧の、電流ピークに起因する擾乱の減少をももたらす
ものである。
必要とせず、また場合によっては、結合点個別の保持メ
モリセルのいずれにせよ必要な動作電圧供給をこの保持
メモリせセルにより制御される結合要素の供給のために
も利用し得ることとならんで、出力線がたとえば5Vの動
作電圧においてたとえば1Vの非常に小さい信号スパンで
作動し得ることであり、このことは消費される損失電力
の相応の減少をもたらす。同時に、マトリックス出力線
上の可能な信号スパン減少は広帯域信号結合装置の動作
電圧の、電流ピークに起因する擾乱の減少をももたらす
ものである。
第１図は広帯域信号結合装置の概要回路図、第２図ない
し第６図はその本発明による回路技術的実現の詳細図、
第７図は信号状態を示す図である。 A1〜Ai〜Am……出力増幅器回路 a1〜ai〜am……出力端 DX……行デコーダー DY……列デコーダー E1〜Ej〜En……入力ドライバ回路 e1〜ej〜en……入力端 Hij……保持メモリセル Kij……結合要素 KP11〜KPij〜KPmn……結合点 RegX、RegY……入力レジスタ pv……予充電相 ph……主相 ｓ……出力端、制御入力端 s1〜sj〜sn……マトリックス入力（列）線 Tai……マトリックス出力線個別のトランジスタ Te……入力トランジスタ Tk……スイッチトランジスタ Tipc……予充電回路 TPC……クロック信号線 UDD……予充電電位 USS……動作電圧源 x1〜xi〜xm……駆動線 y1〜yj〜yn……駆動線 z1〜zi〜zm……マトリックス出力（行）線
し第６図はその本発明による回路技術的実現の詳細図、
第７図は信号状態を示す図である。 A1〜Ai〜Am……出力増幅器回路 a1〜ai〜am……出力端 DX……行デコーダー DY……列デコーダー E1〜Ej〜En……入力ドライバ回路 e1〜ej〜en……入力端 Hij……保持メモリセル Kij……結合要素 KP11〜KPij〜KPmn……結合点 RegX、RegY……入力レジスタ pv……予充電相 ph……主相 ｓ……出力端、制御入力端 s1〜sj〜sn……マトリックス入力（列）線 Tai……マトリックス出力線個別のトランジスタ Te……入力トランジスタ Tk……スイッチトランジスタ Tipc……予充電回路 TPC……クロック信号線 UDD……予充電電位 USS……動作電圧源 x1〜xi〜xm……駆動線 y1〜yj〜yn……駆動線 z1〜zi〜zm……マトリックス出力（行）線
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−178792（ＪＰ，Ａ) 米国特許4746921（ＵＳ，Ａ) 欧州公開262479（ＥＰ，Ａ１) 欧州公開264046（ＥＰ，Ａ１) (58)調査した分野(Int.Cl.6，ＤＢ名) H04Q 3/52 - 3/52 101 H03K 17/00 - 17/70 ＰＣＩ（ＤＩＡＬＯＧ)
Claims (4)
- 【請求項１】FET技術による結合点マトリックスを有す
る広帯域信号結合装置であって、入力端（ej−sj）にそ
れぞれ入力ドライバ回路（Ej）が設けられ、出力端（zj
−sj）にそれぞれ出力増幅器回路（Aj）が設けられ、そ
れぞれ保持メモリセル（Hij）により制御される結合要
素（Kij）がそれぞれ、制御電極に通過接続または阻止
信号を与えられるスイッチトランジスタ（Tk）と、制御
電極で所属のマトリックス入力線（sj）に接続されてい
る入力トランジスタ（Te）との直列回路により形成さ
れ、この直列回路は一方のトランジスタ（TkまたはTe）
の直列回路と反対側の主電極で所属のマトリックス出力
線（zi）に接続され、マトリックス出力線（zi）は予充
電回路（Tipc）を介して予充電電位源（UDD）と接続さ
れ、予充電回路（Tipc）はアンラッチ入力端でクロック
信号線（Tpc）に接続され、このクロック信号線（Tpc）
には、予充電相（pv）と残りのビット通過接続時間とに
分割されるビット通過接続時間の予充電相（pv）を定め
る予充電クロック信号が加えられ、マトリックス出力線
（zj）が各予充電相（pv）で予充電電位に充電される広
帯域信号結合装置において、 直列回路の他方のトランジスタ（TeまたはTk）の直列回
路と反対側の主電極が予充電相（pv）においても残りの
ビット通過接続時間においても動作電圧源の１つの端子
（Uss、接地）と接続されていることを特徴とする広帯
域信号結合装置。 - 【請求項２】直列回路の他方のトランジスタ（Teまたは
Tk）の直列回路と反対側の主電極が、制御電極でマトリ
ックス出力線個別の出力増幅器回路（Ai）と接続されて
いるマトリックス出力線個別のトランジスタ（Tai）を
介して動作電圧源の１つの端子（Uss、接地）と接続さ
れていることを特徴とする請求項１記載の広帯域信号結
合装置。 - 【請求項３】各結合要素（Kij）のトランジスタ直列回
路（Tk−Te）がそのスイッチトランジスタ（Tk）でマト
リックス出力線（zi）に接続されていることを特徴とす
る請求項１または２記載の広帯域信号結合装置。 - 【請求項４】各結合要素（Kij）のトランジスタ直列回
路（Tk−Te）がその入力トランジスタ（Te）でマトリッ
クス出力線（zi）に接続されていることを特徴とする請
求項１または２記載の広帯域信号結合装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP88112908.4 | 1988-08-08 | ||
| EP88112908A EP0354254B1 (de) | 1988-08-08 | 1988-08-08 | Breitbandsignal-Koppeleinrichtung |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0287889A JPH0287889A (ja) | 1990-03-28 |
| JP2851313B2 true JP2851313B2 (ja) | 1999-01-27 |
Family
ID=8199187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1202258A Expired - Lifetime JP2851313B2 (ja) | 1988-08-08 | 1989-08-03 | 広帯域信号結合装置 |
Country Status (7)
| Country | Link |
|---|---|
| EP (1) | EP0354254B1 (ja) |
| JP (1) | JP2851313B2 (ja) |
| AT (1) | ATE98078T1 (ja) |
| CA (1) | CA1330232C (ja) |
| DE (1) | DE3886042D1 (ja) |
| HU (1) | HU208602B (ja) |
| LU (1) | LU87474A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ATE117498T1 (de) * | 1990-09-26 | 1995-02-15 | Siemens Ag | Breitbandsignal-koppeleinrichtung mit ladungstransferschaltung in den ausgangsleitungen. |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4746921A (en) | 1985-11-04 | 1988-05-24 | Siemens Aktiengesellschaft | Broadband signal space switching apparatus |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6055458A (ja) * | 1983-09-05 | 1985-03-30 | Matsushita Electric Ind Co Ltd | Ｃｍｏｓトランジスタ回路 |
| US4621202A (en) * | 1984-11-13 | 1986-11-04 | Motorola, Inc. | Bi-directional bus isolation circuit |
| LU86790A1 (de) * | 1986-09-17 | 1987-07-24 | Siemens Ag | Breitbandsignal-koppeleinrichtung |
| LU86915A1 (de) * | 1986-10-07 | 1987-11-11 | Siemens Ag | Breitbandsignal-koppeleinrichtung |
-
1988
- 1988-08-08 AT AT88112908T patent/ATE98078T1/de not_active IP Right Cessation
- 1988-08-08 EP EP88112908A patent/EP0354254B1/de not_active Expired - Lifetime
- 1988-08-08 DE DE88112908T patent/DE3886042D1/de not_active Expired - Fee Related
-
1989
- 1989-03-15 LU LU87474A patent/LU87474A1/de unknown
- 1989-08-03 JP JP1202258A patent/JP2851313B2/ja not_active Expired - Lifetime
- 1989-08-04 CA CA000607537A patent/CA1330232C/en not_active Expired - Fee Related
- 1989-08-07 HU HU893991A patent/HU208602B/hu not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4746921A (en) | 1985-11-04 | 1988-05-24 | Siemens Aktiengesellschaft | Broadband signal space switching apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3886042D1 (de) | 1994-01-13 |
| EP0354254B1 (de) | 1993-12-01 |
| HUT54444A (en) | 1991-02-28 |
| ATE98078T1 (de) | 1993-12-15 |
| HU208602B (en) | 1993-11-29 |
| LU87474A1 (de) | 1989-08-30 |
| CA1330232C (en) | 1994-06-14 |
| EP0354254A1 (de) | 1990-02-14 |
| JPH0287889A (ja) | 1990-03-28 |
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